JP2005045270A - 回路装置の製造方法 - Google Patents

回路装置の製造方法 Download PDF

Info

Publication number
JP2005045270A
JP2005045270A JP2004216911A JP2004216911A JP2005045270A JP 2005045270 A JP2005045270 A JP 2005045270A JP 2004216911 A JP2004216911 A JP 2004216911A JP 2004216911 A JP2004216911 A JP 2004216911A JP 2005045270 A JP2005045270 A JP 2005045270A
Authority
JP
Japan
Prior art keywords
block
conductive
conductive foil
insulating resin
foil
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004216911A
Other languages
English (en)
Inventor
Noriaki Sakamoto
則明 坂本
Yoshiyuki Kobayashi
義幸 小林
Junji Sakamoto
純次 阪本
Yukio Okada
幸夫 岡田
Yuusuke Igarashi
優助 五十嵐
Eiju Maehara
栄寿 前原
Yukitsugu Takahashi
幸嗣 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2004216911A priority Critical patent/JP2005045270A/ja
Publication of JP2005045270A publication Critical patent/JP2005045270A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Abstract

【課題】セラミック基板、フレキシブルシート等を支持基板として回路素子が実装された回路装置がある。しかし、回路装置の小型薄型化した場合に量産性の高い製造方法が確立されていない問題があった。
【解決手段】ブロック６２毎の導電パターンを形成した後、回路素子を実装し、絶縁性樹脂５０でモールドし、導電箔６０の裏面をエッチングしてブロック毎の導電パターンを形成している。絶縁性樹脂５０のモールドを導電箔６０の残余部をモールド金型で挟持することでブロック６２をトランスファモールドを行い、その後絶縁性樹脂５０を導電箔６０の残余部から剥ぎ取ることで、極めて省資源で大量生産に適した回路装置の製造方法を実現できる。
【選択図】図７

Description

本発明は、回路装置の製造方法に関し、特に支持基板を不要にした薄型の回路装置の製造方法に関するものである。
従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。
例えば、回路装置として半導体装置を例にして述べると、一般的な半導体装置として、従来通常のトランスファモールドで封止されたパッケージ型半導体装置がある。この半導体装置は、図１２のように、プリント基板ＰＳに実装される。
またこのパッケージ型半導体装置は、半導体チップ２の周囲を樹脂層３で被覆し、この樹脂層３の側部から外部接続用のリード端子４が導出されたものである。
しかしこのパッケージ型半導体装置１は、リード端子４が樹脂層３から外に出ており、全体のサイズが大きく、小型化、薄型化および軽量化を満足するものではなかった。
そのため、各社が競って小型化、薄型化および軽量化を実現すべく、色々な構造を開発し、最近ではＣＳＰ（チップサイズパッケージ）と呼ばれる、チップのサイズと同等のウェハスケールＣＳＰ、またはチップサイズよりも若干大きいサイズのＣＳＰが開発されている。
図１３は、支持基板としてガラスエポキシ基板５を採用した、チップサイズよりも若干大きいＣＳＰ６を示すものである。ここではガラスエポキシ基板５にトランジスタチップＴが実装されたものとして説明していく。
このガラスエポキシ基板５の表面には、第１の電極７、第２の電極８およびダイパッド９が形成され、裏面には第１の裏面電極１０と第２の裏面電極１１が形成されている。そしてスルーホールＴＨを介して、前記第１の電極７と第１の裏面電極１０が、第２の電極８と第２の裏面電極１１が電気的に接続されている。またダイパッド９には前記ベアのトランジスタチップＴが固着され、トランジスタのエミッタ電極と第１の電極７が金属細線１２を介して接続され、トランジスタのベース電極と第２の電極８が金属細線１２を介して接続されている。更にトランジスタチップＴを覆うようにガラスエポキシ基板５に樹脂層１３が設けられている。
前記ＣＳＰ６は、ガラスエポキシ基板５を採用するが、ウェハスケールＣＳＰと違い、チップＴから外部接続用の裏面電極１０、１１までの延在構造が簡単であり、安価に製造できるメリットを有する。
また前記ＣＳＰ６は、図１２のように、プリント基板ＰＳに実装される。プリント基板ＰＳには、電気回路を構成する電極、配線が設けられ、前記ＣＳＰ６、パッケージ型半導体装置１、チップ抵抗ＣＲまたはチップコンデンサＣＣ等が電気的に接続されて固着される。
そしてこのプリント基板で構成された回路は、色々なセットの中に取り付けられる。
つぎに、このＣＳＰの製造方法を図１４および図１５を参照しながら説明する。
まず基材（支持基板）としてガラスエポキシ基板５を用意し、この両面に絶縁性接着剤を介してＣｕ箔２０、２１を圧着する。（以上図１４Ａを参照）
続いて、第１の電極７、第２の電極８、ダイパッド９、第１の裏面電極１０および第２の裏面電極１１対応するＣｕ箔２０、２１に耐エッチング性のレジスト２２を被覆し、Ｃｕ箔２０、２１をパターニングする。尚、パターニングは、表と裏で別々にしても良い（以上図１４Ｂを参照）
続いて、ドリルやレーザを利用してスルーホールＴＨのための孔を前記ガラスエポキシ基板に形成し、この孔にメッキを施し、スルーホールＴＨを形成する。このスルーホールＴＨにより第１の電極７と第１の裏面電極１０、第２の電極８と第２の裏面電極１１が電気的に接続される。（以上図１４Ｃを参照）
更に、図面では省略をしたが、ボンデイングポストと成る第１の電極７、第２の電極８にＮｉメッキを施すと共に、ダイボンディングポストとなるダイパッド９にＡｕメッキを施し、トランジスタチップＴをダイボンディングする。
最後に、トランジスタチップＴのエミッタ電極と第１の電極７、トランジスタチップＴのベース電極と第２の電極８を金属細線１２を介して接続し、樹脂層１３で被覆している。（以上図１４Ｄを参照）
以上の製造方法により、支持基板５を採用したＣＳＰ型の電気素子が完成する。この製造方法は、支持基板としてフレキシブルシートを採用しても同様である。
一方、セラミック基板を採用した製造方法を図１５のフローに示す。支持基板であるセラミック基板を用意した後、スルーホールを形成し、その後、導電ペーストを使い、表と裏の電極を印刷し、焼結している。その後、前製造方法の樹脂層を被覆するまでは図１４の製造方法と同じであるが、セラミック基板は、非常にもろく、フレキシブルシートやガラスエポキシ基板と異なり、直ぐに欠けてしまうため金型を用いたモールドができない問題がある。そのため、封止樹脂をポッティングし、硬化した後、封止樹脂を平らにする研磨を施し、最後にダイシング装置を使って個別分離している。またガラスエポキシ基板を用いた場合も、トランスファモールドのモールド金型で強く挟んだ場合に基板を潰す恐れがある。
図１３に於いて、トランジスタチップＴ、接続手段７〜１２および樹脂層１３は、外部との電気的接続、トランジスタの保護をする上で、必要な構成要素であるが、これだけの構成要素で小型化、薄型化、軽量化を実現する回路素子を提供するのは難しかった。
また、支持基板となるガラスエポキシ基板５は、前述したように本来不要なものである。しかし製造方法上、電極を貼り合わせるため、支持基板として採用しており、このガラスエポキシ基板５を無くすことができなかった。
そのため、このガラスエポキシ基板５を採用することによって、コストが上昇し、更にはガラスエポキシ基板５が厚いために、回路素子として厚くなり、小型化、薄型化、軽量化に限界があった。
更に、ガラスエポキシ基板やセラミック基板では必ず両面の電極を接続するスルーホール形成工程が不可欠であり、製造工程も長くなり量産に向かない問題もあった。そしてガラスエポキシ基板は厚みにばらつきがあり、セラミック基板は割れやすいので、圧力を加えると潰れてしまうためにトランスファモールドを行えず、効率の悪い樹脂ポッティングで封止をせざるを得ない問題もあった。
更にまた、上述した小型の回路装置を最後まで個別の回路装置に分離することなく製造する方法が確立されていない問題もあった。
本発明は、前述した多くの課題に鑑みて成され、少なくとも回路素子の搭載部を多数個形成してブロック毎の導電パターンを形成した導電箔を用意する工程と、所望の前記導電パターンの前記各搭載部に回路素子を固着する工程と、前記導電箔の前記ブロック周辺の残余部をモールド金型で挟み、前記ブロックの各搭載部を同一のキャビティ内に配置して絶縁性樹脂でモールドする工程と、前記各ブロックの前記絶縁性樹脂は前記導電箔の残余部で連結された状態で、前記導電箔をエッチングして前記各ブロックの前記導電パターンを裏面から露出させ且つ前記導電パターンと前記残余部を分離させる工程と、前記ブロックの前記絶縁性樹脂が前記導電箔の残余部と連結される部分を前記導電箔の残余部から前記導電箔の残余部を切断せずに剥ぎ取り、前記各ブロックに分離する工程とを具備することを特徴とする。
本発明では、導電パターンを形成する導電箔がスタートの材料であり、絶縁性樹脂がモールドされるまでは導電箔が支持機能を有し、モールド後は絶縁性樹脂が支持機能を有することで支持基板を不要にでき、従来の課題を解決することができる。
また、本発明では、各ブロックの絶縁性樹脂を金属箔で連結して生産を行え、その後は金属箔から剥ぎ取ることで個別に分離でき、従来の課題を解決することができる。
本発明では、導電パターンの材料となる導電箔自体を支持基板として機能させ、分離溝の形成時あるいは回路素子の実装、絶縁性樹脂の被着時までは導電箔で全体を支持し、また導電箔を各導電パターンとして分離する時は、絶縁性樹脂を支持基板にして機能させている。従って、回路素子、導電箔、絶縁性樹脂の必要最小限で製造できる。従来例で説明した如く、本来回路装置を構成する上で支持基板が要らなくなり、コスト的にも安価にできる。また支持基板が不要であること、導電パターンが絶縁性樹脂に埋め込まれていること、更には絶縁性樹脂と導電箔の厚みの調整が可能であることにより、非常に薄い回路装置が形成できるメリットもある。
また、本発明では導電箔の各ブロック毎のトランスファモールドを実現できるので、各ブロックの一括モールドを行え、大量生産に適する。また、このモールド金型はブロックの大きさを共通化することで、従来の様に製品毎にモールド金型を設計する煩わしさから解放される。各ブロックの絶縁性樹脂を金属箔で連結して生産を行え、その後は金属箔から押圧で剥ぎ取り個別に分離できるので、絶縁性樹脂の取り扱いの大量生産に適する。
更に図１４から明白なように、スルーホールの形成工程、導体の印刷工程（セラミック基板の場合）等を省略できるので、従来より従来より製造工程を大幅に短縮でき、全行程を内作できる利点を有する。またフレーム金型も一切不要であり、極めて短納期となる製造方法である。
まず本発明の回路装置の製造方法について図１を参照しながら説明する。
本実施態様では、導電箔を用意し、少なくとも回路素子の搭載部を多数個形成する導電パターンを除く領域の前記導電箔に前記導電箔の厚みよりも浅い分離溝を形成してブロック毎の導電パターンを形成する工程と、所望の前記導電パターンの前記各搭載部に回路素子を固着する工程と、前記導電箔の前記ブロック周辺の残余部をモールド金型で挟み、前記ブロックの各搭載部を同一のキャビティ内に配置して前記分離溝に充填されるように絶縁性樹脂でトランスファモールドする工程と、前記分離溝を設けていない厚み部分の前記導電箔を除去する工程と、複数個の前記ブロックを前記絶縁性樹脂を当接させて粘着シートに貼り付ける工程と、前記粘着シートに貼り付けられた状態で前記ブロックの各搭載部の前記回路素子の特性の測定を行う工程と、前記粘着シートに貼り付けられた状態で前記ブロックの前記絶縁性樹脂を各搭載部毎にダイシングにより分離する工程とから構成されている。
図１に示すフローは上述した工程とは一致していないが、Ｃｕ箔、Ａｇメッキ、ハーフエッチングの３つのフローで導電パターンの形成が行われる。ダイボンドおよびワイヤーボンディングの２つのフローで各搭載部への回路素子の固着と回路素子の電極と導電パターンの接続が行われる。トランスファモールドのフローでは絶縁性樹脂による共通モールドが行われる。裏面Ｃｕ箔除去のフローでは分離溝のない厚み部分の導電箔のエッチングが行われる。裏面処理のフローでは裏面に露出した導電パターンの電極処理が行われる。ブロック分離のフローでは導電箔の連結部から各ブロックを機械的に分離される。粘着シートのフローでは粘着シートに複数個のブロックが貼り付けられる。測定のフローでは各搭載部に組み込まれた回路素子の良品判別や特性ランク分けが行われる。ダイシングのフローでは絶縁性樹脂からダイシングで個別の回路素子への分離が行われる。
以下に、本実施態様の各工程を図２〜図１１を参照して説明する。
本実施態様の第１の工程は、図２から図４に示すように、導電箔６０を用意し、少なくとも回路素子５２の搭載部を多数個形成する導電パターン５１を除く領域の導電箔６０に導電箔６０の厚みよりも浅い分離溝６１を形成してブロック毎の導電パターン５１を形成することにある。
本工程では、まず図２Ａの如く、シート状の導電箔６０を用意する。この導電箔６０は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電箔等が採用される。
導電箔の厚さは、後のエッチングを考慮すると１０μｍ〜３００μｍ程度が好ましく、ここでは７０μｍ（２オンス）の銅箔を採用した。しかし３００μｍ以上でも１０μｍ以下でも基本的には良い。後述するように、導電箔６０の厚みよりも浅い分離溝６１が形成できればよい。
尚、シート状の導電箔６０は、所定の幅、例えば４５ｍｍでロール状に巻かれて用意され、これが後述する各工程に搬送されても良いし、所定の大きさにカットされた短冊状の導電箔６０が用意され、後述する各工程に搬送されても良い。
具体的には、図２Ｂに示す如く、短冊状の導電箔６０に多数の搭載部が形成されるブロック６２が４〜５個離間して並べられる。各ブロック６２間にはスリット６３が設けられ、モールド工程等での加熱処理で発生する導電箔６０の応力を吸収する。また導電箔６０の上下周端にはインデックス孔６４が一定の間隔で設けられ、各工程での位置決めに用いられる。
続いて、ブロック毎の導電パターン５１を形成する。
まず、図３に示す如く、Ｃｕ箔６０の上に、ホトレジスト（耐エッチングマスク）ＰＲを形成し、導電パターン５１となる領域を除いた導電箔６０が露出するようにホトレジストＰＲをパターニングする。そして、図４Ａに示す如く、ホトレジストＰＲを介して導電箔６０を選択的にエッチングする。
エッチングにより形成された分離溝６１の深さは、例えば５０μｍであり、その側面は、粗面となるため絶縁性樹脂５０との接着性が向上される。
またこの分離溝６１の側壁は、模式的にストレートで図示しているが、除去方法により異なる構造となる。この除去工程は、ウェットエッチング、ドライエッチング、レーザによる蒸発、ダイシングが採用できる。ウェットエッチングの場合、エッチャントは、塩化第二鉄または塩化第二銅が主に採用され、前記導電箔は、このエッチャントの中にディッピングされるか、このエッチャントでシャワーリングされる。ここでウェットエッチングは、一般に非異方性にエッチングされるため、側面は湾曲構造になる。
またドライエッチングの場合は、異方性、非異方性でエッチングが可能である。現在では、Ｃｕを反応性イオンエッチングで取り除くことは不可能といわれているが、スパッタリングで除去できる。またスパッタリングの条件によって異方性、非異方性でエッチングできる。
またレーザでは、直接レーザ光を当てて分離溝６１を形成でき、この場合は、どちらかといえば分離溝６１の側面はストレートに形成される。
なお、図３に於いて、ホトレジストの代わりにエッチング液に対して耐食性のある導電被膜（図示せず）を選択的に被覆しても良い。導電路と成る部分に選択的に被着すれば、この導電被膜がエッチング保護膜となり、レジストを採用することなく分離溝をエッチングできる。この導電被膜として考えられる材料は、Ａｇ、Ｎｉ、Ａｕ、ＰｔまたはＰｄ等である。しかもこれら耐食性の導電被膜は、ダイパッド、ボンディングパッドとしてそのまま活用できる特徴を有する。
例えばＡｇ被膜は、Ａｕと接着するし、ロウ材とも接着する。よってチップ裏面にＡｕ被膜が被覆されていれば、そのまま導電路５１上のＡｇ被膜にチップを熱圧着でき、また半田等のロウ材を介してチップを固着できる。またＡｇの導電被膜にはＡｕ細線が接着できるため、ワイヤーボンディングも可能となる。従ってこれらの導電被膜をそのままダイパッド、ボンディングパッドとして活用できるメリットを有する。
図４Ｂに具体的な導電パターン５１を示す。本図は図２Ｂで示したブロック６２の１個を拡大したもの対応する。黒く塗られた部分の１個が１つの搭載部６５であり、導電パターン５１を構成し、１つのブロック６２には５行１０列のマトリックス状に多数の搭載部６５が配列され、各搭載部６５毎に同一の導電パターン５１が設けられている。各ブロックの周辺には枠状のパターン６６が設けられ、それと少し離間してその内側にダイシング時の位置合わせマーク６７が設けられている。枠状のパターン６６はモールド金型との嵌合に使用され、また導電箔６０の裏面エッチング後には絶縁性樹脂５０の補強をする働きを有する。
本実施態様の第２の工程は、図５に示す如く、所望の導電パターン５１の各搭載部６５に回路素子５２を固着し、各搭載部６５の回路素子５２の電極と所望の導電パターン５１とを電気的に接続する接続手段を形成することにある。
回路素子５２としては、トランジスタ、ダイオード、ＩＣチップ等の半導体素子、チップコンデンサ、チップ抵抗等の受動素子である。また厚みが厚くはなるが、ＣＳＰ、ＢＧＡ等のフェイスダウンの半導体素子も実装できる。
ここでは、ベアのトランジスタチップ５２Ａが導電パターン５１Ａにダイボンディングされ、エミッタ電極と導電パターン５１Ｂ、ベース電極と導電パターン５１Ｂが、熱圧着によるボールボンディングあるいは超音波によるウェッヂボンディング等で固着された金属細線５５Ａを介して接続される。また５２Ｂは、チップコンデンサまたは受動素子であり、半田等のロウ材または導電ペースト５５Ｂで固着される。
本工程では、各ブロック６２に多数の導電パターン５１が集積されているので、回路素子５２の固着およびワイヤーボンディングが極めて効率的に行える利点がある。
本実施態様の第３の工程は、図６に示す如く、導電箔６０のブロック６２周辺の残余部５７をモールド金型５８Ａ、５８Ｂで挟み、ブロック６２の各搭載部６５を同一のキャビティ５９内に配置して分離溝６１に充填されるように絶縁性樹脂５０でトランスファモールドすることにある。
本工程では、図６Ａに示すように、絶縁性樹脂５０は回路素子５２Ａ、５２Ｂおよび複数の導電パターン５１Ａ、５１Ｂ、５１Ｃを完全に被覆し、導電パターン５１間の分離溝６１には絶縁性樹脂５０が充填されてた導電パターン５１Ａ、５１Ｂ、５１Ｃの側面の湾曲構造と嵌合して強固に結合する。そして絶縁性樹脂５０により導電パターン５１が支持されている。
また本工程では、エポキシ樹脂等の熱硬化性樹脂を用いてトランスファモールドを行うことに特徴を有する。すなわち、図６Ｂに示すように各ブロック６２は１つの共通のモールド金型に搭載部６５を納め、各ブロック毎に１つの絶縁性樹脂５０で共通にモールドを行う。このために従来のトランスファモールド等の様に各搭載部を個別にモールドする方法に比べて、大幅な樹脂量の削減が図れ、モールド金型の共通化も図れる。
更に、図６Ｃを参照して詳述すると、導電箔６０のブロック６２周辺の残余部５７をモールド金型５８Ａ、５８Ｂで挟み、ブロック６２の各搭載部６５を同一のキャビティ５９内に配置している。この残余部５７は金属よりなる導電箔６０で形成されているので、モールド金型５８Ａ、５８Ｂで圧着して挟持して変形しても後工程で除去されるので問題はない。またキャビティ５９には各ブロック６２の各搭載部６５を下側に向けて配置され、分離溝６１に充填されるように絶縁性樹脂５０をトランスファモールドする。
導電箔６０表面に被覆された絶縁性樹脂５０の厚さは、回路素子５２のボンディングワイヤー５５Ａの最頂部から約１００μｍ程度が被覆されるように調整されている。この厚みは、強度を考慮して厚くすることも、薄くすることも可能である。
本工程の特徴は、絶縁性樹脂５０を被覆するまでは、導電パターン５１となる導電箔６０が支持基板となることである。従来では、図１２の様に、本来必要としない支持基板５を採用して導電路７〜１１を形成しているが、本発明では、支持基板となる導電箔６０は、電極材料として必要な材料である。そのため、構成材料を極力省いて作業できるメリットを有し、コストの低下も実現できる。
また分離溝６１は、導電箔の厚みよりも浅く形成されているため、導電箔６０が導電パターン５１として個々に分離されていない。従ってシート状の導電箔６０として一体で取り扱え、絶縁性樹脂５０をモールドする際、金型への搬送、金型への実装の作業が非常に楽になる特徴を有する。
本実施態様の第４の工程は、図７に示す如く、分離溝６１を設けていない厚み部分の導電箔６０を除去することにある。具体的には、分離溝６１を設けていない厚み部分の導電箔６０のブロック６２の少なくとも導電パターン５１を設けた領域を除去し、ブロック６２間を連結する連結部９０（前工程の残余部５７と同じ）となる導電箔６０を選択的に残すことにある。
本工程では、図７Ａに示す如く、導電箔６０の裏面に各ブロック６２の少なくとも導電パターン５１を設けた領域９１を除き、且つ絶縁性樹脂５０の周端部と重ねて被覆される。その後、露出された導電箔６０をエッチング液をシャワーして導電パターン５１を設けた領域９１を選択的にウェトエッチングして、導電パターン５１を露出させる。
図７Ｂは上記したウェトエッチング終了後の断面図を示し、導電箔６０の上下周端と各ブロック６２のスリット６３を設けた部分は連結部９０として導電箔６０がエッチングされないまま残り、各ブロック６２をそのままの状態で維持する働きを有する。この連結部９０の働きで、各ブロック６２は連結部９０とともにエッチング装置から取り出せる。
本工程では、図６に点線で示した絶縁性樹脂５０が露出する手前まで、導電箔６０を選択的に導電パターン５１を設けた領域をウェトエッチングする。その結果、約４０μｍの厚さの導電パターン５１となって分離され、絶縁性樹脂５０に導電パターン５１の裏面が露出する構造となる。すなわち、分離溝６１に充填された絶縁性樹脂５０の表面と導電パターン５１の表面は、実質一致している構造となっている。従って、本発明の回路装置５３は図１３に示した従来の裏面電極１０、１１のように段差が設けられないため、マウント時に半田等の表面張力でそのまま水平に移動してセルフアラインできる特徴を有する。
更に、導電パターン５１の裏面処理を行い、図８に示す最終構造を得る。すなわち、必要によって露出した導電パターン５１に半田等の導電材を被着して裏面電極５６Ａ、５６Ｂ、５６Ｃを形成し、回路装置として完成する。
本実施態様の第５の工程は、図７Ｂに示す如く、ブロック６２を導電箔６０の連結部９０から分離することにある。
本工程では、連結部９０で繋がった各ブロック６２を矢印のように連結部９０側から突き上げるように押圧して、連結部９０と絶縁性樹脂５０との接着面を機械的に剥がして各ブロック６２を分離する。従って、本工程では特別な切断金型も不要であり、極めて単純な方法で作業できる利点がある。
本実施態様の第６の工程は、図９に示す如く、複数個のブロック６２を絶縁性樹脂を当接させて粘着シート８０に貼り付けることにある。
前工程で導電箔６０の裏面エッチングをした後に、導電箔６０から各ブロック６２が切り離される。
本工程では、ステンレス製のリング状の金属枠８１に粘着シート８０の周辺を貼り付け、粘着シート８０の中央部分には４個のブロック６２をダイシング時のブレードが当たらないような間隔を設けて絶縁性樹脂５０を当接させて貼り付けられる。粘着シート８０としてはＵＶシート（リンテック社製）が用いられるが、各ブロック６２は絶縁性樹脂５０で機械的強度があるので、安価なダイシングシートでも使用できる。
本実施態様の第７の工程は、図１０に示す如く、粘着シート８０に貼り付けられた状態で絶縁性樹脂５０で一括してモールドされた各ブロック６２の各搭載部６５の回路素子５２の特性の測定を行うことにある。
各ブロック６２の裏面には図１０に示すように導電パターン５１の裏面が露出されており、各搭載部６５が導電パターン５１形成時と全く同一にマトリックス状に配列されている。この導電パターン５１の絶縁性樹脂５０から露出した裏面電極５６にプローブ６８を当てて、各搭載部６５の回路素子５２の特性パラメータ等を個別に測定して良不良の判定を行い、不良品には磁気インク等でマーキングを行う。
本工程では、各搭載部６５の回路装置５３は絶縁性樹脂５０でブロック６２毎に一体で支持されているので、個別にバラバラに分離されていない。従って、粘着シート８０に貼り付けられた複数個のブロック６２をテスターの載置台に真空で吸着させ、ブロック６２毎に搭載部６５のサイズ分だけ矢印のように縦方向および横方向にピッチ送りをすることで、極めて早く大量にブロック６２の各搭載部６５の回路装置５３の測定を行える。すなわち、従来必要であった回路装置の表裏の判別、電極の位置の認識等が不要にでき、更に複数個のブロック６２を同時に処理するので、測定時間の大幅な短縮を図れる。
本実施態様の第８の工程は、図１１に示す如く、粘着シート８０に貼り付けられた状態でブロック６２の絶縁性樹脂５０を各搭載部６５毎にダイシングにより分離することにある。
本工程では、粘着シート８０に貼り付けられた複数個のブロック６２をダイシング装置の載置台に真空で吸着させ、ダイシングブレード６９で各搭載部６５間のダイシングライン７０に沿って分離溝６１の絶縁性樹脂５０をダイシングし、個別の回路装置５３に分離する。
本工程で、ダイシングブレード６９は完全に絶縁性樹脂５０を切断し粘着シートの表面に達する切削深さでダイシングを行い、完全に各搭載部６５毎に分離する。ダイシング時は予め前述した第１の工程で設けた各ブロックの周辺の枠状のパターン６６と一体の位置合わせマーク６７を認識して、これを基準としてダイシングを行う。周知ではあるが、ダイシングは縦方向にすべてのダイシングライン７０をダイシングをした後、載置台を９０度回転させて横方向のダイシングライン７０に従ってダイシングを行う。
また本工程では、ダイシングライン７０には分離溝６１に充填された絶縁性樹脂５０しか存在しないので、ダイシングブレード６９の摩耗は少なく、金属バリも発生せず極めて正確な外形にダイシングできる特徴がある。
更に本工程後でも、ダイシング後も粘着シート８０の働きで個別の回路装置にバラバラにならず、その後のテーピング工程でも効率よく作業できる。すなわち、粘着シート８０に一体に支持された回路装置は良品のみを識別してキャリアテープの収納孔に吸着コレットで粘着シート８０から離脱させて収納できる。このために微小な回路装置であっても、テーピングまで一度もバラバラに分離されない特徴がある。
本発明の製造フローを説明する図である。 本発明の回路装置の製造方法を説明する図である。 本発明の回路装置の製造方法を説明する図である。 本発明の回路装置の製造方法を説明する図である。 本発明の回路装置の製造方法を説明する図である。 本発明の回路装置の製造方法を説明する図である。 本発明の回路装置の製造方法を説明する図である。 本発明の回路装置の製造方法を説明する図である。 本発明の回路装置の製造方法を説明する図である。 本発明の回路装置の製造方法を説明する図である。 本発明の回路装置の製造方法を説明する図である。 従来の回路装置の実装構造を説明する図である。 従来の回路装置を説明する図である。 従来の回路装置の製造方法を説明する図である。 従来の回路装置の製造方法を説明する図である。
符号の説明
５０ 絶縁性樹脂
５１ 導電パターン
５２ 回路素子
５３ 回路装置
５７ 残余部
５８ モールド金型
６１ 分離溝
６２ ブロック
８０ 粘着シート

Claims (6)

  1. 少なくとも回路素子の搭載部を多数個形成してブロック毎の導電パターンを形成した導電箔を用意する工程と、
    所望の前記導電パターンの前記各搭載部に回路素子を固着する工程と、
    前記導電箔の前記ブロック周辺の残余部をモールド金型で挟み、前記ブロックの各搭載部を同一のキャビティ内に配置して絶縁性樹脂でモールドする工程と、
    前記各ブロックの前記絶縁性樹脂は前記導電箔の残余部で連結された状態で、前記導電箔をエッチングして前記各ブロックの前記導電パターンを裏面から露出させ且つ前記導電パターンと前記残余部を分離させる工程と、
    前記ブロックの前記絶縁性樹脂が前記導電箔の残余部と連結される部分を前記導電箔の残余部から前記導電箔の残余部を切断せずに剥ぎ取り、前記各ブロックに分離する工程とを具備することを特徴とする回路装置の製造方法。
  2. 少なくとも回路素子の搭載部を多数個形成してブロック毎の導電パターンを形成した導電箔を用意する工程と、
    所望の前記導電パターンの前記各搭載部に回路素子を固着する工程と、
    前記各搭載部の回路素子の電極と所望の前記導電パターンとを電気的に接続する接続手段を形成する工程と、
    前記導電箔の前記ブロック周辺の残余部をモールド金型で挟み、前記ブロックの各搭載部を同一のキャビティ内に配置して絶縁性樹脂でモールドする工程と、
    前記各ブロックの前記絶縁性樹脂は前記導電箔の残余部で連結された状態で、前記導電箔をエッチングして前記各ブロックの前記導電パターンを裏面から露出させ且つ前記導電パターンと前記残余部を分離させる工程と、
    前記ブロックの前記絶縁性樹脂が前記導電箔の残余部と連結される部分を前記導電箔の残余部から前記導電箔の残余部を切断せずに剥ぎ取り、前記各ブロックに分離する工程ととを具備することを特徴とする回路装置の製造方法。
  3. 各ブロックの前記絶縁性樹脂は前記金属箔の残余部で重なって連結されていることを特徴とする請求項１または請求項２に記載された回路装置の製造方法。
  4. 各ブロックの前記絶縁性樹脂は押圧により前記残余部から剥ぎ取られることを特徴とする請求項１または請求項２に記載された回路装置の製造方法。
  5. 前記導電箔をエッチングして前記各ブロックの前記導電パターンを裏面から露出させる際に、前記導電箔の各ブロックの前記導電パターンを設けた領域のみをエッチングすることを特徴とする請求項１または請求項２に記載された回路装置の製造方法。
  6. 導電箔をハーフエッチングすることにより、少なくとも回路素子の搭載部を含む導電パターンを凸状に形成した前記導電箔を用意し、
    前記搭載部に回路素子を搭載すると共に電気的に接続し、
    前記導電パターンおよび前記回路素子を絶縁樹脂で被覆し、
    前記導電箔の裏面をエッチングして、前記導電パターン間の前記絶縁樹脂を露出させると同時に、前記絶縁樹脂裏面の周囲と前記周囲に対応する前記導電箔は、接着された状態で、前記エッチング処理工程から取り出されることを特徴とした回路装置の製造方法。
JP2004216911A 2004-07-26 2004-07-26 回路装置の製造方法 Pending JP2005045270A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004216911A JP2005045270A (ja) 2004-07-26 2004-07-26 回路装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004216911A JP2005045270A (ja) 2004-07-26 2004-07-26 回路装置の製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2000266752A Division JP3600134B2 (ja) 2000-09-04 2000-09-04 回路装置の製造方法

Publications (1)

Publication Number Publication Date
JP2005045270A true JP2005045270A (ja) 2005-02-17

Family

ID=34270168

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004216911A Pending JP2005045270A (ja) 2004-07-26 2004-07-26 回路装置の製造方法

Country Status (1)

Country Link
JP (1) JP2005045270A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102049176B1 (ko) * 2018-07-02 2019-11-26 경일대학교산학협력단 플렉서블 디바이스 및 그 디바이스의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102049176B1 (ko) * 2018-07-02 2019-11-26 경일대학교산학협력단 플렉서블 디바이스 및 그 디바이스의 제조 방법

Similar Documents

Publication Publication Date Title
JP3609737B2 (ja) 回路装置の製造方法
JP4618941B2 (ja) 半導体装置
JP3963655B2 (ja) 回路装置の製造方法
JP4761662B2 (ja) 回路装置の製造方法
US6531370B2 (en) Method for manufacturing circuit devices
JP3600131B2 (ja) 回路装置の製造方法
JP4698080B2 (ja) 回路装置の製造方法
JP4342157B2 (ja) 回路装置の製造方法
JP3600137B2 (ja) 回路装置の製造方法
JP3600130B2 (ja) 回路装置の製造方法
JP3600133B2 (ja) 回路装置の製造方法
JP4334187B2 (ja) 回路装置の製造方法
JP2005045270A (ja) 回路装置の製造方法
JP3600136B2 (ja) 回路装置の製造方法
JP3600134B2 (ja) 回路装置の製造方法
JP4393038B2 (ja) 回路装置の製造方法
JP3600132B2 (ja) 回路装置の製造方法
JP3600135B2 (ja) 回路装置の製造方法
JP4471559B2 (ja) 回路装置の製造方法
JP4708625B2 (ja) ボンディング装置およびそれを用いた半導体装置の製造方法
JP4748892B2 (ja) 回路装置の製造方法
JP2003037345A (ja) 回路装置およびその製造方法
JP2003077947A (ja) 回路装置の製造方法
JP2002329739A (ja) 回路装置の製造方法
JP2003051576A (ja) 回路装置の製造方法