KR101478759B1 - 기판 프레임 제조 방법 및 이를 포함하는 반도체 소자 제조 방법 - Google Patents

기판 프레임 제조 방법 및 이를 포함하는 반도체 소자 제조 방법 Download PDF

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Abstract

본 개시는, 베이스 및, 각각의 일단부가 베이스에 일체로 연결되고 베이스 위에서 서로 떨어져 배열되는, 2 이상의 도전핀을 구비하는 도전 블록을 준비하는 단계; 2 이상의 도전핀 사이의 공간 및 2 이상의 도전핀 둘레의 공간에 절연재료를 채우는 단계; 및 절연재료로 채워진 도전 블록을 절단하여, 상면 및 상면에 대향하는 하면을 가지고, 절연재료로 이루어진 절연부 및 절연부에 의해 전기적으로 절연되는 2 이상의 도전부를 구비하며, 절연부와 2 이상의 도전부가 상면으로부터 하면으로 이어지는 기판 프레임을 형성하는 단계;를 포함하는 것을 특징으로 하는 기판 프레임 제조 방법 및 이를 포함하는 반도체 소자 제조 방법에 관한 것이다.

Description

기판 프레임 제조 방법 및 이를 포함하는 반도체 소자 제조 방법{MANUFACTURING METHOD OF SUBSTRATE FRAME AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE COMPRISING THE SAME}
본 개시(Disclosure)는 전체적으로 기판 프레임 제조 방법 및 이를 포함하는 반도체 소자 제조 방법에 관한 것으로, 특히 다양한 단자 배열 구조의 기판 프레임을 형성할 수 있으며 대량생산에 적합한 기판 프레임 제조 방법 및 이를 포함하는 반도체 소자 제조 방법에 관한 것이다.
여기서는, 본 개시에 관한 배경기술이 제공되며, 이들이 반드시 공지기술을 의미하는 것은 아니다(This section provides background information related to the present disclosure which is not necessarily prior art).
기판 프레임은 반도체 소자 칩을 지지하며, 반도체 소자 칩과 인쇄회로기판(PCB) 사이를 전기적으로 연결하는 매개체 역할을 한다.
도 1은 한국 특허공개번호 제2003-0031412호에 나타난 기판 프레임의 일 예를 나타내는 도면이고, 도 2는 한국 특허공개번호 제2003-0031412호에 나타난 기판 프레임의 다른 일 예를 나타내는 도면이다.
기판 프레임(10)은 패키지 형태를 갖는 다수의 반도체 소자를 한 번의 공정에서 동시에 제작할 수 있도록 하기 위한 것으로서, 다수의 단위 기판 프레임이 매트릭스 형태로 연결된 구조로 형성된다. 기판 프레임(10)은 일반적으로 Cu, Cu 합금, Fe-Ni, Fe-Ni 합금 등과 같은 금속재료로 이루어질 수 있다. 기판 프레임(10)은 반도체 소자 칩이 탑재되는 칩 탑재부(15), 및 반도체 소자 칩과 인쇄회로기판을 전기적으로 연결하는 역할을 수행하는 복수의 외부접속소자(17)를 구비한다.
이러한 기판 프레임은 종래 스탬핑법 또는 에칭법에 의해 제조되어 왔다.
구체적으로, 스탬핑법은 금속판을 일정한 모양의 금형틀 내에서 타발하는 방식으로, 도 1에 나타낸 것과 같은 칩 탑재부(15)와 복수의 외부접속소자(17)가 연결된 구조의 기판 프레임(10)을 형성한다. 이와 같은 기판 프레임(10)의 경우, 연결된 상태의 칩 탑재부(15)와 복수의 외부접속소자(17)는 패키지 형태의 반도체 소자를 제조하는 과정에서 마지막에 예정된 분할선(L)을 따라 절단되는 방식으로 개별 반도체 소자 단위로 분할될 때 전기적으로 분리된다. 이와 같은 스탬핑법은 금형틀의 구조가 복잡할 수 밖에 없고 따라서 금형틀 제작에 많은 비용이 소요되는 문제점이 있었다.
에칭법은 금속판의 일정 부분만을 선택적으로 에칭하기 위해서 감광성 물질을 금속판에 도포한 후 미리 제작된 마스크 패턴으로 노광 및 현상하여 일정 부분을 제거하는 방식으로, 도 1에 나타낸 것과 같은 칩 탑재부(15)와 복수의 외부접속소자(17)가 연결된 구조의 기판 프레임(10) 또는 도 2에 나타낸 것과 같은 칩 탑재부(25)와 복수의 외부접속소자(27)가 분리된 구조의 기판 프레임(20)을 형성한다. 도 2에 나타낸 것과 같은 기판 프레임(20)의 경우, 분리된 상태의 칩 탑재부(25)와 복수의 외부접속소자(27)의 배열 형태를 유지하기 위해, 제조 공정 중 에칭을 통한 일정 부분의 제거로 인해 칩 탑재부(25)와 복수의 외부접속소자(27)로 분리되기 이전에 금속판의 일면에 접착 테이프를 붙이는 공정이 선행되어야 한다. 이와 같은 에칭법은 에칭 공정 자체가 여러 복잡한 과정을 거칠 뿐만 아니라 접착 테이프를 붙이는 공정이 추가될 수도 있는 등 공정이 복잡하여 대량생산 측면에서 바람직하지 않은 문제점이 있었다.
이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.
여기서는, 본 개시의 전체적인 요약(Summary)이 제공되며, 이것이 본 개시의 외연을 제한하는 것으로 이해되어서는 아니된다(This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).
본 개시에 따른 일 태양에 의하면(According to one aspect of the present disclosure), 베이스 및, 각각의 일단부가 베이스에 연결되고 베이스 위에서 서로 떨어져 배열되는, 2 이상의 도전핀을 구비하는 도전 블록을 준비하는 단계; 2 이상의 도전핀 사이의 공간 및 2 이상의 도전핀 둘레의 공간에 절연재료를 채우는 단계; 및 절연재료로 채워진 도전 블록을 절단하여, 상면 및 상면에 대향하는 하면을 가지고, 절연재료로 이루어진 절연부 및 절연부에 의해 전기적으로 절연되는 2 이상의 도전부를 구비하며, 절연부와 2 이상의 도전부가 상면으로부터 하면으로 이어지는 기판 프레임을 형성하는 단계;를 포함하는 것을 특징으로 하는 기판 프레임 제조 방법이 제공된다.
본 개시에 따른 다른 일 태양에 의하면, 베이스 및, 각각의 일단부가 베이스에 연결되고 베이스 위에서 서로 떨어져 배열되는, 2 이상의 도전핀을 구비하는 도전 블록을 준비하는 단계; 2 이상의 도전핀 사이의 공간 및 2 이상의 도전핀 둘레의 공간에 절연재료를 채우는 단계; 절연재료로 채워진 도전 블록을 절단하여, 상면 및 상면에 대향하는 하면을 가지고, 절연재료로 이루어진 절연부 및 절연부에 의해 전기적으로 절연되는 2 이상의 도전부를 구비하며, 절연부와 2 이상의 도전부가 상면으로부터 하면으로 이어지는 기판 프레임을 형성하는 단계; 기판 프레임의 상면에 반도체 소자 칩을 고정하는 단계; 반도체 소자 칩을 기판 프레임에 전기적으로 연결하는 단계; 반도체 소자 칩을 덮도록 기판 프레임 상면을 봉지제로 봉지하는 단계; 및 예정된 분할선을 따라 반도체 소자 단위로 분할하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법이 제공된다.
이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.
도 1은 한국 특허공개번호 제2003-0031412호에 나타난 기판 프레임의 일 예를 나타내는 도면,
도 2는 한국 특허공개번호 제2003-0031412호에 나타난 기판 프레임의 다른 일 예를 나타내는 도면,
도 3 내지 도 6은 본 개시에 따른 기판 프레임 제조 방법의 일 예를 나타낸 도면,
도 7 내지 도 9는 본 개시에 따른 반도체 소자 제조 방법의 일 예를 나타낸 도면.
이하, 본 개시를 첨부된 도면을 참고로 하여 자세하게 설명한다(The present disclosure will now be described in detail with reference to the accompanying drawing(s)).
도 3 내지 도 6은 본 개시에 따른 기판 프레임 제조 방법의 일 예를 나타낸 도면이다.
본 개시에 따른 기판 프레임 제조 방법에 따르면, 도 3에 나타낸 것과 같이, 우선, 판 형태를 가지는 베이스(45) 및 베이스(45) 위에 세워지는 복수의 도전핀(55)(65)(75)을 구비하는 도전 블록(50)을 준비한다. 도전핀(55)(65)(75)의 수는 필요에 따라 다양하게 변화될 수 있으며, 2개 이상이면 되고 다른 제한은 없다. 도전핀(55)(65)(75)들은 봉 형태로 형성되며, 각각의 일단부가 베이스(45)에 연결되고, 소정의 배열규칙에 따라 베이스(45) 위에서 서로 떨어져 위치하도록 배열된다. 도전 블록(50)은 Cu, Cu 합금, Fe-Ni, Fe-Ni 합금, Al, Al 합금, 스테인리스 스틸 등과 같은 전도성이 우수한 금속재료로 이루어질 수 있다. 베이스(45)는 도전핀(55)(65)(75)들의 배열 형태를 유지한다. 본 실시예에서, 단면형상은 유사하지만 단면적이 다른 3 종류의 도전핀(55)(65)(75)이 사용되었지만, 한 종류의 도전핀만 사용될 수도 있고, 서로 다른 단면형상 및 단면적을 가지는 다양한 종류의 도전핀이 함께 사용될 수도 있다. 도전핀(55)(65)(75)은, 기판 프레임(100)으로 제조되었을 때 반도체 소자 칩을 탑재하기 위한 칩 탑재 용도나 인쇄회로기판 등에 연결하기 위한 외부접속 용도로 사용될 수 있는, 도전부(110)(120)(130)를 이루게 된다.
도전 블록(50)은 다양한 방법으로 형성될 수 있다. 일 예로서, 도전 블록(50)은 금형(미도시)을 사용한 압출성형 방식으로 형성될 수 있다. 구체적으로, 형성될 도전 블록(50)의 형상에 대응하는 캐비티를 가지는 금형을 준비하고, 금형 내부에 도전 블록(50)을 이루게 될 용융상태의 금속재료를 고압으로 주입하는 방식으로 형성될 수 있다.
다른 일 예로서, 도전 블록(50)은, 베이스(45)와 도전핀(55)(65)(75)들을 각각 별도도 준비한 다음, 준비된 도전핀(55)(65)(75)들을 베이스(45) 위에 부착하는 방식으로 형성될 수 있다. 구체적으로, 도전핀(55)(65)(75)들은 각각의 일단면이 베이스(45)의 상면에 접촉하는 구조로 부착될 수 있다.
또 다른 일 예로서, 도전 블록(50)은 원판 블록을 기계가공하는 방식으로 형성될 수 있다. 예를 들어, 기계절삭공구를 사용하여 도전성을 가지는 금속재료로 이루어진 육면체 형태의 원판 블록을 가공하여, 베이스(45) 및 도전핀(55)(65)(75)들을 이루는 부분 만을 남기고 나머지를 제거하는 방식으로 형성될 수 있다.
도전 블록(50)을 준비한 다음, 도 3 내지 도 5에 나타낸 것과 같이, 도전 블록(50)에 존재하게 되는 도전핀(55)(65)(75)들 사이의 공간 및 도전핀(55)(65)(75)들 둘레의 공간에 절연재료(60)를 채운다.
절연재료를 채우는 공정은 예를 들어, 도 5에 나타낸 것과 같이, 몰딩 금형(70)을 사용하여 수행될 수 있다. 몰딩 금형(70)은 도전핀(55)(65)(75)들과 절연재료로 채워질 캐비티(77)를 가지도록 준비된다. 도 5에 나타낸 것과 같이, 절연재료를 채우는 공정은, 준비된 몰딩 금형(70)으로 도전 블록(50)을 덮은 후 절연재료로 이루어진 몰딩액을 몰딩 금형(70) 내부에 주입하고, 몰딩액을 경화시킨 다음, 몰딩 금형(70)을 제거하는 방식으로 수행될 수 있다. 절연재료로는 예를 들어, EMC (Encapulated Molding Compound), 에폭시, 액정폴리머 (Liquid Crytal Polymer: LCP), 폴리머, 실리콘 등의 유기절연체가 사용될 수 있으며 유리 등과 같은 무기절연체도 사용될 수 있다. 도 4는 절연재료가 채워진 상태의 도전 블록(50')을 나타낸다.
절연재료(60)를 도전 블록(50)에 채운 다음, 도 6에 나타낸 것과 같이, 절연재료로 채워진 도전 블록(50')을 절단하여 기판 프레임(100)을 형성한다. 절연재료로 채워진 도전 블록(50')의 절단은, 블레이드 등을 사용한 기계적 절단, 레이저 절단, 와이어 컷팅, 쏘잉(sawing) 등 다양한 방식으로 수행될 수 있다.
절연재료로 채워진 도전 블록(50')을 절단함으로써 형성되는 기판 프레임(100)은, 상면(101) 및 상면(101)에 대향하는 하면을 가진다. 기판 프레임(100)은 절연재료로 이루어진 절연부(115) 및 절연부(115)에 의해 전기적으로 절연되며 도전핀(55)(65)(75)의 일부로 이루어진 복수의 도전부(110)(120)(130)를 구비하게 된다.
완성된 기판 프레임(100)에서, 복수의 도전부(110)(120)(130)는, 예를 들어 반도체 소자 칩(150)이 탑재되는 칩 탑재 용도의 도전부(110)가 되거나, 반도체 소자 칩(150)과 인쇄회로기판 등의 외부기기를 전기적으로 연결하는 외부접속 용도의 도전부(120)(130)가 될 수 있다. 따라서, 예를 들어 칩 탑재 용도의 도전부(110)를 형성하기 위한 도전핀(55)은 탑재될 반도체 소자 칩(150)의 형상에 적합한 단면형상과 상대적으로 넓은 단면적을 가질 수 있고, 외부접속 용도의 도전부(120)(130)를 형성하기 위한 도전핀(65)(75)은 반도체 소자 칩(150)과의 전기적 연결에 적합한 단면형상과 상대적으로 좁은 단면적을 가질 수 있다.
한편, 본 개시에 따른 기판 프레임 제조 방법에서, 도전 블록(50)이 다양한 단면형상 및 단면적의 도전핀들을 구비할 수 있음에 따라, 완성된 기판 프레임(100)은 다양한 배열 형태로 배열되는 다양한 종류의 도전부를 포함할 수 있다. 별도로 도시하지는 않지만, 기판 프레임(100)에 구비되는 도전부(110)(120)(130)들이 칩 탑재 용도의 도전부(110)와 외부접속 용도의 도전부(120)(130)로 구분되지 않을 수도 있다. 예를 들어, 전극이 하부에 위치하는 플립칩 형태의 반도체 소자 칩으로 반도체 소자를 제조할 경우에 사용될 수 있는 것으로서, 기판 프레임(100)에 구비되는 도전부들 중 적어도 일부는 동시에 칩 탑재 용도뿐만 아니라 외부접속 용도로도 사용될 수 있다.
본 개시에 따른 기판 프레임 제조 방법에 따르면, 기본적으로 방열성능이 우수한 기판 프레임(100)을 제공할 수 있다. 또한, 기판 프레임(110)에 구비되는 도전부(110)(120)(130)의 수를 용이하게 증감시킬 수 있으며, 도전부(110)(120)(130)의 배열형태 또한 용이하게 변경할 수 있다. 나아가, 접착 테이프를 사용하지 않고도 도전부(110)(120)(130)의 배열형태를 유지할 수 있는 기판 프레임(100)을 제공할 수 있다. 더불어, 하나의 도전 블록(50)으로 다수의 기판 프레임(100)을 제조할 수 있음에 따라 대량생산에도 적합하다. 더불어, 칩 스케일 패키지(Chip Scale Package: CSP) 형태의 반도체 소자를 제공하는데 유리하다.
이하, 이상과 같은 기판 프레임 제조 방법으로 제조된 기판 프레임을 사용하여 반도체 소자를 제조하는 방법을 설명한다.
도 7 내지 도 9는 본 개시에 따른 반도체 소자 제조 방법의 일 예를 나타낸 도면이다.
이상에서 설명한 바와 같이, 기판 프레임(100)은 절연부(115)에 의해 전기적으로 절연되는 복수의 도전부(110)(120)(130)를 구비한다. 기판 프레임(100)에 구비되는 도전부(110)(120)(130)들은, 예를 들어 반도체 소자 칩(150)이 탑재되는 면적이 큰 칩 탑재 용도의 도전부(110) 및 이 도전부(110) 둘레에 위치하여 반도체 소자 칩(150)과 인쇄회로기판을 전기적으로 연결하는 면적이 작은 외부접속 용도의 도전부(120)(130)로 구분될 수 있다.
우선, 도 7에 나타낸 것과 같이, 반도체 소자 칩(150)이 기판 프레임(100)의 상면(101)에 고정된다. 구체적으로, 반도체 소자 칩(150)은 기판 프레임(100) 상면(101)의 도전부(110)에 접착제를 사용한 본딩 등과 같은 방식으로 고정될 수 있다. 탑재되는 반도체 소자 칩(150)은, 비메모리 반도체 소자 칩, 메모리 반도체 소자 칩, 반도체 발광소자 칩 등 다양한 종류의 반도체 소자 칩일 수 있다.
한편, 반도체 발광소자 칩을 사용하여 반도체 발광소자를 제조하는 경우, 반도체 발광소자 칩을 기판 프레임(100)에 고정하기 이전에, 기판 프레임(100)의 상면(101)을 경면 처리하는 공정이 선행될 수 있다. 경면 처리를 함으로써, 기판 프레임(100) 상면(101)의 반사율이 향상되고, 따라서 제조된 반도체 발광소자의 광추출 효율이 향상될 수 있다.
이어서, 도 7에 나타낸 것과 같이, 반도체 소자 칩(150)은 와이어(155)를 통한 와이어 본딩 방식으로 외부접속 용도의 도전부(120)(130)와 전기적으로 연결된다. 한편, 별도로 도시하지는 않지만, 예를 들어, 전극이 하부에 위치하게 되는 플립 칩 형태의 반도체 소자 칩으로 반도체 소자를 형성할 경우에는, 반도체 소자 칩이 인접한 2개의 도전부에 각각 일부분씩 걸치도록 탑재되고, 반도체 소자 칩의 하부에 위치하는 전극이 도전부와 직접 또는 간접적으로 접촉하는 방식으로 연결될 수도 있다.
이후, 도 8에 나타낸 것과 같이, 반도체 소자 칩(150)을 덮도록 기판 프레임(100) 상면(101)을 봉지제(160)로 봉지한다. 이때, 반도체 소자 칩(150) 뿐만 아니라 전기적 연결에 사용되는 와이어(155) 또한 봉지제(160)에 의해 덮이게 된다. 사용되는 반도체 소자 칩이 비메모리 반도체 소자 칩 또는 메모리 반도체 소자 칩 등과 같이 비발광성 소자 칩인 경우, 봉지제(160)는 예를 들어,EMC (Encapulated Molding Compound), 에폭시, 액정폴리머 (Liquid Crytal Polymer: LCP), 폴리머, 실리콘, 유리 등과 같은 소재로 이루어질 수 있다. 반면에, 사용되는 반도체 소자 칩이 반도체 발광소자 칩인 경우, 봉지제(160)는 에폭시나 실리콘 등과 같은 투명 수지 수지와 형광체를 포함하여 이루어지거나, 경우에 따라 유리로 이루어질 수 있다.
봉지제(160)가 경화된 다음, 도 9에 나타낸 것과 같이, 예정된 분할선(L)을 따라 절단하여 개별 반도체 소자 단위로 분할함으로써, 반도체 소자(200)가 완성된다. 이와 같이 개별 반도체 소자로 분할하기 위한 절단은, 쏘잉, 레이저 컷팅, 트리밍(trimming) 등 다양한 방법으로 수행될 수 있다.
다른 예로서, 별도로 도시하지는 않지만, 봉지제(160)로 기판 프레임(100)의 상면(101)을 봉지할 때, 도 8에 나타낸 것과 같이 기판 프레임(100)의 상면(101) 전체를 봉지제(160)로 덮는 것이 아니라, 원하는 부분, 예를 들어 반도체 소자 칩(150)만을 봉지제(160)로 덮거나, 반도체 소자 칩(150)과 와이어(155)만을 봉지제(160)로 덮도록 할 수도 있다. 특히, 사용되는 반도체 소자 칩이 반도체 발광소자 칩인 경우, 개별 반도체 발광소자 칩을 덮는 봉지제(160)는 광추출 효율을 고려하여 돔형 등 다양한 형태로 도포될 수 있을 것이다.
이 경우, 개별 반도체 소자(200) 단위로 분할될 때, 봉지제(160)를 절단하지 않고 기판 프레임(100) 부분만 절단함으로써, 반도체 소자(200)로 완성될 수 있다.
본 개시에 따른 반도체 소자 제조 방법에 따르면, 방열성능이 우수한 반도체 소자를 제공할 수 있다. 그리고, 다양한 수 및 다양한 배열형태의 외부접속단자를 구비하는 반도체 소자를 제공할 수 있다. 또한, 접착 테이프를 사용하지 않고도 반도체 소자를 제조할 수 있다. 나아가, 반도체 소자의 대량생산에도 적합하다. 더불어, 칩 스케일 패키지(Chip Scale Package: CSP) 형태의 반도체 소자를 제공하는데 유리하다.
이하 본 개시의 다양한 실시 형태에 대하여 설명한다.
(1) 도전 블록을 준비하는 단계는, 금형을 사용한 압출성형 방식으로 수행되는 것을 특징으로 하는 기판 프레임 제조 방법.
(2) 도전 블록을 준비하는 단계는, 2 이상의 도전핀을 베이스 위에 새워서 부착하는 방식으로 수행되는 것을 특징으로 하는 기판 프레임 제조 방법.
(3) 도전 블록을 준비하는 단계는, 도전성 재료로 이루어진 원판 블록을 기계가공하는 방식으로 수행되는 것을 특징으로 하는 기판 프레임 제조 방법.
(4) 절연재료를 채우는 단계는, 몰딩 금형으로 도전 블록을 덮은 후 절연재료로 이루어진 몰딩액을 몰딩 금형 내부에 주입하고, 몰딩액을 경화시킨 다음, 몰딩 금형을 제거하는 방식으로 수행되는 것을 특징으로 하는 기판 프레임 제조 방법.
(5) 기판 프레임을 형성하는 단계는 톱 또는 와이어를 사용한 쏘잉 방식으로 수행되는 것을 특징으로 하는 기판 프레임 제조 방법.
(6) 반도체 소자 칩은, 비메모리 반도체 소자 칩, 메모리 반도체 소자 칩 및 반도체 발광소자 칩 중 어느 하나인 것을 특징으로 하는 반도체 소자 제조 방법.
(7) 반도체 소자 칩은 반도체 발광소자 칩이고, 봉지제는 투명 수지 및 형광체를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
(8) 반도체 소자를 고정하는 단계 이전에, 기판 프레임의 상면을 경면 처리하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
(9) 전기적으로 연결하는 단계에서, 반도체 소자 칩의 전극과 기판 프레임의 도전부를 와이어 본딩 방식으로 연결하는 것을 특징으로 하는 반도체 소자 제조 방법.
(10) 전기적으로 연결하는 단계에서, 반도체 소자 칩의 전극과 기판 프레임의 도전부를 직접 또는 간접적으로 접촉하는 방식으로 연결하는 것을 특징으로 하는 반도체 소자 제조 방법.
본 개시에 따른 하나의 기판 프레임 제조 방법에 의하면, 방열성능이 우수한 기판 프레임을 제공할 수 있다.
본 개시에 따른 다른 하나의 기판 프레임 제조 방법에 의하면, 기판 프레임에 구비되는 도전부의 수를 용이하게 증감시킬 수 있으며, 도전부의 배열형태 또한 용이하게 변경할 수 있다.
본 개시에 따른 또 다른 하나의 기판 프레임 제조 방법에 의하면, 접착 테이프를 사용하지 않고도 도전부의 배열형태를 유지할 수 있는 기판 프레임을 제공할 수 있다.
본 개시에 따른 또 다른 하나의 기판 프레임 제조 방법에 의하면, 하나의 도전 블록으로 다수의 기판 프레임을 제조할 수 있음에 따라 대량생산에도 적합하다.
본 개시에 따른 하나의 반도체 소자 제조 방법에 의하면, 방열성능이 우수한 반도체 소자를 제공할 수 있다.
본 개시에 따른 다른 하나의 반도체 소자 제조 방법에 의하면, 다양한 수 및 다양한 배열형태의 외부접속단자를 구비하는 반도체 소자를 제공할 수 있다.
본 개시에 따른 또 다른 하나의 반도체 소자 제조 방법에 의하면, 접착 테이프를 사용하지 않고도 반도체 소자를 제조할 수 있다.
45: 베이스 50: 도전 블록
50': 절연재료로 채워진 도전 블록 55, 65, 75: 도전핀
60: 절연재료 70: 몰딩 금형
77: 캐비티 100: 기판 프레임
101: 상면 110, 120, 130: 도전부
115: 절연부 150: 반도체 소자 칩
155: 와이어 160: 봉지제
200: 반도체 소자 L: 분할선

Claims (12)

  1. 베이스 및, 각각의 일단부가 베이스에 일체로 연결되고 베이스 위에서 서로 떨어져 배열되는, 2 이상의 도전핀을 구비하는 도전 블록을 준비하는 단계;
    2 이상의 도전핀 사이의 공간 및 2 이상의 도전핀 둘레의 공간에 절연재료를 채우는 단계; 및
    절연재료로 채워진 도전 블록을 절단하여, 상면 및 상면에 대향하는 하면을 가지고, 절연재료로 이루어진 절연부 및 절연부에 의해 전기적으로 절연되는 2 이상의 도전부를 구비하며, 절연부와 2 이상의 도전부가 상면으로부터 하면으로 이어지는 기판 프레임을 형성하는 단계;를 포함하는 것을 특징으로 하는 기판 프레임 제조 방법.
  2. 청구항 1에 있어서,
    도전 블록을 준비하는 단계는, 금형을 사용한 압출성형 방식으로 수행되는 것을 특징으로 하는 기판 프레임 제조 방법.
  3. 삭제
  4. 청구항 1에 있어서,
    도전 블록을 준비하는 단계는, 도전성 재료로 이루어진 원판 블록을 기계가공하는 방식으로 수행되는 것을 특징으로 하는 기판 프레임 제조 방법.
  5. 청구항 1에 있어서,
    절연재료를 채우는 단계는, 몰딩 금형으로 도전 블록을 덮은 후 절연재료로 이루어진 몰딩액을 몰딩 금형 내부에 주입하고, 몰딩액을 경화시킨 다음, 몰딩 금형을 제거하는 방식으로 수행되는 것을 특징으로 하는 기판 프레임 제조 방법.
  6. 청구항 1에 있어서,
    기판 프레임을 형성하는 단계는 톱 또는 와이어를 사용한 쏘잉 방식으로 수행되는 것을 특징으로 하는 기판 프레임 제조 방법.
  7. 베이스 및, 각각의 일단부가 베이스에 일체로 연결되고 베이스 위에서 서로 떨어져 배열되는, 2 이상의 도전핀을 구비하는 도전 블록을 준비하는 단계;
    2 이상의 도전핀 사이의 공간 및 2 이상의 도전핀 둘레의 공간에 절연재료를 채우는 단계;
    절연재료로 채워진 도전 블록을 절단하여, 상면 및 상면에 대향하는 하면을 가지고, 절연재료로 이루어진 절연부 및 절연부에 의해 전기적으로 절연되는 2 이상의 도전부를 구비하며, 절연부와 2 이상의 도전부가 상면으로부터 하면으로 이어지는 기판 프레임을 형성하는 단계;
    기판 프레임의 상면에 반도체 소자 칩을 고정하는 단계;
    반도체 소자 칩을 기판 프레임에 전기적으로 연결하는 단계;
    반도체 소자 칩을 덮도록 기판 프레임 상면을 봉지제로 봉지하는 단계; 및
    예정된 분할선을 따라 반도체 소자 단위로 분할하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 청구항 7에 있어서,
    반도체 소자 칩은, 비메모리 반도체 소자 칩, 메모리 반도체 소자 칩 및 반도체 발광소자 칩 중 어느 하나인 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 청구항 7에 있어서,
    반도체 소자 칩은 반도체 발광소자 칩이고,
    봉지제는 투명 수지 및 형광체를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 청구항 9에 있어서,
    반도체 소자를 고정하는 단계 이전에, 기판 프레임의 상면을 경면 처리하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 청구항 7에 있어서,
    전기적으로 연결하는 단계에서, 반도체 소자 칩의 전극과 기판 프레임의 도전부를 와이어 본딩 방식으로 연결하는 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 청구항 7에 있어서,
    전기적으로 연결하는 단계에서, 반도체 소자 칩의 전극과 기판 프레임의 도전부를 직접 또는 간접적으로 접촉하는 방식으로 연결하는 것을 특징으로 하는 반도체 소자 제조 방법.
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JP2005277227A (ja) * 2004-03-25 2005-10-06 Citizen Electronics Co Ltd 半導体発光装置
KR100716053B1 (ko) * 2006-04-11 2007-05-08 세크론 주식회사 반도체 제조용 금형 장치 및 이를 이용하는 반도체 몰딩방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100327766B1 (ko) * 1996-07-09 2002-03-15 모리시타 요이찌 반도체 소자 실장 보드, 그 보드의 제조 방법, 반도체장치 및 그 장치의 제조 방법
JP2005277227A (ja) * 2004-03-25 2005-10-06 Citizen Electronics Co Ltd 半導体発光装置
KR100716053B1 (ko) * 2006-04-11 2007-05-08 세크론 주식회사 반도체 제조용 금형 장치 및 이를 이용하는 반도체 몰딩방법

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