JP2005522860A - キャリヤ、キャリヤを製造する方法および電子機器 - Google Patents

キャリヤ、キャリヤを製造する方法および電子機器 Download PDF

Info

Publication number
JP2005522860A
JP2005522860A JP2003582812A JP2003582812A JP2005522860A JP 2005522860 A JP2005522860 A JP 2005522860A JP 2003582812 A JP2003582812 A JP 2003582812A JP 2003582812 A JP2003582812 A JP 2003582812A JP 2005522860 A JP2005522860 A JP 2005522860A
Authority
JP
Japan
Prior art keywords
layer
carrier
metal layer
etch mask
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003582812A
Other languages
English (en)
Other versions
JP4526823B2 (ja
Inventor
ロールフ、アー.イェー.フルーンヒュース
ポール、ダイクストラ
コルネリス、ヘー.シュリクス
ペーター、ウェー.エム.バン、デ、ウォーター
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of JP2005522860A publication Critical patent/JP2005522860A/ja
Application granted granted Critical
Publication of JP4526823B2 publication Critical patent/JP4526823B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/02Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061Etching masks
    • H05K3/062Etching masks consisting of metals or alloys or metallic inorganic compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • AHUMAN NECESSITIES
    • A23FOODS OR FOODSTUFFS; TREATMENT THEREOF, NOT COVERED BY OTHER CLASSES
    • A23GCOCOA; COCOA PRODUCTS, e.g. CHOCOLATE; SUBSTITUTES FOR COCOA OR COCOA PRODUCTS; CONFECTIONERY; CHEWING GUM; ICE-CREAM; PREPARATION THEREOF
    • A23G3/00Sweetmeats; Confectionery; Marzipan; Coated or filled products
    • A23G3/34Sweetmeats, confectionery or marzipan; Processes for the preparation thereof
    • A23G3/36Sweetmeats, confectionery or marzipan; Processes for the preparation thereof characterised by the composition containing organic or inorganic compounds
    • A23G3/364Sweetmeats, confectionery or marzipan; Processes for the preparation thereof characterised by the composition containing organic or inorganic compounds containing microorganisms or enzymes; containing paramedical or dietetical agents, e.g. vitamins
    • A23G3/366Sweetmeats, confectionery or marzipan; Processes for the preparation thereof characterised by the composition containing organic or inorganic compounds containing microorganisms or enzymes; containing paramedical or dietetical agents, e.g. vitamins containing microorganisms, enzymes
    • AHUMAN NECESSITIES
    • A23FOODS OR FOODSTUFFS; TREATMENT THEREOF, NOT COVERED BY OTHER CLASSES
    • A23GCOCOA; COCOA PRODUCTS, e.g. CHOCOLATE; SUBSTITUTES FOR COCOA OR COCOA PRODUCTS; CONFECTIONERY; CHEWING GUM; ICE-CREAM; PREPARATION THEREOF
    • A23G4/00Chewing gum
    • A23G4/06Chewing gum characterised by the composition containing organic or inorganic compounds
    • A23G4/12Chewing gum characterised by the composition containing organic or inorganic compounds containing microorganisms or enzymes; containing paramedical or dietetical agents, e.g. vitamins
    • A23G4/123Chewing gum characterised by the composition containing organic or inorganic compounds containing microorganisms or enzymes; containing paramedical or dietetical agents, e.g. vitamins containing microorganisms, enzymes
    • AHUMAN NECESSITIES
    • A23FOODS OR FOODSTUFFS; TREATMENT THEREOF, NOT COVERED BY OTHER CLASSES
    • A23LFOODS, FOODSTUFFS, OR NON-ALCOHOLIC BEVERAGES, NOT COVERED BY SUBCLASSES A21D OR A23B-A23J; THEIR PREPARATION OR TREATMENT, e.g. COOKING, MODIFICATION OF NUTRITIVE QUALITIES, PHYSICAL TREATMENT; PRESERVATION OF FOODS OR FOODSTUFFS, IN GENERAL
    • A23L33/00Modifying nutritive qualities of foods; Dietetic products; Preparation or treatment thereof
    • A23L33/10Modifying nutritive qualities of foods; Dietetic products; Preparation or treatment thereof using additives
    • A23L33/135Bacteria or derivatives thereof, e.g. probiotics
    • AHUMAN NECESSITIES
    • A61MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61KPREPARATIONS FOR MEDICAL, DENTAL OR TOILETRY PURPOSES
    • A61K35/00Medicinal preparations containing materials or reaction products thereof with undetermined constitution
    • A61K35/66Microorganisms or materials therefrom
    • A61K35/74Bacteria
    • A61K35/741Probiotics
    • A61K35/744Lactic acid bacteria, e.g. enterococci, pediococci, lactococci, streptococci or leuconostocs
    • A61K35/747Lactobacilli, e.g. L. acidophilus or L. brevis
    • AHUMAN NECESSITIES
    • A61MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61PSPECIFIC THERAPEUTIC ACTIVITY OF CHEMICAL COMPOUNDS OR MEDICINAL PREPARATIONS
    • A61P1/00Drugs for disorders of the alimentary tract or the digestive system
    • A61P1/02Stomatological preparations, e.g. drugs for caries, aphtae, periodontitis
    • CCHEMISTRY; METALLURGY
    • C12BIOCHEMISTRY; BEER; SPIRITS; WINE; VINEGAR; MICROBIOLOGY; ENZYMOLOGY; MUTATION OR GENETIC ENGINEERING
    • C12NMICROORGANISMS OR ENZYMES; COMPOSITIONS THEREOF; PROPAGATING, PRESERVING, OR MAINTAINING MICROORGANISMS; MUTATION OR GENETIC ENGINEERING; CULTURE MEDIA
    • C12N1/00Microorganisms, e.g. protozoa; Compositions thereof; Processes of propagating, maintaining or preserving microorganisms or compositions thereof; Processes of preparing or isolating a composition containing a microorganism; Culture media therefor
    • C12N1/20Bacteria; Culture media therefor
    • C12N1/205Bacterial isolates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828Etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828Etching
    • H01L21/4832Etching a temporary substrate after encapsulation process to form leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • AHUMAN NECESSITIES
    • A23FOODS OR FOODSTUFFS; TREATMENT THEREOF, NOT COVERED BY OTHER CLASSES
    • A23VINDEXING SCHEME RELATING TO FOODS, FOODSTUFFS OR NON-ALCOHOLIC BEVERAGES AND LACTIC OR PROPIONIC ACID BACTERIA USED IN FOODSTUFFS OR FOOD PREPARATION
    • A23V2400/00Lactic or propionic acid bacteria
    • A23V2400/11Lactobacillus
    • A23V2400/179Sakei
    • CCHEMISTRY; METALLURGY
    • C12BIOCHEMISTRY; BEER; SPIRITS; WINE; VINEGAR; MICROBIOLOGY; ENZYMOLOGY; MUTATION OR GENETIC ENGINEERING
    • C12RINDEXING SCHEME ASSOCIATED WITH SUBCLASSES C12C - C12Q, RELATING TO MICROORGANISMS
    • C12R2001/00Microorganisms ; Processes using microorganisms
    • C12R2001/01Bacteria or Actinomycetales ; using bacteria or Actinomycetales
    • C12R2001/225Lactobacillus
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01024Chromium [Cr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01032Germanium [Ge]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01061Promethium [Pm]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/182Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0335Layered conductors or foils
    • H05K2201/0361Etched tri-metal structure, i.e. metal layers or metal patterns on both sides of a different central metal layer which is later at least partly etched
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03Metal processing
    • H05K2203/0384Etch stop layer, i.e. a buried barrier layer for preventing etching of layers under the etch stop layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14Related to the order of processing steps
    • H05K2203/1461Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • H05K2203/1469Circuit made after mounting or encapsulation of the components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14Related to the order of processing steps
    • H05K2203/1476Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning

Abstract

キャリヤ(30)は、第1エッチマスク(14)と、第1金属層(11)と、中間層(12)と、第2金属層(13)と、第2エッチマスク(17)とを含んでいる。第1および第2エッチマスク(14、17)は共に、電気化学メッキにより1つの工程で得られる。第1金属層(11)および中間層(12)が第1エッチマスク(14)を介してパターン化された後、電気要素(20)を導電手段を使用してキャリヤ(30)に適切に取付けることができる。このパターニング動作において、中間層(12)は、第1金属層(11)の下でアンダーエッチングが行われるように更にエッチングされる。被包(40)を設けた後、第2金属層(13)は第2エッチマスク(17)を介してパターニングされる。このように、はんだ付け可能機器(10)を、組立過程においてフォトリソグラフィ工程を用いずに得ることができる。

Description

本発明は、電気要素と、第1側面および第2側面を有するキャリヤとを備え、第1パターン化金属層と、パターン化中間層と、第2金属層とのスタックを含む電子機器を製造する方法であって、
前記キャリヤの前記第1側面上に電気要素を配置し、前記電気要素の接点が前記第1金属層に導電的に接続される工程と、
前記電気要素の周囲にエンベロープを設ける工程とを含む方法に関する。
本発明は更に、第1および第2側面を有し、第1金属層と、中間層と、第2金属層とのスタックを含むキャリヤに関する。
本発明はまた、第1側面とそれに対向する第2側面とを有するキャリヤを製造する方法であって、
第1金属層と、中間層と、第2金属層とのスタックを設け、前記第1および第2金属層が導電的に相互接続され、また前記第1金属層が前記第1側面上に位置する工程と、
所望のパターンに応じて前記第1金属層をパターン化する工程とを含んでなる方法に関する。
このようなキャリヤおよび、キャリヤを含む電子機器を製造するこのような方法は、EP−A 1.160.858より知られている。既知のキャリヤは、Al、Cu、Fe−Ni合金のキャリヤ、またはCu−AlあるいはAl−Cu−Alのスタックのキャリヤである。キャリヤは、所望のパターンと、金属Ni、Au、Ag、Pdの少なくとも1つの導電層とを有する第1側面上に設けられる。機器の製造過程において、半導体要素を配置し、またエンベロープを設けた後に、パターンの設けられていないキャリヤが除去される。次に、キャリヤの第2側面上にマスクがフォトリソグラフィ的に設けられ、その後接触面またはガイドピンが形成される。
既知の方法の欠点は、電気要素の組立の後にフォトリソグラフィ工程が必要になることにある。これは、この工程を組立工場で行なわなければならないことを意味し、このような工場における通常の一般的条件にとっては好ましくない。
従って、本発明の目的は、最初の段落で述べたようなタイプの電子機器を製造し、電気要素の配置後にフォトリソグラフィ工程を必要としなくても、小型で十分に頑丈な機器を製造する方法を提供することである。
第1の目的は、キャリヤが第2側面上にエッチマスクを含み、前記キャリヤの第1金属層が導電的に第2金属層に接続され、また中間層に対して突出する部分を有することで達せられる。電気要素全体を好適に覆うエンベロープを設けた後、エッチマスクで規定されるパターンに従って、キャリヤの第2側面から第2金属層をエッチングする。
本発明による方法において、キャリヤの第2金属層は完全に除去できないが、むしろ接触面および他のパターンを規定するのに使用される。有利なことに、パターンは、組立工程の前に設けられたエッチマスクによって固定される。
第2層が除去されないということは、キャリヤがエンベロープに取り付けられていることを意味する。ちなみにキャリヤは適切にエンベロープに取り付けられ、キャリヤの第1金属層はエンベロープ内に機械的に固着される。そのため、第1金属層および中間層は、第1金属層が中間層に対して突出する部分を有するようにパターン化される。従って、この部分は、キャリヤの側面に平行な方向に突出する。中間層はエッチングによって好適にパターン化され、また第1金属層に対して選択される腐食剤が使用される。これは第1金属層のアンダーエッチングの度合いとなり、機械的固着に対して十分であることが分かる。
キャリヤの形成は、各構成層の厚みを抑えるものである。結局、機械的安定性は第1金属層によって決まることはないが、全体としてキャリヤによって決まる。パターンの分解能も層の厚さによって決定されるので、本発明により、非常に高い解像度の第1金属層を有するキャリヤを得ることができる。この効果により、微細ピッチおよび高周波用途に望ましい小型化およびトラックの特定の定義が可能となる。
本発明の効果は、非常に様々な電子機器が製造可能となることにある。特に、本方法は半導体機器に適しているが、センサ、微小電気機械的システム(MEMS)要素または表示機器を有する他の機器も前記方法により製造できる。
機器の第1グループは、数個から約40個の接触面を含む小型半導体機器である。これは特に、高分解能パターンが第1金属層において規定され、また第2金属層が、標準的用具を用いてはんだ付けできるよう十分に分離されている接触面を含む場合である。
機器の第2グループは、相互接続する必要のある1つ以上の電気要素を具備している半導体機器を含んでいる。第1および第2金属層は独立してパターン化されているので、第1から第2要素への相互接続トラックは第1金属層において規定される。これらの相互接続トラックは、第2金属層のパターンには存在しない。従って、キャリヤの第2側面にはんだを使用している間に、このような相互接続トラックと回路基板との間が不所望に接触する危険は無い。
このような用途の特に有利な例は、まず集積回路と、要素として保護用の単一または複数のダイオードとを含む機器に見られる。この場合、ダイオードは、SMDコンタクトを有するダイオードで構成される。
本発明の更に別の実施例において、電気要素は基板の空隙に配置され、前記空隙はエンベロープが要素の周囲に設けられるときに充填される。本実施例は熱伝導層を空隙の底部に設けることができるので、特に高電力で動作する機器に有利である。本実施例はまた、モジュール、特に増幅器などの高電力要素を有するモジュールに適している。従って、様々な構成要素を異なる空隙に収容し、3層または多層キャリヤを介して接触および導電的に相互接続させることができる。また、基板上の接触する導体に対して第1金属層における接触面を規定することが可能である。
好適な実施例において、エッチマスクははんだの接着層を有しており、この接着層はキャリヤの第1側面上にも存在する。この実施例の第1の利点は、キャリヤの製造中に接着層を溶着することができることにある。第2の利点は、接着層をエッチマスクとしても使用できることにある。第3の利点は、単一の工程でキャリヤの第1側面上と第2側面上とに接着層を設けることができることにある。
第1金属層および中間層のパターン化は、電気要素の配置の前に、キャリヤの製造中と、組立工程中とに行うことができる。金属層が非常に薄く、一般に約30μm未満の場合、これらの層をパターン化することにより組立工程の一部が行われれば好ましい。この場合、輸送中のキャリヤの破損や変形の危険はない。また、第1金属層および中間層における孔が埃などで汚れる危険はない。このような汚れは、エンベロープに対するキャリヤの接着を弱めることがある。
また、電気要素の配置の前に、液体または液化可能層をキャリヤの第1側面に塗布すれば好ましい。液化可能層を使用する場合、電気要素の配置後に加熱工程が行われ、前記液化可能層が液化される。予定日前に公表されていない特許出願EP 02077228.1 (PHNL020471)に記載されているこのような層を使用することにより、はんだまたは金属バンプの変形を抑えることができる。このような金属またははんだバンプの使用は既知であり、要素と第1金属層とを相互接続する工程に好ましい影響を与える。あるいは、例えば、導電性接着剤や多数のボンディングワイヤを使用して、前記接続を確立することもできる。
本発明による方法は、本発明によるキャリヤとの組合せにおいて特に有利に適用される。
本発明の第2の目的は、最初の段落で述べたタイプのキャリヤを提供することであり、これによってキャリヤに電気要素を組み立てた後フォトリソイグラフィ工程を必要とすることなく小型でありながら頑丈な電子機器が製造可能となる。
前記第2の目的は、キャリヤが、第1エッチマスクと、第1金属層と、中間層と、第2金属層と、第2エッチマスクとのスタックを含み、第1エッチマスクがキャリヤの第1側面上に位置し、また第2エッチマスクがキャリヤの第2側面上に位置することにおいて達せられる。
本発明によるキャリヤは、エッチマスクが第1側面上とおよび第2側面上とに存在することにおいて、既知のキャリヤと異なる。これにより、第1および第2金属層において独立したパターンを規定することが可能となる。
好適な実施例において、少なくとも第2エッチマスクは、はんだの接着層を含んでいる。このような接着層の例は、特に、金属Ag、Pd、AuおよびNiの少なくとも1つを含む層である。あるいは、共晶はんだ付けで、Ti−Ni−Au−GeなどのAuおよびGeを有する合金を使用することができる。エッチマスクは接着層で構成されていてもよいが、あるいは例えばフォトレジストなどの別の層が存在してもよい。このようなフォトレジストは、キャリヤの輸送中に接着層に対する保護層を形成するという利点を有している。例えばCuなどの第2金属層を、この接着層に対して十分に良いエッチング速度とエッチング選択でエッチングすることができる。エッチングには、例えばNa/HSOの溶液を使用できる。接着層は、電気メッキなどのメッキ工程によってパターンに従って有利に設けることができる。
別の実施例においてはまた、第1エッチマスクははんだの接着層を有しており、この接着層は第2エッチマスクにおける接着層と同じ組成を有している。このようなキャリヤは、キャリヤ全体を溶液バットに浸すことにより簡単に得ることができる。この過程において、接着層は、キャリヤの第1および第2側面上のキャリヤが覆われていない位置に沈着される。同じ接着層を使用することの別の利点は、腐食液の数が制限されることにある。中間層により、第2金属層は第1金属層のエッチング中に損傷を受けることはない。
特に有利な実施例において、Ni、PdおよびAuの下層を有する多層を接着層として使用することができる。この層は、電気要素を配置して電気要素を導電的に接続する場合に適しており、またエッチマスクとしての使用および電子機器のはんだ付けにも適している。
キャリヤの中間層は、最も好ましくは、第1金属層に対して選択的にエッチングされうる材料から構成される。好適には金属を使用し、この場合中間層を別個にパターン化する必要がないという利点がある。適切な金属の例は、Alおよび、Al、FeNi、FeCrNiの合金、そしてステンレス鋼である。好適には10〜100μmの厚さ、更に好適には20〜50μmの厚さを有している。好適には、第1および第3金属層は、5〜50μm、更に好適には10〜40μmの厚さを有している。
中間層に対して、はんだ止めとなる金属、特に導電性ではあるが、はんだによって湿ることのない金属または合金を使用すれば特に好適である。特に好適な結果は、中間層としてAlまたはAlの合金、また第1および第2金属層にCuを使用する場合に得られる。使用可能なAlの合金は、特にAlSil−x,AlCul−XおよびAlGel−Xを含み、このとき好適には0.5 << 0.99である。
あるいは、中間層は絶縁材を含んでいてもよく、この場合前記中間層に導電接続が設けられる。このような導電接続は、例えば中間層のパターン化の後に溶液から導電層を加え、メッキ処理によって前記導電層を強化することによって得ることができる。溶液から加えることの可能な導電層の例には、特にポリエチレンジオキシチオフェン(PEDOT)などの導電重合体の層およびゾルゲル処理によって形成される銀層が含まれる。あるいは、中間層は下層(sub-layer)のスタックから構成されていてもよい。
本発明の第3の目的は、キャリヤを製造する方法を提供することであり、所望のパターンを有する層を2つの対向する側面上に、
第1金属層と、中間層と、第2金属層とのスタックを設け、前記第1および第2金属層が導電的に相互接続され、また前記中間層が前記第1金属層に対して選択的にエッチングされうる材料を含み、また前記第1金属層が前記第1側面上に位置する工程と、
前記第2側面上に感光層を加えてパターン化する工程と、
前記第1および第2側面上にはんだの接着層を導電的に設ける工程との限られた工程数で設けることができる。
本発明による方法において、接着層はキャリヤの両面上に単一の工程で電気化学的に設けられる。このように、所望の機能性を有するキャリヤを簡単に得ることができる。キャリヤを使用する場合、第2側面上の接着層はエッチマスクとして機能することができる。
好適な実施例において、第1金属層に対しての所望のパターンに応じて第1側面に感光層を設けた後、接着層が前記第1側面上に設けられる。この感光層は接着層が設けられた後に除去され、その後接着層は第1金属層のエッチマスクとして機能する。この金属層はエッチングによってパターン化され、その後中間層が第1および第3金属層に対して選択される腐食液を使用するエッチングによってパターン化される。この過程において、アンダーエッチングが第1金属層に対して行われる。感光層には、例えばShipleyのSP2029−1が使用される。硬化後、この層は十分な機械的安定性を示すようになる。従って、第2側面上に感光層を設ける間、キャリヤは第1側面上の処理済のパターン化された感光層上に問題なく置かれる。
好適な接着層は、Ni、Pd、AgおよびAuからなるグループから選択された単一または複数の金属を含んでいる。金属は下層として存在するが、合金でもある。
本発明によるキャリヤ、キャリヤを製造する方法、および電子機器の上記および他の側面は、以下に説明する実施例から明らかとなり、また解明される。
図面は一定の比率に拡大して示されていない。同様の参照番号は同様の部分を示す。他の実施例は、添付の請求項の保護範囲内で可能である。
図1は、電子機器10の第1実施例を示す断面図である。この場合、前記電子機器は、5つの接点を有する半離散型半導体機器である。しかし、これは必須ではない。図2は第1実施例を示す平面図であり、A−A線は図1の断面を示している。半導体機器は、第1金属層11と、中間層12と、第2金属層13とを有するキャリヤ30を含んでいる。この例において、第1および第2金属層11、13はCuを含んでおり、また中間層はAl.99Si.01を含んでいる。また、キャリヤ30は、第1エッチマスク14および第2エッチマスク17を含んでいる。第1および第2エッチマスク14、17はそれぞれ、NiPdAuの接着層を含んでいる。キャリヤ30は第1エッチマスク14によって第1側面からパターン化されるので、開口15および接続導体31〜35が形成される。この目的で、第1金属層11をまずエッチングし、次に中間層12をエッチングすることにより、接続導体31〜35の側面に凹部16が形成されるエッチング過程が用いられる。次に、接続領域21を有する半導体要素20を、この場合Auのバンプである接続手段22によって接続導体31〜35に接続する。この目的で、フリップチップ技術を使用する。次に、エンベロープ40を設け、これにより、エンベロープ40はキャリヤの凹部16内部に延びているため、機械的アンカ(anchor)が形成される。次に、第2金属層13を第2エッチマスク17によってパターン化する。これは、中間層と、第2エッチマスク17とに対して第2金属層13を選択的に除去するエッチング槽に機器を入れることによって行われる。次に、開口15を使用して、半導体機器10も分離する。これは、機械的な固着によって接続導体31〜35、すなわち半導体要素20の位置だけでなく、前記要素を越える位置も実質的に被包されるという付加的な効果を有している。半導体機器10の寸法は例えば、約1x1mmである。開口部15は、例えば40〜100μmの幅を有している。第1金属層11、中間層12、第2金属層13の厚さは、30μm、40μmおよび30μmとなるよう選択した。
図3は、本発明による機器10の第2実施例を示す断面図であり、この場合、半導体機器である。この機器10は、キャリヤ30上に存在する半導体要素20を含んでいる。前記キャリヤ30は第1側面1および第2側面2を有しており、多数の接続導体31、32、33を含んでいる。側面を有する前記接続導体31、32、33は、開口15によって互いに分離されている。接続導体31、32、33と半導体要素20における接続領域21との間には、この場合ボンディングワイヤ22である接続手段が存在する。この例において、半導体要素20は、接着層23によってキャリヤ30の第1側面1に取り付けられている。半導体要素20およびボンディングワイヤ22は、エンベロープ40によって被包されている。このエンベロープ40は、キャリヤ30の開口15の中まで延びている。
本発明によれば、凹部16は接続導体31、32、33の側面に存在している。これらの凹部16にはエンベロープ40が充填されており、これによって第1層31はエンベロープ40によって部分的にクランプされる。これにより、エンベロープ40はキャリヤ30に機械的に固着され、優れた付着および機械的強度が得られる。この場合、付着改善手段は、キャリヤの第1側面1上に設ける必要はない。第1側面1も、半導体要素20およびボンディングワイヤ22の配置に対して最適化されうる。
本発明の別の特徴によれば、第2接着層17はキャリヤ30の第2側面上に存在し、第2金属層13は第2接着層17と同じパターンを有している。その結果、キャリヤ30上への電気要素20の組立中にフォトリソグラフィ工程を必要とすることなく機器を製造することができる。第2接着層17ははんだの接着層として機能し、これはプリント回路基板上に機器10を配置するのに使用できる。
本発明において、キャリヤ30は、第1金属層11、中間層12および第2金属層13からなる。第1金属層11および第2金属層13は主に銅を含み、また中間層12は主にアルミニウムを含んでいる。第2層12における凹部16は、後に図4〜9を参照して説明されるようにエッチングによって形成される。第1および第2接着層は、NiPdAuまたはNiPdを含んでいる。当業者によって明らかとなるように、接着層14、17は、異なる適切な材料を含んでいてもよい。キャリヤ30の第2側面にまで延びる開口部15を介して、第2金属層13はこの場合両極性シンク用の接触面を形成するようにパターン化される。接続導体32は接地接続され、ヒートシンクとして機能する。
図4〜12は、本発明による方法の様々な工程を示しており、図1に示すように第2実施例が得られる。図4および5は、キャリヤ30の製造方法に関連している。図7、8および9は、機器10を製造する方法に関連している。図6は、キャリヤ30の製造および機器10の製造において実行されうる2つの工程に関連している。ここに示す方法は、エンベロープを設けた後にリソグラフィ工程を必要とすることなく実行できるという利点を有しており、また同時にエンベロープ40への付着が非常に優れており、被包工程の前にキャリヤ30が分解することはない。
図4は、Cuの第1金属層11と、Alの中間層12と、Cuの第2金属層13とを互いに貼り合せる第1工程の後のキャリヤ30を示している。中間層12を開始層として使用し、その何れかの側面上にCuの層を設けることができる。あるいは、キャリヤ30を層11、12、13を共に転動させることによって形成することもでき、この技術は一般に二重層を形成するのに使用される。前記転動過程は、2つの工程においても実行することができる。最終的に4層または多層キャリヤを形成することも可能である。層11、12、13は、第1実験においては70μmの厚さを有していた。しかし、厚さは10μmと1.0mmとの間で変化することもあり、層11〜13の厚さは等しくする必要はない。第1金属層11が比較的薄い場合、ニッケルと鉄の合金など、機械的強度と剛性に優れた材料で好適に形成される。前記材料と合わせて、銅を中間層12の材料として使用することができる。必要に応じて、熱処理を行って、層11、12、13の間の接着性を高めることもできる。
図5は、第1エッチマスク14を第1側面1上に設け、また第2エッチマスク17を第2側面2上に設けた後のキャリヤ30を示す。前記エッチマスクは、第1側面1および第2側面2に連続的にフォトレジスト(例えばShipleyによるSP2029−1)を塗布し、次に前記フォトレジストをパターニングすることによって得られる。パターニング動作において、フォトマスクも硬化される。第1側面1および第2側面2は、異なるパターンを有している。第1側面1上のフォトレジストをパターニングした後、キャリヤ30を上下逆にし、その後フォトレジストを第2側面に塗布する。次に、Ni、PdおよびAuを連続してキャリヤに設ける。Agを代わりに使用することもできる。その後、キャリヤが用意される。好適には、フォトレジストを除去する。しかし、フォトレジストを残して、保護層として機能させることもできる。
図6は、以下の工程が行われた後のキャリヤ30を示している。まず、保護層として使用されるフォトレジストを除去する。次に、キャリヤ30を多数の槽において処理する。まず、キャリヤ30は、Na/HSO溶液の槽において5〜10分間45℃でエッチングされる。その結果、第1金属層が、第1エッチマスク14で規定されるパターンに従ってエッチングされる。次に、キャリヤ30は、KOHの濃溶液の槽で3分間処理され、その結果、Alの中間層12がエッチングされ、凹部16が形成される。この3分間の後、凹部は70μmの幅を有していた。10〜20μmの幅は、所望の機械的固着を得るのに十分である。このような幅は、接続導体を小型化できるという利点を更に有しており、約100μmの幅を有している接続導体の場合、凹部16は2つの側面に形成され、また凹部の幅は最大で約30μmである。
図7は、半導体要素20がキャリヤ30に取り付けられ、またボンディングワイヤ22が半導体要素20の接続領域21と接続導体31、33との間に設けられた後のキャリヤ30を示している。単一の要素20のみを示しているが、実際には、多数の要素が1つのキャリヤ30上に配置され、これは後の段階で分離されるだけである。
図8は、エンベロープ40を第1側面1上に設けた後のキャリヤ30を示している。第2金属層13はまだパターニングされていないので、被包材料の障壁として機能する。この材料も凹部16に入り込むので、第1金属層11はエンベロープ40に機械的に固着される。エンベロープ40はキャリヤと同じ高さに設けられる。エンベロープ40とキャリヤとの間の接着は、第1金属層11と、粗面を有するエッチマスク14とを設けることにより高まる。しかし、ワイヤボンドを設ける必要のある位置では、この面は平坦化工程によって平坦化される。この平坦化工程は、キャリヤ30にエッチマスク14、17を設ける前に既に行われている。平坦化工程では、例えば、最外側面を平坦にし、またエンベロープの接着用のこの面より下の幾つかの穴を開けたままにしておくローラを使用することができる。
図9は、第2金属層13をパターニングした後の要素20およびエンベロープ40を有するキャリヤ30を示している。これは、第2側面2を有するキャリヤ30をNa/HSO溶液の槽に5〜10分間45℃で配置または浸すことによって得られる。パターンは、キャリヤ30が完全に除去される分離レーンが規定されるように選択される。エンベロープ40をこれら分離レーンに沿って例えばのこ引きで切断した後、完成機器10が得られる。
図1は、電子機器の第1実施例を示す断面図である。 図2は、第1実施例を示す平面図である。 図3は、電子機器の第2実施例を示す断面図である。 図4は、キャリヤと、図3に示す電子機器を製造する方法における工程を示す。 図5は、キャリヤと、図3に示す電子機器を製造する方法における工程を示す。 図6は、キャリヤと、図3に示す電子機器を製造する方法における工程を示す。 図7は、キャリヤと、図3に示す電子機器を製造する方法における工程を示す。 図8は、キャリヤと、図3に示す電子機器を製造する方法における工程を示す。 図9は、キャリヤと、図3に示す電子機器を製造する方法における工程を示す。
符号の説明
10 電子機器
11 第1金属層
12 中間層
13 第2金属層
14 第1エッチマスク
15 開口部
17 第2エッチマスク
20 半導体要素
21 接続領域
22 接続手段
30 キャリア
31〜35 接続導体
40 エンベロープ

Claims (12)

  1. 第1側面と対向する第2側面との間に、第1パターン化金属層と、パターン化中間層と、第2パターン化金属層と、エッチマスクとを有するキャリヤを備え、前記第1金属層が導電的に電気要素と前記第2金属層とに接続され、且つ前記中間層に対して突出する部分を含んでいる、電子機器を製造する方法であって、
    前記キャリヤの前記第1側面上に電気要素を配置し、前記電気要素の接点が前記第1金属層に導電的に接続される工程と、
    エンベロープを貼り付ける工程と、前記第1金属層の前記突出する部分が前記エンベロープ内に固着され、
    前記キャリヤの前記第2側面から、前記エッチマスクによって規定されるパターンに従って前期第2金属層をエッチングする工程とを含んでなる方法。
  2. 前記エッチマスクがはんだの接着層を有し、前記接着層が前記キャリヤの前記第1側面上にも存在することを特徴とする、請求項1に記載の方法。
  3. 前記第1金属層および前記中間層が、
    前記第1金属層を所望のパターンに従ってパターン化し、前記所望のパターンに応じて存在する前記接着層はエッチマスクとして使用され、且つ前記第1および第3金属層に対して選択される腐食液によって前記中間層をパターン化し、前記第1金属層に対してアンダーエッチングが行われることによってパターン化されることを特徴とする、請求項2に記載の方法。
  4. 第1および第2側面を有するキャリヤであって、
    第1エッチマスクと、
    第1金属層と、
    中間層と、
    第2金属層と、
    第2エッチマスクとのスタックを備え、
    前記第1エッチマスクが前記キャリヤの前記第1側面上に位置し、また前記第2エッチマスクが前記キャリヤの前記第2側面上に位置するキャリヤ。
  5. 前記第1金属層および前記中間層が、前記第1金属層が前記中間層に対して突出する部分を含むようにパターン化されることを特徴とする、請求項4に記載のキャリヤ。
  6. 前記第1および第2エッチマスクが、はんだの接着層を含むことを特徴とする、請求項4または5に記載のキャリヤ。
  7. 前記はんだの接着層が、Ag、NiPd、NiPdAuからなるグループから選択される材料を含むことを特徴とする、請求項6に記載のキャリヤ。
  8. 前記中間層が、はんだ止めとして適切に使用されうる導電性材料を含むことを特徴とする、請求項4または5に記載のキャリヤ。
  9. 前記中間層が、Alと、Al、FeNi、FeCrNiの合金と、ステンレス鋼とからなるグループから選択される材料を含んでおり、また前記第1および第3金属層が銅を含んでいることを特徴とする、請求項8に記載のキャリヤ。
  10. 第1側面と、それに対向する第2側面とを有するキャリヤを製造する方法であって、
    第1金属層と、中間層と、第2金属層とのスタックを設け、前記第1および第2金属層が導電的に相互接続され、また前記中間層が前記第1金属層に対して選択的にエッチングされうる材料を含み、また前記金属層が前記第1側面上に位置する工程と、
    前記第2側面上に感光層を加えてパターン化する工程と、
    前記第1および第2側面上にはんだの接着層を導電的に設ける工程とを含んでなる方法。
  11. 前記接着層を設ける前に、前記第1側面上に感光層を設けて、その後パターン化を行うことを特徴とする、請求項10に記載の方法。
  12. 所望のパターンに応じて前記第1金属層をパターン化する工程と、この処理において前記接着層はエッチマスクとして作用し、
    前記第1および第3金属層に対して選択される腐食剤を使用して前記中間層をパターン化することにより、前記第1金属層に対してアンダーエッチングが行われる工程とを更に含む、請求項11に記載の方法。
JP2003582812A 2002-04-11 2003-04-10 キャリヤ、キャリヤを製造する方法および電子機器 Expired - Fee Related JP4526823B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP02076426 2002-04-11
EP02079544 2002-10-30
PCT/IB2003/001299 WO2003085728A1 (en) 2002-04-11 2003-04-10 Carrier, method of manufacturing a carrier and an electronic device

Publications (2)

Publication Number Publication Date
JP2005522860A true JP2005522860A (ja) 2005-07-28
JP4526823B2 JP4526823B2 (ja) 2010-08-18

Family

ID=28793208

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003582812A Expired - Fee Related JP4526823B2 (ja) 2002-04-11 2003-04-10 キャリヤ、キャリヤを製造する方法および電子機器

Country Status (8)

Country Link
US (1) US7247938B2 (ja)
EP (1) EP1500137A1 (ja)
JP (1) JP4526823B2 (ja)
KR (1) KR101009818B1 (ja)
CN (1) CN1315185C (ja)
AU (1) AU2003219354A1 (ja)
TW (1) TWI280646B (ja)
WO (1) WO2003085728A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009515334A (ja) * 2005-11-03 2009-04-09 エヌエックスピー ビー ヴィ 半導体チップパッケージに用いる接点パッドの表面処理およびそれらの表面処理を施す方法
JP2009135417A (ja) * 2007-11-07 2009-06-18 Sumitomo Metal Mining Co Ltd 半導体素子搭載用基板の製造方法
JP2010514188A (ja) * 2006-12-21 2010-04-30 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ キャリア、及びキャリアに基づく光半導体デバイス

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8928967B2 (en) 1998-04-08 2015-01-06 Qualcomm Mems Technologies, Inc. Method and device for modulating light
WO1999052006A2 (en) 1998-04-08 1999-10-14 Etalon, Inc. Interferometric modulation of radiation
WO2003007049A1 (en) 1999-10-05 2003-01-23 Iridigm Display Corporation Photonic mems and structures
EP1579502A2 (en) * 2002-12-20 2005-09-28 Koninklijke Philips Electronics N.V. Electronic device and method of manufacturing same
US7626255B2 (en) 2003-10-15 2009-12-01 Koninklijke Philips Electronics N.V. Device, system and electric element
US8070971B2 (en) * 2004-06-04 2011-12-06 Nxp B.V. Etch method
US7944599B2 (en) 2004-09-27 2011-05-17 Qualcomm Mems Technologies, Inc. Electromechanical device with optical function separated from mechanical and electrical function
US7553684B2 (en) 2004-09-27 2009-06-30 Idc, Llc Method of fabricating interferometric devices using lift-off processing techniques
US7893919B2 (en) 2004-09-27 2011-02-22 Qualcomm Mems Technologies, Inc. Display region architectures
US7372613B2 (en) 2004-09-27 2008-05-13 Idc, Llc Method and device for multistate interferometric light modulation
US8008736B2 (en) 2004-09-27 2011-08-30 Qualcomm Mems Technologies, Inc. Analog interferometric modulator device
US7420725B2 (en) 2004-09-27 2008-09-02 Idc, Llc Device having a conductive light absorbing mask and method for fabricating same
US7289259B2 (en) 2004-09-27 2007-10-30 Idc, Llc Conductive bus structure for interferometric modulator array
US7936497B2 (en) 2004-09-27 2011-05-03 Qualcomm Mems Technologies, Inc. MEMS device having deformable membrane characterized by mechanical persistence
US7719500B2 (en) 2004-09-27 2010-05-18 Qualcomm Mems Technologies, Inc. Reflective display pixels arranged in non-rectangular arrays
TWI240400B (en) * 2005-01-04 2005-09-21 Nan Ya Printed Circuit Board C Method for fabricating a packaging substrate
TW200721426A (en) 2005-07-25 2007-06-01 Koninkl Philips Electronics Nv Air cavity package for flip-chip
US7825526B2 (en) 2005-09-30 2010-11-02 Nxp B.V. Fine-pitch routing in a lead frame based system-in-package (SIP) device
US7320901B2 (en) * 2005-10-31 2008-01-22 Taiwan Solutions Systems Corp. Fabrication method for a chip packaging structure
JP2009514241A (ja) * 2005-11-01 2009-04-02 エヌエックスピー ビー ヴィ 半導体ダイの実装方法およびダイパッケージ
JP2009514242A (ja) * 2005-11-01 2009-04-02 エヌエックスピー ビー ヴィ 半導体ダイの実装方法および半導体パッケージ
AU2006311850B2 (en) * 2005-11-02 2011-06-16 Second Sight Medical Products, Inc. Implantable microelectronic device and method of manufacture
US7916980B2 (en) 2006-01-13 2011-03-29 Qualcomm Mems Technologies, Inc. Interconnect structure for MEMS device
US7649671B2 (en) 2006-06-01 2010-01-19 Qualcomm Mems Technologies, Inc. Analog interferometric modulator device with electrostatic actuation and release
US7835061B2 (en) 2006-06-28 2010-11-16 Qualcomm Mems Technologies, Inc. Support structures for free-standing electromechanical devices
US7527998B2 (en) 2006-06-30 2009-05-05 Qualcomm Mems Technologies, Inc. Method of manufacturing MEMS devices providing air gap control
US8120289B2 (en) 2006-12-06 2012-02-21 Nxp B.V. Optical electrical system in package for LED based lighting system
US8133764B2 (en) 2007-02-14 2012-03-13 Npx B.V. Embedded inductor and method of producing thereof
WO2008099321A1 (en) 2007-02-14 2008-08-21 Nxp B.V. Dual or multiple row package
EP2137763A2 (en) 2007-04-10 2009-12-30 Nxp B.V. Package, method of manufacturing a package and frame
US8115285B2 (en) 2008-03-14 2012-02-14 Advanced Semiconductor Engineering, Inc. Advanced quad flat no lead chip package having a protective layer to enhance surface mounting and manufacturing methods thereof
US20100044850A1 (en) * 2008-08-21 2010-02-25 Advanced Semiconductor Engineering, Inc. Advanced quad flat non-leaded package structure and manufacturing method thereof
US7719754B2 (en) 2008-09-30 2010-05-18 Qualcomm Mems Technologies, Inc. Multi-thickness layers for MEMS and mask-saving sequence for same
US8124447B2 (en) * 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
US8551820B1 (en) 2009-09-28 2013-10-08 Amkor Technology, Inc. Routable single layer substrate and semiconductor package including same
US8551798B2 (en) * 2010-09-21 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Microstructure with an enhanced anchor
US8669649B2 (en) 2010-09-24 2014-03-11 Stats Chippac Ltd. Integrated circuit packaging system with interlock and method of manufacture thereof
US8963159B2 (en) 2011-04-04 2015-02-24 Qualcomm Mems Technologies, Inc. Pixel via and methods of forming the same
US9134527B2 (en) 2011-04-04 2015-09-15 Qualcomm Mems Technologies, Inc. Pixel via and methods of forming the same
US8617933B2 (en) 2011-05-27 2013-12-31 Stats Chippac Ltd. Integrated circuit packaging system with interlock and method of manufacture thereof
CN103531670B (zh) * 2012-07-06 2016-09-07 哈尔滨化兴软控科技有限公司 发光二极管制造方法
US9911685B2 (en) 2012-11-09 2018-03-06 Amkor Technology, Inc. Land structure for semiconductor package and method therefor
KR20140060390A (ko) 2012-11-09 2014-05-20 앰코 테크놀로지 코리아 주식회사 반도체 패키지의 랜드 및 그 제조 방법과 이를 이용한 반도체 패키지 및 그 제조 방법
EP2884242B1 (en) * 2013-12-12 2021-12-08 ams International AG Sensor Package And Manufacturing Method
US9947636B2 (en) * 2014-06-02 2018-04-17 Stmicroelectronics, Inc. Method for making semiconductor device with lead frame made from top and bottom components and related devices
US9570381B2 (en) 2015-04-02 2017-02-14 Advanced Semiconductor Engineering, Inc. Semiconductor packages and related manufacturing methods
US10573583B2 (en) * 2018-06-20 2020-02-25 Texas Instruments Incorporated Semiconductor device package with grooved substrate
CN108796439A (zh) * 2018-07-26 2018-11-13 京东方科技集团股份有限公司 一种掩膜板及其制作方法
US11002063B2 (en) * 2018-10-26 2021-05-11 Graffiti Shield, Inc. Anti-graffiti laminate with visual indicia
CN109712930B (zh) 2018-11-27 2020-10-30 合肥鑫晟光电科技有限公司 显示基板及其制作方法、显示装置
US11887916B2 (en) 2020-09-09 2024-01-30 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
US20220157707A1 (en) * 2020-11-17 2022-05-19 Panjit International Inc. Thin semiconductor package and manufacturing method thereof

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04328853A (ja) * 1991-04-30 1992-11-17 Mitsubishi Electric Corp リードフレーム材料およびリードフレーム
JPH05160319A (ja) * 1991-10-09 1993-06-25 Shinko Electric Ind Co Ltd リードフレーム及びその製造方法
JPH0837272A (ja) * 1994-07-21 1996-02-06 Toppan Printing Co Ltd リードフレーム及びその製造方法
JPH11251505A (ja) * 1998-03-04 1999-09-17 Matsushita Electron Corp 半導体装置及びその製造方法
JP2001024135A (ja) * 1999-07-07 2001-01-26 Mitsui High Tec Inc 半導体装置の製造方法
JP2001110945A (ja) * 1999-09-07 2001-04-20 Motorola Inc 半導体素子および半導体素子の製造・パッケージング方法
JP2002076182A (ja) * 2000-09-04 2002-03-15 Sanyo Electric Co Ltd 回路装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3003624B2 (ja) * 1997-05-27 2000-01-31 ソニー株式会社 半導体装置
JPH11163024A (ja) * 1997-11-28 1999-06-18 Sumitomo Metal Mining Co Ltd 半導体装置とこれを組み立てるためのリードフレーム、及び半導体装置の製造方法
US20020100165A1 (en) * 2000-02-14 2002-08-01 Amkor Technology, Inc. Method of forming an integrated circuit device package using a temporary substrate
JP3574026B2 (ja) * 2000-02-01 2004-10-06 三洋電機株式会社 回路装置およびその製造方法
US6306685B1 (en) * 2000-02-01 2001-10-23 Advanced Semiconductor Engineering, Inc. Method of molding a bump chip carrier and structure made thereby
EP1143509A3 (en) * 2000-03-08 2004-04-07 Sanyo Electric Co., Ltd. Method of manufacturing the circuit device and circuit device
JP2002111185A (ja) * 2000-10-03 2002-04-12 Sony Chem Corp バンプ付き配線回路基板及びその製造方法
JP2009156095A (ja) 2007-12-25 2009-07-16 Yamaha Motor Co Ltd 船外機の冷却装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04328853A (ja) * 1991-04-30 1992-11-17 Mitsubishi Electric Corp リードフレーム材料およびリードフレーム
JPH05160319A (ja) * 1991-10-09 1993-06-25 Shinko Electric Ind Co Ltd リードフレーム及びその製造方法
JPH0837272A (ja) * 1994-07-21 1996-02-06 Toppan Printing Co Ltd リードフレーム及びその製造方法
JPH11251505A (ja) * 1998-03-04 1999-09-17 Matsushita Electron Corp 半導体装置及びその製造方法
JP2001024135A (ja) * 1999-07-07 2001-01-26 Mitsui High Tec Inc 半導体装置の製造方法
JP2001110945A (ja) * 1999-09-07 2001-04-20 Motorola Inc 半導体素子および半導体素子の製造・パッケージング方法
JP2002076182A (ja) * 2000-09-04 2002-03-15 Sanyo Electric Co Ltd 回路装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009515334A (ja) * 2005-11-03 2009-04-09 エヌエックスピー ビー ヴィ 半導体チップパッケージに用いる接点パッドの表面処理およびそれらの表面処理を施す方法
JP2010514188A (ja) * 2006-12-21 2010-04-30 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ キャリア、及びキャリアに基づく光半導体デバイス
JP2009135417A (ja) * 2007-11-07 2009-06-18 Sumitomo Metal Mining Co Ltd 半導体素子搭載用基板の製造方法

Also Published As

Publication number Publication date
EP1500137A1 (en) 2005-01-26
CN1315185C (zh) 2007-05-09
TW200401416A (en) 2004-01-16
KR101009818B1 (ko) 2011-01-19
WO2003085728A1 (en) 2003-10-16
TWI280646B (en) 2007-05-01
US20050153483A1 (en) 2005-07-14
CN1647268A (zh) 2005-07-27
KR20040106338A (ko) 2004-12-17
US7247938B2 (en) 2007-07-24
JP4526823B2 (ja) 2010-08-18
AU2003219354A1 (en) 2003-10-20

Similar Documents

Publication Publication Date Title
JP4526823B2 (ja) キャリヤ、キャリヤを製造する方法および電子機器
US7427557B2 (en) Methods of forming bumps using barrier layers as etch masks
US7241679B2 (en) Method of manufacturing semiconductor device
US5902686A (en) Methods for forming an intermetallic region between a solder bump and an under bump metallurgy layer and related structures
US7045906B2 (en) Resin-encapsulated package, lead member for the same and method of fabricating the lead member
US8610268B2 (en) Semiconductor element, semiconductor element mounted board, and method of manufacturing semiconductor element
EP1921674A1 (en) Semiconductor device and method for manufacturing same
US20060118940A1 (en) Semiconductor device and method of fabricating the same
US20120181680A1 (en) Ic package and method for manufacturing the same
EP1109219A2 (en) Semiconductor device having a wiring layer
JP3003624B2 (ja) 半導体装置
US6841877B2 (en) Semiconductor device, metal laminated plate for fabricating circuit on semiconductor, and method of fabricating circuit
US6649507B1 (en) Dual layer photoresist method for fabricating a mushroom bumping plating structure
US20070020804A1 (en) Method of manufacturing electronic circuit device
US7064001B2 (en) Method of production of semiconductor module with external connection terminal
KR100562591B1 (ko) 땜납 정지 구조물화하는 방법
EP1003209A1 (en) Process for manufacturing semiconductor device
JP3860028B2 (ja) 半導体装置
US20200273720A1 (en) Laser ablation surface treatment for microelectronic assembly
JP2002076166A (ja) 樹脂封止型半導体装置及びその製造方法
JP3972211B2 (ja) 半導体装置及びその製造方法
JP2008091774A (ja) 半導体装置
KR101671973B1 (ko) 다층 금속 범프 구조체 및 그 제조방법
JP2003298007A (ja) 半導体装置およびその製造方法
JP2000077573A (ja) リ―ドフレ―ム、その製造方法及び半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060410

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20080619

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081015

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081021

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091117

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100216

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100507

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100602

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130611

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130611

Year of fee payment: 3

S343 Written request for registration of root pledge or change of root pledge

Free format text: JAPANESE INTERMEDIATE CODE: R316354

SZ02 Written request for trust registration

Free format text: JAPANESE INTERMEDIATE CODE: R316Z02

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130611

Year of fee payment: 3

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130611

Year of fee payment: 3

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S343 Written request for registration of root pledge or change of root pledge

Free format text: JAPANESE INTERMEDIATE CODE: R316354

SZ02 Written request for trust registration

Free format text: JAPANESE INTERMEDIATE CODE: R316Z02

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130611

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130611

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130611

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130611

Year of fee payment: 3

S131 Request for trust registration of transfer of right

Free format text: JAPANESE INTERMEDIATE CODE: R313135

S343 Written request for registration of root pledge or change of root pledge

Free format text: JAPANESE INTERMEDIATE CODE: R316350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130611

Year of fee payment: 3

S343 Written request for registration of root pledge or change of root pledge

Free format text: JAPANESE INTERMEDIATE CODE: R316350

S131 Request for trust registration of transfer of right

Free format text: JAPANESE INTERMEDIATE CODE: R313135

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130611

Year of fee payment: 3

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130611

Year of fee payment: 3

R370 Written measure of declining of transfer procedure

Free format text: JAPANESE INTERMEDIATE CODE: R370

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130611

Year of fee payment: 3

R370 Written measure of declining of transfer procedure

Free format text: JAPANESE INTERMEDIATE CODE: R370

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130611

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130611

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130611

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees