JP2009515334A - 半導体チップパッケージに用いる接点パッドの表面処理およびそれらの表面処理を施す方法 - Google Patents

半導体チップパッケージに用いる接点パッドの表面処理およびそれらの表面処理を施す方法 Download PDF

Info

Publication number
JP2009515334A
JP2009515334A JP2008538486A JP2008538486A JP2009515334A JP 2009515334 A JP2009515334 A JP 2009515334A JP 2008538486 A JP2008538486 A JP 2008538486A JP 2008538486 A JP2008538486 A JP 2008538486A JP 2009515334 A JP2009515334 A JP 2009515334A
Authority
JP
Japan
Prior art keywords
conversion coating
conductor
contact
solder
metallized contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008538486A
Other languages
English (en)
Inventor
ダイクストラ ポール
ファン レイクケフォルセル ハンス
フロエンフイス ロエロフ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP BV
Original Assignee
NXP BV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP BV filed Critical NXP BV
Publication of JP2009515334A publication Critical patent/JP2009515334A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452—Solder masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83194—Lateral distribution of the layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10719—Land grid array [LGA]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2081—Compound repelling a metal, e.g. solder
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)
  • Die Bonding (AREA)

Abstract

半導体チップパッケージ（１０）をプリント配線板（５０）または他の基板に実装するとき、半導体チップパッケージ（１０）の接続導体（３２）をはんだ濡れに対してマスキングするための表面処理として使用する無機はんだマスク（４８）。接続導体（３２）は、異なる金属から形成した金属化接点（４２）で部分的にカバーする。接続導体（３２）の、金属化接点（４２）でカバーされていない露出部分（４４）に、無機はんだマスク（４６）を塗布する。金属化接点（４２）は無機はんだマスク（４６）によって被覆しない。無機はんだマスク（４６）の存在によって、融解はんだが接続導体（３２）上に存在するとき、金属化接点（４２）上に形成する固化したはんだ層（４８）に影響を及ぼすことなく、露出部分（４４）のぬれを大幅に減少または防止する。この結果、接続導体（３２）の露出部分（４４）に余剰はんだが固化しない。

Description

本発明は、概して、半導体チップパッケージの実装構造および実装方法に関し、また、とくに半導体チップパッケージの接点パッドの表面処理に関し、接点パッドにおける金属化接点でカバーされていない領域を、マスク層で選択的にマスキングし、融解はんだによるぬれを制御するものである。
集積回路を担持する半導体ダイまたは半導体チップは、チップパッケージとしてパッケージングし、その後、プリント配線板（ＰＷＢ）またはプリント基板（ＰＣＢ）の表面に実装し、電子的アセンブリを形成する。チップパッケージのタイプは、表面実装型デバイス（ＳＭＤ）であって、これはプリント配線板上の相補的な接点パッドに対してはんだ付けによって接続した接点パッドを有する。チップパッケージは、ピック−アンド−プレイス・マシンなどの配置マシンによって操作してプリント配線板上の特定の位置に位置決めし、続いてこれをプリント配線板上にはんだ付けする。プリント配線板は、チップパッケージを実装および保持するための物理的な構造、および、チップパッケージ内部の半導体チップを個別受動部品や他の半導体チップなど、プリント配線板に実装した他の構成部品と電気的に相互接続するために接点パッドから延びる回路配線パターン、の双方を提供する。これらの追加的な構成部品は近位または遠隔の電子装置であってパッケージされていてもされていなくてもよく、表面実装型デバイスの内部にカプセル封入した半導体チップに対する給電、制御、または電気的相互作用するのに使用する。
チップパッケージは、リードフレームなどのキャリヤの表側に半導体チップを実装することによって形成する。半導体チップの表面のボンドパッドと、キャリヤの表面のボンドパッドとの間に、導電性経路を確立する。これらの導電性経路を確立する１つの方法としては、ワイヤボンディング処理があり、この処理においては、個々のリード線をチップのボンドパッドからチップの周縁を越えて外方に、キャリヤのボンドパッドまで延在させる。細いワイヤで画定されるリード線は、その両側端部を対応するボンドパッドに接合する。リード線によって画定される導電性経路は、チップ−キャリヤ間を相互接続し、給電および信号分配を行う。結合した半導体ダイおよびキャリヤを成形材料の保護体内にカプセル封入する。キャリヤの裏側面は、パッケージを形成するカプセル封入後に露出する接点パッドを有し、これら接点パッドは、キャリヤ表側面のボンドパッドと電気的に結合する。
チップパッケージの接点パッド上の金属化接点は、プリント配線板上の相補的な接点パッドにはんだ付けプロセスによって合着するが、このはんだ付けプロセスは、一般には、超音波はんだ付け、赤外線(ＩＲ)リフローはんだ付け、対流型ＩＲリフローはんだ付け、または蒸気相リフローはんだ付けによって行う。これらの方法は互いに異なったものであるが、仕上がりはほぼ同じで、半導体チップは金属接合または金属間によってプリント配線板に電気的に接続される。すべての電子コンポーネントをプリント配線板に実装した後、プリント配線板およびコンポーネントの組合せは電子的アセンブリを構成し、それは全てのより大規模な電子システムの基本構成要素となる。
はんだ付けプロセスの１つの困難な点は、接点パッドが、プリント配線板における対応する接点パッドと電気的接続を生ずるために使用する金属化接点によって、部分的にのみカバーすることである。接点パッドにおけるこのカバーしない部分は、はんだ付けの最中にしばしば溶融はんだによって濡れることがよくある。代表的には、接点パッドは、１種類の金属、例えば銅またはニッケルによって構成し、金属化接点は、異なる金属、例えば金またはパラジウム−ゴールドによって構成する。ニッケル上にめっきした金またはパラジウム−ゴールドは、組み立て中および組み立て後使用前の保管の際に、酸化に対するバリアとして作用する。さらに、金またはパラジウム−ゴールドは、はんだがより合着しやすい表面を提供し、はんだ付けプロセスの収率を向上させる。しかし、はんだ付けプロセスを行っている際、融解はんだが金属化接点の領域からはみ出て、接点パッドの露出した金属に接触する可能性がある。融解はんだが凝固した際、接点パッド上で金属化接点の周縁外側の望ましくない位置に固体のはんだ塊が存在し、このことは電気的短絡や他の不具合を起こす可能性がある。
接点パッド上の金属化接点の外側に存在する露出した金属に、有機マスキング剤を塗布ことができる。これら有機マスキング剤は、マスキング下層の金属に融解はんだが接触するのを妨げる。マスキングには利点がある一方、有機マスキング剤は高価で、さらに、金属化接点の外側に存在する接点パッドの露出した金属すべてを確実にカバーするように塗布することはできない。
したがって、必要とされるのは、融解はんだの接触から保護するため接点パッドの金属化接点に隣接する領域を選択的にマスキングする方法で、有機マスキング剤に依存する既存のマスキング法の欠点を克服することである。
本発明の１つの実施形態における実装構造は、第１の導体で構成した金属化接点、およびこの金属化接点に隣接し、第２の導体で構成した露出領域を担持する接点パッドを有する接続導体を設けたキャリヤを備える。無機マスク層を露出領域に塗布する。無機マスク層は第２の領域の融解はんだによる濡れを有意に減少させ、はんだが固化する際に、金属化接点上にはんだ層を形成するよう作用する。この実装構造は、半導体ダイと電気的に結合したキャリヤ、および、キャリヤの接点パッドの金属化接点とはんだ層によって結合される接点パッドを有する基板を、さらに有する電子的アセンブリに用いることができる。
本発明の別の態様においては、チップパッケージを基板に取り付ける方法を提供し、この方法は、チップパッケージの接続導体を金属化接点で部分的にカバーするステップと、接続導体における金属化接点に隣接した露出部分を無機マスク層でマスキングするマスキングステップと、および、金属化接点に融解はんだを供給するステップと、を有する。この取り付け方法は、さらに、無機マスク層によって接続導体の露出領域のはんだ濡れを防ぐステップと、金属化接点上で融解はんだを固化させてはんだ層を形成し、金属化接点と基板の接点パッドとの間に電気的接続を生ぜしめるステップと、を有する。
本発明の他の態様においては、金属化接点により部分的にカバーし、かつ半導体チップを支持するキャリヤに担持した接続導体を処理する方法を提供する。この方法は、接続導体における金属化接点に近接した露出領域を、この露出領域のはんだ濡れを効果的に防止する無機マスク層でマスキングするステップを有する。
添付図面は本明細書に組み込み、また本明細書の一部であって、本発明の実施形態を例示し、上述した本発明の概要および以下に示す実施形態の詳細と併せて、本発明の原理を説明するものである。
本発明は、異なる導体または金属から構成した金属化接点の近傍に空間的に位置決めした半導体チップパッケージの接点パッドの露出部分を被覆する無機はんだマスクを設ける方法を提供する。以下に、本出願に添付した図面につき、本発明をより詳細に説明する。
図１につき説明すると、半導体チップパッケージ１０は、複数個のパターン化金属層１１，１２，１３のスタックを有するキャリヤ３０および半導体ダイまたはチップ２０を有する。金属層１１，１２，１３は、それぞれ別個の複数個の接続導体３１，３２，３３に区分され、これら接続導体の側方端縁はアパーチャ１５によって隔絶する。金属層１１，１３は銅（Ｃｕ）または銅合金などの導体で構成し、金属層１２はニッケル、モリブデン、またはチタンなどの導体で構成することができる。
半導体チップ２０は、接続領域２１の形態としたボンドパッドを有する。半導体チップ２０は、導電性接着層２３により、ダイ付着またはボンドパッド１４を有する接続導体３２に取り付ける。導電性接着層２３は、半導体チップ２０の裏側面と接続導体３２との間に直接的な電気的接触をもたらす。各接続領域２１は、複数個のボンディングワイヤ２２のうち１個によって各個に対応する接続導体３１，３３上のボンドパッド１４に電気的に接続する。ボンディングワイヤ２２は、延性のある適切な導体、例えば金、銅、アルミニウム、およびこれらの金属の合金、のうち任意のものから選択した導体で形成することができる。半導体チップ２０の表側およびボンディングワイヤは、成形コンパウンド４０、例えばエポキシ成形コンパウンドまたはカプセル封入剤を、成形技術で塗布した硬化物質によって、カプセル化する。半導体チップ２０を１個しか示していないが、当業者には、半導体チップ２０に類似した複数個の半導体チップをキャリヤ３０に取り付けることを理解されるであろう。各半導体チップ２０およびこれに関連するキャリヤ３０のボンディング部分は、例えば、一般に破線６０に沿って切断技術によって切り出し、複数個の独立したパッケージ１０（図２）を得る。
各接続導体３１，３２，３３は、パッケージ１０の一方の側面に露出する接点パッド１７を有し、この接点パッド１７により、パッケージ１０の内部の半導体チップ２０に担持した集積回路と、外部回路との間に電気的接続を確立する。接点パッド１７は、接続導体３１，３２，３３のそれぞれ露出する金属に塗布した金属（例えば、ニッケル）によるコーティングにより構成することができる。接続導体３２はアース接続し、また半導体ダイ２０のヒートシンクとしても作用する。
少なくとも接続導体３２上の接点パッド１７は、導電性材料で構成した比較的薄い接着層によって構成される接点表面または金属化接点４２（図３参照）によって部分的に被覆する。金属化接点４２を構成する導体は、好適には、貴金属、例えば金またはパラジウム−ゴールドなどとし、組み立て中および組み立て後に使用前の保管中に酸化に対するバリアとした作用し、また、はんだ付け性を向上させるため、はんだの濡れおよび接着により適した表面を与える。
パッケージ１０およびキャリヤ３０に類似したパッケージおよびキャリヤについては、同一出願人による米国特許出願番号第１０／５１０，５９１および同第１０／５１０，５５８に詳細に記載されており、これら特許文献を参考として本明細書に付記する。しかし、本発明は、本発明の原理として限定するものではなく、他のパッケージおよびキャリヤの設計に適用することができる。
図２につき説明すると、パッケージ１０は単体化した後、プリント配線板５０などの基板に実装する。プリント配線板５０は、接点パッド５２で示した複数個の接点パッドを有し、これら接点パッドを用いてプリント配線板５０に担持した金属トレースに電気的接触を確立する。はんだ層４８を、少なくとも接続導体３２の接点パッド１７上の金属化接点４２（図３参照）とプリント配線板５０上の接点パッド５２との間に形成する。はんだ層４８を構成する材料は、再流動（リフロー）可能な任意の金属または合金で、冶金学的に他の金属に接合でき、金属化接点４２の金属成分に対して良好なぬれ特性を示すものとすることができる。リフロー可能な適切な材料としては、以下のものに限定するものではないが、スズまたはスズ合金、さらに銅、インジウム、銀、ビスマス、または鉛などの金属とすることができる。はんだ層４８は、接点パッド５２に塗布したフラックスとスズまたはスズ合金との混合物を含むはんだペーストに由来することもできる。凝固したはんだ層４８は、コンタクトパッド５２の金属化接点４２（図３）とプリント配線板５０上の対応する接点パッド５２との間に機械的および電気的接続を付与する。
図１における同一部分に対して同一の参照符号を付した図３につき説明すると、例えば接続導体３２における層１２の表面または領域４４は、接続導体３２の接点パッド１７における金属化接点４２の近傍で露出している。層１２の露出領域４４は、接点パッド１７と比べて窪んでおり、接点パッドとは異なる水平平面上に位置するが、ここで「垂直」とは金属化接点４２の露出した面に対してほぼ直交する方向を意味し、また「水平」とは、金属化接点４２の露出した面とほぼ平行な方向を意味する。露出領域４４は、領域４４に隣接して露出する金属化接点４２を構成する組成とは異なった組成の導体である層１２（例えば、ニッケル、モリブデン、またはチタン）を有する。金属化接点４２の周縁４５は、ほぼ、接点パッド１７に整合し、接点４２と同様の表面積を有する接点パッド１７をカバーする。
図１〜３における同一部分に対して同一の参照符号をふして示す図４および図５につき説明すると、はんだ層４８を塗布する前に、接点パッド１７に隣接する層１２の露出領域４４を無機マスキング材料からなるマスキングフィルムまたはマスク層４６で被覆する。融解はんだに晒されるとき、マスク層４６は、露出領域４４の濡れを大幅に減少または防止するのに有効に作用する。しかし、金属化接点４２は直ちに融解はんだで濡れる。融解はんだは露出領域４４の地金または成形材料４０を濡らすことができないため、融解はんだは、金属化接点４２の周縁４５の内側にほぼ限定される。この結果、固化したはんだ層４８の大部分は金属化接点４２上に存在する。冷却後、固化したはんだ層４８は、輪郭のある外形または幾何学的形状を有するが、これは、とくに変数、例えば、はんだの量、リフローの時間−温度プロファイル、および表面張力の強度によって決定される。はんだ層４８は、半導体チップ２０およびキャリヤ３０との間に、機械的および電気的な接続を付与する。
マスク層４６は、融解はんだに非ぬれ性を与えるよう作用する任意の無機物質により構成することができる。とくに、マスク層４６は、クロム酸塩化成被覆などのクロム含有の化成被覆、またはモリブデン酸塩化成被覆、亜硫酸塩／シュウ酸塩化成被覆、または過硫酸塩化成被覆などのクロムを含まない化成被覆とすることができる。マスク層４６は、露出領域４４の融解はんだによる濡れを有意に減少させる、または効果的に防止する。露出領域４４を構成する金属は、マスク層４６の形成に関与し、マスク層４６は、露出領域４４に存在する他の全ての表層（例、自然酸化物）に取って代わる。マスク層４６は単に付加的な上層ではなく、露出領域４４に由来する金属を組み入れる。
一般に、マスク層４６は、金属表面の洗浄、すすぎ、露出領域４４を適当な溶液にさらすまたは接触させることによる化成被覆の形成、過剰な溶液を取り除くためのすすぎ、および乾燥、をそれぞれの接点パッド１７の露出領域４４に施すことによって形成する。例として、化成被覆は、パッケージ１０を、六価クロムイオン（Ｃｒ+6）または三価クロムイオン（Ｃｒ+3）の原料、酸（例、硫酸または硝酸）、および、一般に酢酸イオン、ギ酸イオン、塩化物イオン、フッ化物イオン、硝酸イオン、リン酸イオン、およびスルファミン酸イオンの群から選択した１つまたは複数のアニオン活性剤原料、を含む水溶液の槽に浸して形成することができる。クロムイオンは、酸化クロム（ＣｒＯ3 ）など、溶解可能な任意の原料から得られる。効果的なコーティングを実行するために、溶液は必要に応じて環境温度または室温よりも高い温度に加熱することができる。浸漬時間は目的のコーティングを得るため必要に応じて、約５秒から数分の幅を持たすことができる。化成被覆の厚さは、とくに変数に応じて、パッケージ１０および他の隣接するパッケージ１０を浸す槽の溶液の組成または化学的性質によって決定される。溶液中の金属クロムイオンは層１２の主金属と反応し、マスク層４６を構成するクロム酸塩化成被覆が成長する。理論によって限定されることは望まないが、溶液中での化学反応の結果、種種の水和酸化クロムを含むクロム酸塩化成被覆が生じ、一般にクロムが高酸化状態にある、と考えられている。
モリブデン酸塩化成被覆、亜硫酸塩／シュウ酸塩化成被覆、および過硫酸塩化成被覆も、槽の中身を別の化学的性質を有す溶液に置き換えれば、同様の一括処理で提供することが可能である。同業者には明らかであるように、溶液は、噴霧、はけ塗り、塗布など、別の技術によって塗布することができる。
パッケージ１０を槽に浸す際、金属化接点４２の金属は、槽の中の水溶液と接触するが、水溶液との接触の影響はうけない。金属化接点４２を構成する金属は、槽の溶液中の化学物質に対して不活性であり、これらの化学物質とは反応しない。同様に成形材料４０も、槽の水溶液との接触による影響をうけない。この結果、マスク層４６は、金属化接点４２および成形材料４０を本質的にまた系統的に排除する自己整列的なプロセスで、露出領域４４にのみ形成する。有機被膜はこのような方法で形成することが不可能なことから、このことは、有機被膜に対する明確な利点を示す。この場合、マスク層４６を使用前に露出領域４４から剥離する、または取り除く必要はない。
図１〜５における部分と同一部分には同一の参照符号を付し、本発明の他の実施形態による図６および図６Ａにつき説明すると、露出領域４４が層１１の導体（例、銅または銅合金）を有し、それは領域４４に隣接して露出する金属化接点４２を構成する金属とは異なった組成である、パッケージ１０´を加工することも可能である。この例においては、マスク層４６は接続導体３２の層１１の露出領域４４にのみ形成する。
本発明を様々な実施形態の記載によって例示し、これらの実施形態についてかなり詳細に記載したが、別書類の特許請求の範囲はそのような詳細な実施形態に限定または制限することは本出願人の意図するところではない。付加的利点および修正が当業者には容易に明白だろう。従って、より広範な態様を含む本発明は、特定の詳細、代表的な装置や方法、および例示した実施例および記載に限定されない。したがって、本願人の発明の上位概念精神または範囲を逸脱することなく、これら詳細から離れるべきである。
キャリヤおよび半導体チップを実装して形成したチップパッケージの断面図であって、個別のチップパッケージを切り出すようキャリヤを区分する前の状態を示す線図的断面図である。 図１に示すチップパッケージのうち１個をプリント配線板に実装して電気的アセンブリを形成した状態の線図的拡大断面図である。 図１の３−３線に沿って見た底面図であって、接点パッドの金属化接点でカバーされていない部分に、本発明の原理による表面処理剤を塗布する前の状態を示す底面図である。 図３と類似した底面図であって、表面処理剤を選択的に塗布した状態を示す底面図である。 図２の接点パッドの底面図であって、金属化接点にはんだ層を塗布した状態を示す底面図である。 キャリヤおよび半導体チップを実装して形成したチップパッケージの断面図であって、本発明の他の実施形態による個別のチップパッケージを単体化させるようキャリヤを区分する前の状態を示す線図的断面図である。 図６の６Ａ−６Ａ線に沿って見た底面図であって、本発明の原理により、はんだ濡れを制限するよう表面処理剤を塗布した後の状態を示す底面図である。

Claims (19)

  1. 実装構造において、
    第１の導体で構成した金属化接点（４２）、およびこの金属化接点（４２）に隣接し、第２の導体で構成した露出領域（４４）を担持する接点パッド（１７）を有する接続導体（３２）を設けたキャリヤ（３０）と、および、
    前記接続導体（３２）の前記露出領域（４４）上の無機マスク層（４６）であって、前記露出領域（４４）における融解はんだによる濡れを有意に減少させ、はんだが固化する際に、金属化接点（４２）上にはんだ層（４８）を形成するよう機能する該無機マスク層（４６）、
    を含む実装構造。
  2. 請求項１に記載の実装構造において、前記第１の導体は金属を有し、前記マスク層（４６）は化成被覆を有するものとした実装構造。
  3. 請求項２に記載の実装構造において、前記化成被覆は、クロム酸塩化成被覆、モリブデン酸塩化成被覆、亜硫酸塩／シュウ酸塩化成被覆、および過硫酸塩化成被覆、よりなる群から選択された化成被覆とした実装構造。
  4. 請求項１に記載の実装構造において、前記第１の導体は、ニッケル、銅、モリブデン、またはチタンを含み、前記第２の導体は、金またはパラジウム・ゴールドを含むものとした実装構造。
  5. 請求項１に記載の実装構造において、前記金属化接点（４２）は周縁（４５）を有し、前記実装構造は、さらに、前記金属化接点（４２）を被覆するはんだ層（４８）を備え、このはんだ層は、ほぼ前記金属化接点（４２）の周縁（４５）の内側に画定されるものとした実装構造。
  6. 電子的アセンブリにおいて、
    半導体ダイ（２０）と、
    前記半導体ダイ（２０）と電気的に結合したキャリヤ（３０）であって、該キャリヤ（３０）が、第１の導体で構成した金属化接点（４２）、およびこの金属化接点（４２）に隣接して、第２の導体で構成した露出領域（４４）を担持する接点パッド（１７）を有する接続導体（３２）を設けた該キャリヤ（３０）と、
    接点パッド（５２）を有す基板（５０）と、
    前記金属化接点（４２）を前記基板（５０）の接点パッド（５２）と電気的に結合するはんだ層（４８）と、および
    前記接続導体（３２）の前記露出領域（４４）上の無機マスク層（４６）であって、前記露出領域（４４）における融解はんだによる濡れを有意に減少させ、はんだが固化する際にはんだ層（４８）を形成するよう機能する該無機マスク層（４６）と、
    備えたことを特徴とする電子的アセンブリ。
  7. 請求項６に記載の電子的アセンブリにおいて、前記第１の導体は金属有し、前記マスク層（４６）は化成被覆を有するものとした電子的アセンブリ。
  8. 請求項６に記載の電子的アセンブリにおいて、前記化成被覆は、クロム酸塩化成被覆、モリブデン酸塩化成被覆、亜硫酸塩／シュウ酸塩化成被覆、および過硫酸塩化成被覆、よりなる群から選択した化成被覆とした電子的アセンブリ。
  9. 請求項６に記載の電子的アセンブリにおいて、前記第１の導体は、ニッケル、銅、モリブデン、またはチタンを含み、前記第２の導体は金またはパラジウム・ゴールドを含むものとした電子的アセンブリ。
  10. 請求項６に記載の電子的アセンブリにおいて、前記金属化接点（４２）は端縁（４５）を有し、前記はんだ層は、ほぼ前記金属化接点（４２）の周縁（４５）の内側に画定されるものとした電子的アセンブリ。
  11. 請求項６に記載の電子的アセンブリにおいて、前記基板（５０）はプリント配線板を有するものとした電子的アセンブリ。
  12. チップパッケージ（１０）を基板（５０）に取り付ける方法において、
    前記チップパッケージ（１０）の接続導体（３２）を金属化接点（４２）で部分的にカバーするステップと、
    前記接続導体（３２）における金属化接点（４２）に隣接した露出部分（４４）を無機マスク層（４６）でマスキングするマスキングステップと、
    前記金属化接点（４２）に融解はんだを供給するステップと、
    前記無機マスク層（４６）によって前記接続導体（３２）の露出領域（４４）のはんだ濡れを防ぐステップと、および
    前記金属化接点（４２）上で前記融解はんだを固化させてはんだ層（４８）を形成し、前記金属化接点（４２）と前記基板（５０）の接点パッド（５２）との間に電気的接続を生ぜしめるステップと、
    を有することを特徴とする方法。
  13. 請求項１２に記載の方法において、前記無機マスク層（４６）は、さらに化成被覆を有し、前記露出領域（４４）のマスキングステップは、さらに前記チップパッケージ（１０）の接続導体（３２）における露出領域（４４）に化成被覆を形成するステップを有するものとした方法。
  14. 請求項１２に記載の方法において、前記化成被覆は、クロム酸塩化成被覆、モリブデン酸塩化成被覆、亜硫酸塩／シュウ酸塩化成被覆、および過硫酸塩化成被覆、よりなる群から選択した化成被覆とした方法。
  15. 請求項１２に記載の方法において、前記接続導体（３２）の露出領域（４４）は、ニッケル、銅、モリブデン、またはチタンを含み、前記金属化接点（４２）は、接続導体（３２）の露出領域（４４）上に塗布する、金またはパラジウム・ゴールドを含むものとした方法。
  16. 前記金属化接点（４２）により部分的にカバーし、かつ半導体チップ（２０）を支持するキャリヤ（３０）に担持した接続導体（３２）を処理する方法において、
    前記接続導体（３２）における金属化接点（４２）に近接した露出領域（４４）を、この露出領域（４４）のはんだ濡れを効果的に防止する無機マスク層（４６）でマスキングするマスキングステップ、
    を有する方法。
  17. 請求項１６に記載の方法において、前記無機マスク層（４６）は、さらに化成被覆を有し、前記露出領域（４４）のマスキングステップは、さらに、前記露出領域（４４）に化成被覆を形成するステップを有するものとした方法。
  18. 請求項１７に記載の方法において、前記化成被覆は、クロム酸塩化成被覆、モリブデン酸塩化成被覆、亜硫酸塩／シュウ酸塩化成被覆、および過硫酸塩化成被覆、よりなる群から選択した化成被覆とした方法。
  19. 請求項１６に記載の方法において、前記接続導体（３２）の露出領域（４４）は、ニッケル、銅、モリブデン、またはチタンを含み、金属化接点（４２）は、前記接続導体（３２）の露出領域（４４）上に塗布した、金またはパラジウム・ゴールドを含むものとした方法。
JP2008538486A 2005-11-03 2006-11-03 半導体チップパッケージに用いる接点パッドの表面処理およびそれらの表面処理を施す方法 Pending JP2009515334A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US73368105P 2005-11-03 2005-11-03
PCT/IB2006/054106 WO2007052234A2 (en) 2005-11-03 2006-11-03 Surface treatments for contact pads used in semiconductor chip packages and methods of providing such surface treatments

Publications (1)

Publication Number Publication Date
JP2009515334A true JP2009515334A (ja) 2009-04-09

Family

ID=37761923

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008538486A Pending JP2009515334A (ja) 2005-11-03 2006-11-03 半導体チップパッケージに用いる接点パッドの表面処理およびそれらの表面処理を施す方法

Country Status (6)

Country Link
US (1) US8159826B2 (ja)
EP (1) EP1946370A2 (ja)
JP (1) JP2009515334A (ja)
CN (1) CN100555618C (ja)
TW (1) TW200737479A (ja)
WO (1) WO2007052234A2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113035721A (zh) 2019-12-24 2021-06-25 维谢综合半导体有限责任公司 用于侧壁镀覆导电膜的封装工艺
CN113035722A (zh) 2019-12-24 2021-06-25 维谢综合半导体有限责任公司 具有选择性模制的用于镀覆的封装工艺

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3827918A (en) * 1972-05-25 1974-08-06 Ibm Electrical conductors with chromate solder barrier and method of forming
JPH06120225A (ja) * 1992-09-30 1994-04-28 Nippon Telegr & Teleph Corp <Ntt> 光モジュールの製造方法
JPH11251505A (ja) * 1998-03-04 1999-09-17 Matsushita Electron Corp 半導体装置及びその製造方法
JP2005522860A (ja) * 2002-04-11 2005-07-28 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ キャリヤ、キャリヤを製造する方法および電子機器

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6989294B1 (en) * 1998-06-10 2006-01-24 Asat, Ltd. Leadless plastic chip carrier with etch back pad singulation
KR100989007B1 (ko) * 2002-04-11 2010-10-20 엔엑스피 비 브이 반도체 디바이스

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3827918A (en) * 1972-05-25 1974-08-06 Ibm Electrical conductors with chromate solder barrier and method of forming
JPH06120225A (ja) * 1992-09-30 1994-04-28 Nippon Telegr & Teleph Corp <Ntt> 光モジュールの製造方法
JPH11251505A (ja) * 1998-03-04 1999-09-17 Matsushita Electron Corp 半導体装置及びその製造方法
JP2005522860A (ja) * 2002-04-11 2005-07-28 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ キャリヤ、キャリヤを製造する方法および電子機器

Also Published As

Publication number Publication date
EP1946370A2 (en) 2008-07-23
US8159826B2 (en) 2012-04-17
CN100555618C (zh) 2009-10-28
US20080230926A1 (en) 2008-09-25
WO2007052234A3 (en) 2007-10-25
WO2007052234A2 (en) 2007-05-10
CN101300676A (zh) 2008-11-05
TW200737479A (en) 2007-10-01

Similar Documents

Publication Publication Date Title
US6194777B1 (en) Leadframes with selective palladium plating
KR100758760B1 (ko) 회로 장치 및 그 제조 방법
US6510976B2 (en) Method for forming a flip chip semiconductor package
KR100300462B1 (ko) 실리콘반도체소자및그의제조방법
US5780931A (en) Surface mounting semiconductor device and semiconductor mounting component
US7473476B2 (en) Soldering method, component to be joined by the soldering method, and joining structure
TW201428861A (zh) 在扁平包裝之無引線的微電子封裝上之可濕性引線端點
JP2009515334A (ja) 半導体チップパッケージに用いる接点パッドの表面処理およびそれらの表面処理を施す方法
US20070221704A1 (en) Method of manufacturing circuit device
KR100652444B1 (ko) 리드 상에 무연 도금막을 구비하는 반도체 칩 패키지, 그의제조방법 및 그를 구비하는 반도체 모듈
JP2001284480A (ja) リードレス電子部品の製造方法
JP2013004738A (ja) 配線基板の製造方法
WO2001028726A1 (fr) Materiau de revetement a brasure et procede de production correspondant
JP2000252402A (ja) 半導体装置、半導体装置の実装方法及び電子装置
CN113556883B (zh) 电路板封装结构的制备方法及电路板封装结构
US8415567B1 (en) Forming soldering surfaces without requiring a solder mask
JPH11135533A (ja) 電極構造、該電極を備えたシリコン半導体素子、その製造方法及び該素子を実装した回路基板並びにその製造方法
JP2003198116A (ja) はんだ付け方法および接合構造体
JPS6148953A (ja) 樹脂封止形半導体装置の製造方法
KR100342403B1 (ko) 솔더마스크가 장착된 리드프레임 및 그 제조방법
JPH0311903Y2 (ja)
CN104981092A (zh) 表面镀层和包括该表面镀层的半导体封装件
JP3110671B2 (ja) 半導体装置
JPS6362258A (ja) アルミニウムもしくはアルミニウム合金の半田付け法
JP4743764B2 (ja) 半導体パッケージの製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110628

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110705

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111005

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120717

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20121017

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20121024

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121115

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130827

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140318