JP2013004738A - 配線基板の製造方法 - Google Patents

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Abstract

【課題】ボンディングパッドの変色の発生を抑制することのできる配線基板の製造方法を提供する。
【解決手段】樹脂基板１０の上面にフリップチップ接続用の接続パッド１３となる第１パッド１３Ａと、ボンディングパッド１４となる第２パッド１４Ａとを形成し、第２パッド１４Ａの表面にめっき１４Ｂを形成し、第１パッド１３Ａの表面にのみ選択的に粘着層１５を被着する。続いて、粘着層１５にはんだ粉１６を付着し、樹脂基板１０の上面全面にハロゲン濃度が０．１５ｗｔ％以下のフラックス４０を塗布し、はんだ粉１６をリフローにより溶融して第１パッド１３Ａにはんだ１３Ｂを被着する。
【選択図】図３

Description

本発明は、配線基板の製造方法に関するものである。
図８は、フリップチップ接続による半導体素子７１と、ワイヤボンディング接続による半導体素子７２とを一つの基板７３に搭載した半導体装置７０を示している。この半導体装置７０では、基板７３の上面に形成されたフリップチップ接続用の接続パッド７４に半導体素子７１のバンプ７１Ａがフリップチップ接続され、半導体素子７１に積み重ねられた半導体素子７２の上面に形成された電極７２Ａと基板７３の上面に形成されたボンディングパッド７５とがワイヤ７６を介してワイヤボンディング接続されている。なお、半導体装置７０では、半導体素子７１，７２等が封止樹脂７７によって封止されている。
このように、フリップチップ接続とワイヤボンディング接続とを利用して半導体素子７１，７２を基板７３に搭載する方法は、半導体装置７０を小型化する点で有効である。但し、フリップチップ接続とワイヤボンディング接続という異なる接続形態で半導体素子７１，７２を搭載するため、基板７３にはフリップチップ接続用の接続パッド７４とワイヤボンディング接続用のボンディングパッド７５を形成する必要がある。
ところで、接続パッド７４には半導体素子７１のバンプ７１Ａが接合されるのに対し、ボンディングパッド７５にはワイヤ７６がボンディングされるため、各々のパッドには異なる表面処理が施される。具体的には、接続パッド７４ではパッドの表面にはんだが被着されるのに対し、ボンディングパッド７５ではパッドの表面にボンディング用のめっき（たとえば、ニッケルめっきと金めっき）が施される。このため、基板７３の表面に配線パターン（図示略）と、接続パッド７４及びボンディングパッド７５となるパッドを形成した後、まず、ボンディングパッド７５となるパッドにめっきを施す。その後、接続パッド７４となるパッドにはんだを被着するようにしている。この接続パッド７４となるパッドにはんだを被着する方法について以下に説明する。
まず、ボンディングパッド７５にはんだが付着されないようにボンディングパッド７５をマスキングテープで覆って、接続パッド７４となるパッドの表面を覆う粘着層を形成する。その後、この粘着層の表面のみにはんだ粉を付着させる。なお、図９は、基板７３にフリップチップ接続用の接続パッド７４となるパッド７４Ａとワイヤボンディング接続用のボンディングパッド７５とが形成されている平面状態、特にパッド７４Ａを覆う粘着層にはんだ粉７８が付着された状態を示している。
続いて、上記マスキングテープを除去し、図１０に示すように、スプレーノズル８０でフラックス７９を基板７３全面に塗布する。次いで、リフローしてはんだ粉７８（図９参照）を溶融して、図１１に示すように、パッド７４Ａの表面を覆うはんだ７４Ｂを被着させる。その後、フラックスを除去することによって、接続パッド７４と、ボンディングパッド７５とが形成された配線基板を得ることができる。
なお、上記従来技術に関連する先行技術として、特許文献１，２が開示されている。
特開２００８−００４６０２号公報 特開平０７−００７２４４号公報
ところで、上述した製造方法では、リフローの前工程において、はんだ７４Ｂ表面の酸化防止やはんだ７４Ｂとパッド７４Ａとの接合性を良好にすることを目的にフラックス７９が塗布されている。このとき、はんだ粉部分のみに選択的にフラックス７９を塗布することが困難であるため、上述したように、基板７３全面にフラックス７９を塗布するようにしている。このため、ボンディングパッド７５のめっき表面にもフラックス７９が塗布されることになる。これに起因して、フラックス７９の中に溶けた錫イオンが、ボンディングパッド７５のめっき（Ａｕめっき）上に再析出し、ボンディングパッド７５が変色することが本発明者の鋭意研究によって明らかにされた。さらに、このボンディングパッド７５の変色によって、後工程のワイヤボンディングの際にワイヤ付着などの問題が発生することについても明らかにされた。
本発明の一観点によれば、第１パッドの表面にはんだが被着されたフリップチップ接続用の接続パッドと、第２パッドの表面にめっきが施されたワイヤボンディング接続用のボンディングパッドとが設けられた配線基板の製造方法において、基板の第１主面に前記第１パッド及び前記第２パッドを形成する工程と、前記第２パッドの表面に前記めっきを施す工程と、前記第１パッドの表面にのみ選択的に粘着層を被着させる工程と、前記粘着層にはんだ粉を付着させる工程と、前記基板にフラックスを塗布する工程と、前記はんだ粉をリフローにより溶融して前記パッドに前記はんだを被着させる工程と、を有し、前記フラックスのハロゲン濃度が０．１５ｗｔ％以下である。
本発明の一観点によれば、ボンディングパッドの変色の発生を抑制できるという効果を奏する。
（ａ）〜（ｄ）は、一実施形態の配線基板の製造方法を示す概略断面図。 （ａ）〜（ｅ）は、一実施形態の配線基板の製造方法を示す概略断面図。 （ａ）〜（ｃ）は、一実施形態の配線基板の製造方法を示す概略断面図。 一実施形態の半導体装置の製造方法を示す概略断面図。 フラックスのハロゲン濃度とボンディングパッドの変色発生率との関係を示すテーブル。 フラックスのハロゲン濃度とボンディングパッドの変色発生率との関係を示すグラフ。 ワークを示す概略平面図。 従来の半導体装置を示す概略断面図。 従来の配線基板を示す概略平面図。 フラックス塗布方法を示す説明図。 従来の配線基板を示す拡大平面図。 ボンディングパッドの変色の発生メカニズムを示す説明図。 （ａ）、（ｂ）は、ＡＥＳ定性定量分析結果を示すテーブル。
以下、添付図面を参照して実施形態を説明する。なお、添付図面は、構造の概略を説明するためのものであり、実際の大きさを表していない。
まず、配線基板の製造方法を図１〜図６に従って説明する。
図１（ａ）は、樹脂基板（基板）１０の片面に銅箔１１が被着された片面銅張り基板１０Ａにレジストフィルムを被着し、レジストフィルムを露光・現像して、銅箔１１の表面にレジストパターン１２を形成した状態を示している。レジストパターン１２は、所要の配線パターン、フリップチップ接続用の接続パッド１３（図３（ｃ）参照）、及びワイヤボンディング用のボンディングパッド１４（図１（ｃ）参照）のパターン部分を被覆するように形成されている。
次に、レジストパターン１２をエッチングマスクとして銅箔１１をエッチングし、図１（ｂ）に示すように、銅箔１１を所定形状にパターニングする。これにより、基板１０の上面（第１主面）に、所要の配線パターン（図示略）と、接続パッド１３となる第１パッド１３Ａと、ボンディングパッド１４となる第２パッド１４Ａとが形成される。なお、上記銅箔１１のパターニング終了後に、レジストパターン１２を例えばアッシングにより除去する。
続いて、図１（ｃ）に示すように、第２パッド１４Ａの表面にめっき１４Ｂを施して、ボンディングパッド１４を形成する。本実施形態では、めっき１４Ｂとして、ニッケル（Ｎｉ）めっきと金（Ａｕ）めっきとがこの順に第２パッド１４Ａ上に積層されている。なお、第２パッド１４Ａにめっき１４Ｂを施す際には、第１パッド１３Ａにめっき液が付着しないように、その第１パッド１３Ａをマスク（図示略）で遮蔽してめっき処理を行う。このマスクとしては、例えばめっきレジストを用いることができる。
次いで、図１（ｄ）に示すように、基板１０上に、第１パッド１３Ａを露出させるための開口部２０Ｘと、ボンディングパッド１４の一部を露出させるための開口部２０Ｙとを有するソルダレジスト層２０を形成する。例えば配線パターン（図示略）、第１パッド１３Ａ及びボンディングパッド１４及び基板１０の表面を覆うようにソルダレジスト層２０を形成後、フォトリソグラフィ法によりソルダレジスト層２０を露光・現像して上記開口部２０Ｘ，２０Ｙを形成する。このソルダレジスト層２０の材料としては、例えばエポキシ系樹脂などの絶縁樹脂を用いることができる。なお、ソルダレジスト層２０は、第２パッド１４Ａの表面にめっき１４Ｂを施す前に形成するようにしてもよい。
次に、図２（ａ）に示すように、基板１０上でボンディングパッド１４が形成された領域Ａ１をテープ３０によってマスク（遮蔽）する。具体的には、上記領域Ａ１を覆うように、ボンディングパッド１４の周辺に形成されたソルダレジスト層２０上面にテープ３０を接着する。このとき、ソルダレジスト層２０の上面はボンディングパッド１４の上面よりも上位置にあるため、テープ３０がソルダレジスト層２０の上面に接着された際に、そのテープ３０がボンディングパッド１４の上面から離間して、対向するソルダレジスト層２０間に掛け渡すように接着される。
なお、テープ３０の基材の材料としては、例えば塩化ビニル系の樹脂を用いることができる。また、テープ３０の接着層の材料としては、ボンディングパッド１４に接着剤が残ってもワイヤボンディングに支障のない材料であることが好ましく、例えばアクリル系の樹脂を用いることができる。
次に、図２（ｂ）に示すように、第１パッド１３Ａの表面（上面及び側面）を覆う粘着層１５を形成する。この粘着層１５は、粘着液槽に基板１０（図２（ａ）に示した構造体）を浸漬することによって第１パッド１３Ａの表面に被着する。ここで、粘着液としては、例えばナフトトリアゾール系誘導体、ベンゾトリアゾール系誘電体、イミダゾール系誘電体、ベンゾイミダゾール系誘電体、メルカプトベンゾチアゾール系誘電体やベンゾチアゾールチオ脂肪酸系誘電体等の成分を含む液を用いることができる。このような粘着液は、銅からなる第１パッド１３Ａの表面に選択的に付着し、ソルダレジスト層２０や基板１０の表面には付着しない。また、ボンディングパッド１４はテープ３０によって被覆されているため、粘着液槽に基板１０を浸漬してもボンディングパッド１４には粘着液が付着されない。このため、薬剤を水洗し、乾燥させると、図２（ｂ）に示すように、第１パッド１３Ａの表面（上面及び側面）にのみ選択的に粘着層１５が形成された状態となる。
続いて、図２（ｃ）に示すように、基板１０の上方から、はんだ粉１６を振りかけるようにして第１パッド１３Ａの表面にはんだ粉１６を付着させる。第１パッド１３Ａ上に落ちたはんだ粉１６は、粘着層１５によって第１パッド１３Ａの表面に付着する。このとき、基板１０、ソルダレジスト層２０及びテープ３０上にもはんだ粉１６が付着する。なお、はんだ粉１６の材料としては、例えばＳｎ−Ａｇ−Ｃｕ（錫−銀−銅）、Ｓｎ−Ａｇ（錫−銀）、Ｓｎ−Ｃｕ（錫−銅）などを用いることができる。
次いで、前工程で基板１０、ソルダレジスト層２０及びテープ３０上に付着したはんだ粉１６、すなわち第１パッド１３Ａの部分以外に付着している余分なはんだ粉１６を、図２（ｄ）に示すように、エアブローや水シャワー等により除去する。
次に、図２（ｅ）に示すように、熱処理前にテープ３０を剥離する。これは、テープ３０に耐熱性がないためである。続いて、はんだ粉１６を第１パッド１３Ａ（粘着層１５）に仮付けする。この仮付け工程は、はんだ粉１６をわずかに溶かして第１パッド１３Ａに付着させるための工程である。例えば１７０℃程度の加熱炉で１時間程度基板を加熱することによってはんだ粉１６を仮付けすることができる。
次に、図３（ａ）に示すように、基板１０上に形成された第１パッド１３Ａ（はんだ粉１６が仮付けされた第１パッド１３Ａ）に対し、フラックス４０を塗布する。このとき、第１パッド１３Ａの部分（つまり、はんだプリコートしたい部分）のみにフラックス４０を塗布すれば十分であるが、第１パッド１３Ａのみにフラックス４０を塗布するのはフラックス４０の特性上困難であるため、実際には、図３（ａ）に示すように、基板１０の上面全面にフラックス４０を塗布している。このため、ボンディングパッド１４上にもフラックス４０が塗布される。ここで、フラックス４０は、はんだ粉１６を溶融させて得られるはんだ１３Ｂ（図３（ｂ）参照）の流れ性やそのはんだ１３Ｂと第１パッド１３Ａとの接合性を良好にするためのものである。このフラックス４０としては、例えば水溶性フラックスを用いることができる。さらに、ボンディングパッド１４上にフラックス４０が塗布されることに起因して発生するボンディングパッド１４の変色不良を低減させるためには、フラックス４０のハロゲン濃度（ハロゲンの含有率）は０．１５ｗｔ％以下が好ましく、０．１０ｗｔ％以上０．１５ｗｔ％以下の範囲がより好ましい。本実施形態では、フラックス４０の臭素（Ｂｒ）濃度が０．１５ｗｔ％以下に設定されている。なお、上記フラックス塗布工程は、例えば図１０に示すように、スプレーノズル８０から基板１０に対してフラックス４０を噴射することによって行うことができる。
次に、図３（ｂ）に示すように、リフロー（はんだの融点以上の温度で３０秒程度）により、第１パッド１３Ａ上のはんだ粉１６を溶融させてバンプ化させ、第１パッド１３Ａの表面にはんだ１３Ｂを被着させる。これにより、接続パッド１３が形成される。なお、第１パッド１３Ａの表面を覆うように形成された粘着層１５（図３（ａ）参照）は、このリフロー工程中にフラックス４０に溶ける。
続いて、図３（ｃ）に示すように、フラックス４０を洗浄して除去する。以上の製造工程により、図３（ｃ）に示した構造の配線基板１を製造することができる。この配線基板１では、第１パッド１３Ａの表面にはんだ１３Ｂが被着されてフリップチップ接続用の接続パッド１３が形成され、第２パッド１４Ａの表面に所要のめっき１４Ｂが施されてワイヤボンディング接続用のボンディングパッド１４が形成されている。これにより、配線基板１は、フリップチップ接続とワイヤボンディング接続によって半導体素子を搭載することが可能な配線基板として提供される。
なお、上述した粘着層１５を利用してはんだ粉１６を第１パッド１３Ａの表面に付着させ、リフローによって第１パッド１３Ａの表面にはんだ１３Ｂを被着させる方法としては、例えば上記特許文献２に記載されている方法を利用することができる。
次に、上述した配線基板１を用いて図４に示す半導体装置２を製造する方法について簡単に説明する。
まず、配線基板１の上面に形成された接続パッド１３に１段目（下段）の半導体素子５１のバンプ５１Ａ（例えば、金バンプやはんだバンプ）をフリップチップ接合し、配線基板１と半導体素子５１との間にアンダーフィル樹脂５２を形成する。半導体素子５１の上に２段目（上段）の半導体素子５３を接着剤により接着し、半導体素子５３の上面に形成された電極パッド５３Ａと配線基板１の上面に形成されたボンディングパッド１４との間をボンディングワイヤ５４（例えば、金ワイヤ）によりワイヤボンディング接続する。その後、半導体素子５１，５３及びボンディングワイヤ５４等を封止樹脂５５で樹脂封止する。このようにして、配線基板１上に半導体素子５１，５３が積み重ねて搭載され、１段目の半導体素子５１が配線基板１とフリップチップ接続され、２段目の半導体素子５３が配線基板１とワイヤボンディング接続された半導体装置２を得ることができる。
次に、フラックス４０のハロゲン濃度とボンディングパッド１４の変色発生率との関係についての評価を行った結果を説明する。
ここで、まず、ワイヤボンディングの際におけるボンディングパッド１４へのワイヤ不着の発生メカニズムについて考察する。図３（ａ）に示した工程のように、基板１０の上面全面にフラックス４０が塗布されると、そのフラックス４０を介して接続パッド１３となる第１パッド１３Ａとボンディングパッド１４とがつながる。さらに、図１２に示すように、これら第１パッド１３Ａとボンディングパッド１４は、基板１０中の内部配線（図示略）によって電気的に接続されている。このため、局部電池効果により、フラックス４０中にはんだ粉１６から錫イオン（Ｓｎ２＋）が溶出され、ボンディングパッド１４のめっき１４Ｂ（Ａｕめっき）上にＳｎが析出される。そして、このように析出されたＳｎによって、ボンディングパッド１４の表面が変色し、ワイヤボンディングの際のワイヤ不着などを起こすと考えられる。このことを示す評価結果例を図１３に示している。
すなわち、図１３は、ワイヤボンディングの際にワイヤ不着を起こしたボンディングパッド表面に存在する元素をＡＥＳ（Auger Electron Spectroscopy）定性定量分析装置を用いて測定した結果を示している。具体的には、フラックスのハロゲン濃度を１．５ｗｔ％に設定し、先の図１〜図３で説明した製造方法により製造された配線基板のボンディングパッド（以下の試料１〜３）について、定量分析を行った結果を示している。
・試料１：ワイヤボンディングされたボンディングワイヤと十分な接合強度が得られたボンディングパッド
・試料２：ワイヤボンディングの際にワイヤ不着であったボンディングパッドであり、且つ外観上変色していないボンディングパッド
・試料３：ワイヤボンディングの際にワイヤ不着であったボンディングパッドであり、且つ外観上変色しているボンディングパッド
なお、図１３（ａ）は、相対定量結果を示すものであり、図１３（ｂ）は、ベース（ここでは、Ａｕ）に対する原子数比を示すものである。また、図１３（ａ）中の空欄は、検出限界以下であって定量計算に含まれていないことを示しており、図１３（ｂ）中の「０．００」は、検出限界以下であって定量計算に含まれていないことを示している。
図１３（ａ）の結果から明らかなように、ワイヤ不着であった試料２，３のボンディングパッドでは、その表面に存在するＳｎの存在量が、ボンディングワイヤが接合された試料１のそれの約２〜５倍となっている。また、図１３（ｂ）の結果から明らかなように、試料２，３のボンディングパッドでは、その表面に存在するＳｎのＡｕに対する原子数比は、試料１のそれの約３〜１０倍となっている。これらのことから、ボンディングパッドの表面上に存在するＳｎが、ボンディングワイヤの接合に対して悪影響を及ぼしていることが分かる。さらに、外観上変色している試料３のボンディングパッドでは、その表面に存在するＳｎの存在量が、外観上変色していない試料２のそれの約２倍となっている。このことから、ボンディングパッドの変色がＳｎに起因するものであることが分かる。以上のことから、ボンディングパッドの表面上に存在するＳｎによってボンディングパッドの変色が発生し、さらにボンディングパッドの表面上に存在するＳｎがワイヤ不着の原因になっていることが分かる。
ところで、ワイヤ不着の発生は、上述したように第１パッド１３Ａとボンディングパッド１４とがフラックスを介してつながることに起因しているため、例えば第１パッド１３Ａ及びボンディングパッド１４を下側に向けて基板１０にフラックス４０を塗布し、そのままの状態でリフローする方法も考えられる。この場合には、フラックス４０の液滴が重力で下方に引っ張られるため、第１パッド１３Ａとボンディングパッド１４とがフラックス４０を介してつながることが抑制される。これにより、局部電池が不活性となり、ボンディングパッド１４上にＳｎが析出されることを抑制でき、ボンディングパッド１４の変色の発生を抑制することができる。
しかしながら、近年、電子機器における小型化・薄型化が一層進み、配線基板に対する高密度化、小型化の要請がさらに高まってきており、接続パッド１３とボンディングパッド１４間の狭小化が進んでいる。例えば接続パッド１３とボンディングパッド１４との間の距離が５００μｍ以下に狭小化されると、それら接続パッド１３（第１パッド１３Ａ）及びボンディングパッド１４を下側に向けて基板１０にフラックス４０を塗布しても、そのフラックス４０を介して第１パッド１３Ａとボンディングパッド１４とがつながる確率が高くなる。この結果、ボンディングパッド１４の変色発生率が高くなる。
また、ボンディングパッド１４上にフラックス４０が塗布されることを防止するために、ボンディングパッド１４をマスキングテープ等によりマスクした状態でフラックス４０の塗布を行う方法も考えられる。しかし、この方法では、リフロー工程が高温であるため、マスキングテープの糊残りといった問題が発生するおそれがある。
これに対し、本発明者は、フラックス４０のハロゲン濃度を下げて、フラックス４０の活性を低下させることにより、フラックス４０中にはんだ粉１６からＳｎ２＋が溶出されることが抑制され、ボンディングパッド１４上へのＳｎの析出が抑制されることを発見し、本発明を完成した。ここで、図５及び図６は、フラックス４０のハロゲン濃度（ここでは、Ｂｒ濃度）とボンディングパッド１４の変色発生率との関係についての評価を行った結果を示している。具体的には、図１及び図２に示した製造方法により製造された構造体（図２（ｅ）参照）に対して、ハロゲン濃度を０．１０ｗｔ％、０．１５ｗｔ％、０．２０ｗｔ％、０．２５ｗｔ％に設定したフラックスを塗布した各々の場合において、リフロー及びフラックスの洗浄後における接続パッド１３及びボンディングパッド１４の外観結果を示している。本測定では、上記フラックスを入れた１リットル容器に図２（ｅ）に示した構造体を浸漬した後、フラックスを１０秒間切って基板両面合わせて１．６ｇ前後のフラックスを塗布するようにした。また、本測定では、それぞれのハロゲン濃度で１４４個のボンディングパッドについて評価を行った。なお、本測定で使用するフラックスには、ハロゲンとしてＢｒのみが含有されているため、Ｂｒ濃度がハロゲン濃度に相当する。
図５及び図６の結果から明らかなように、フラックスのＢｒ濃度が低くなるほどボンディングパッド１４のめっき１４Ｂ（Ａｕめっき）上の変色発生率が低くなる。さらに、フラックスのＢｒ濃度が０．１５ｗｔ％以下になると、ボンディングパッド１４上の変色発生率が０％となる。これらの結果から、フラックス４０のハロゲン濃度を０．１５ｗｔ％以下に設定することにより、ボンディングパッド１４の変色不良を好適に抑制できることが分かる。
また、図５の結果から、フラックスのＢｒ濃度が低くなるほど接続パッド１３における濡れ不足の発生確率が高くなる傾向があることが分かる。これは、フラックスのＢｒ濃度が低くなるのに伴って表面張力が高くなり、その表面張力が高くなったことに起因して接続パッド１３の濡れ不足が発生したものと考えられる。但し、この点については、ハロゲン濃度が０．１０ｗｔ％の場合であっても濡れ不足の発生率が４．６０％であり、例えば接続パッド１３の設計パターンを変更（最適化）することにより改善可能な数値であるため、実用上問題はない。すなわち、フラックス４０のハロゲン濃度を低くしても、はんだ１３Ｂの流れ性及びそのはんだ１３Ｂと第１パッド１３Ａとの接合性を良好にする、というフラックス４０本来の機能を十分に果たすことができる。
以上のことから、フラックス４０のハロゲン濃度は０．１５ｗｔ％以下であることが好ましく、０．１０ｗｔ％以上０．１５ｗｔ％以下の範囲であることがより好ましい。
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）フラックス４０のハロゲン濃度を０．１５ｗｔ％以下に設定するようにした。これにより、仮にフラックス４０を介して第１パッド１３Ａとボンディングパッド１４とがつながったとしても、フラックス４０中にはんだ粉１６からＳｎが溶出されることが抑制され、さらにボンディングパッド１４上にＳｎが析出されることが抑制される。この結果、ボンディングパッド１４のＳｎによる変色の発生を好適に抑制でき、ワイヤボンディング時におけるワイヤ不着等の問題の発生も抑制することができる。
（２）さらに、接続パッド１３とボンディングパッド１４との間の距離を狭めることが可能となるため、配線基板１の更なる小型化を実現することができる。
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記実施形態では、接続パッド１３となる第１パッド１３Ａの表面にのみ選択的に粘着層１５を被着させるために、ボンディングパッド１４をテープ３０でマスクした後に、基板１０を粘着液槽に浸漬するようにした。これに限らず、例えば特許文献１に記載されている方法のように、ボンディングパッド１４をマスクせずに、粘着液の組成を工夫することで第１パッド１３Ａの表面にのみ選択的に粘着層１５を被着するようにしてもよい。すなわち、第１パッド１３Ａとボンディングパッド１４の表面のみに付着する第１粘着液と、ボンディングパッド１４の表面に形成された粘着層のみを剥離する第２粘着液との２種類の粘着液を使用することで、第１パッド１３Ａの表面にのみ選択的に粘着層１５を被着するようにしてもよい。
・上記実施形態では、単体の基板部分あるいは半導体装置について示した。これに限らず、例えば図７に示すように、多数個の半導体装置２が得られるように１つの半導体装置２となる区画領域Ｂ１が縦横に整列されて設けられた大判の基板をワーク６０として、そのワーク６０上で配線基板１及び半導体装置２を多数製造し、最終的な製造段階で個片化するようにしてもよい。
１ 配線基板
２ 半導体装置
１０ 基板
１３ 接続パッド
１３Ａ 第１パッド
１３Ｂ はんだ
１４ ボンディングパッド
１４Ａ 第２パッド
１４Ｂ めっき
１５ 粘着層
１６ はんだ粉
２０ ソルダレジスト層
３０ テープ
４０ フラックス

Claims (3)

  1. 第１パッドの表面にはんだが被着されたフリップチップ接続用の接続パッドと、第２パッドの表面にめっきが施されたワイヤボンディング接続用のボンディングパッドとが設けられた配線基板の製造方法において、
    基板の第１主面に前記第１パッド及び前記第２パッドを形成する工程と、
    前記第２パッドの表面に前記めっきを施す工程と、
    前記第１パッドの表面にのみ選択的に粘着層を被着させる工程と、
    前記粘着層にはんだ粉を付着させる工程と、
    前記基板にフラックスを塗布する工程と、
    前記はんだ粉を溶融して前記パッドに前記はんだを被着させる工程と、を有し、
    前記フラックスのハロゲン濃度が０．１５ｗｔ％以下であることを特徴とする配線基板の製造方法。
  2. 前記フラックスのハロゲン濃度が０．１０ｗｔ％以上０．１５ｗｔ％以下であることを特徴とする請求項１に記載の配線基板の製造方法。
  3. 前記第１パッドの表面にのみ選択的に前記粘着層を被着させる工程では、前記ボンディングパッドを形成した領域にマスク用のテープを粘着して前記ボンディングパッドを遮蔽した後に、前記第１パッドの表面にのみ前記粘着層を被着させることを特徴とする請求項１又は２に記載の配線基板の製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI514530B (zh) * 2013-08-28 2015-12-21 Via Tech Inc 線路基板、半導體封裝結構及線路基板製程
EP3157065B1 (en) * 2015-10-12 2020-12-09 LG Electronics Inc. Apparatus and method for attaching interconnector of solar cell panel

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2592757B2 (ja) 1992-10-30 1997-03-19 昭和電工株式会社 はんだ回路基板及びその形成方法
KR100642746B1 (ko) * 2004-02-06 2006-11-10 삼성전자주식회사 멀티 스택 패키지의 제조방법
JP4006409B2 (ja) * 2004-03-17 2007-11-14 新光電気工業株式会社 配線基板の製造方法
JP4839138B2 (ja) 2006-06-20 2011-12-21 新光電気工業株式会社 配線基板の製造方法
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