KR100758760B1 - 회로 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 과제는 땜납 페이스트를 용융하여 얻을 수 있는 땜납에 수축이 발생하는 것을 방지하는 것이다.
본 발명의 회로 장치인 혼성 집적 회로 장치(10)는, 패드를 포함하는 도전 패턴(18)이 기판(16)의 표면에 형성되어 있다. 패드(18A)는 상면에 히트 싱크(14D)가 적재되므로 비교적 대형으로 형성된다. 패드(18B)는, 칩 부품(14B) 및 소신호의 트랜지스터(14C)가 고정 부착되는 소형 패드이다. 본 발명에서는, 패드(18A)의 표면에는, 니켈로 이루어지는 도금막(20)이 형성되어 있다. 따라서, 패드(18A)와 땜납(19)이 접촉하지 않으므로, 납땜성이 나쁜 Cu/Sn 합금층이 생성되지 않고, 납땜성이 우수한 Ni/Sn 합금층이 생성된다. 이로부터, 용융된 땜납(19)에 수축이 발생되는 것이 억지되어 있다.
땜납, 도금막, 패드, 트랜지스터, 칩 부품

Description

회로 장치 및 그 제조 방법{CIRCUIT DEVICE AND MANUFACTURING METHOD OF THE SAME}
도1은 본 발명의 회로 장치를 도시한 도면으로, (A)는 사시도, (B)는 단면도, (C)는 단면도.
도2는 본 발명의 회로 장치를 도시한 단면도.
도3은 본 발명의 회로 장치의 제조 방법을 도시한 도면으로, (A)는 평면도, (B)는 단면도.
도4는 본 발명의 회로 장치의 제조 방법을 도시한 도면으로, (A)는 단면도, (B)는 단면도, (C)는 평면도, (D)는 단면도.
도5는 본 발명의 회로 장치의 제조 방법을 도시한 도면으로, (A)는 단면도, (B)는 단면도, (C)는 평면도.
도6은 본 발명의 회로 장치의 제조 방법을 도시한 도면으로, (A)는 기판의 단면도, (B)는 SEM 화상.
도7은 본 발명의 회로 장치의 제조 방법을 도시한 도면으로, (A)는 단면도, (B)는 단면도.
도8은 본 발명의 회로 장치의 제조 방법을 도시한 도면으로, (A)는 단면도, (B)는 단면도.
도9는 본 발명의 회로 장치의 제조 방법을 도시한 도면으로, (A) 내지 (D)는 단면도.
도10은 종래의 회로 장치의 제조 방법을 도시한 도면으로, (A) 내지 (C)는 단면도.
도11은 종래의 회로 장치의 제조 방법을 도시한 도면으로, (A)는 단면도, (B)는 단면도.
도12는 종래의 회로 장치의 제조 방법을 도시한 도면으로, (A)는 평면도, (B)는 단면도, (C)는 확대된 단면도.
도13은 종래의 회로 장치의 제조 방법을 도시한 도면으로, (A)는 기판의 단면도, (B)는 SEM 화상.
<도면의 주요 부분에 대한 부호의 설명>
10 : 혼성 집적 회로 장치
11 : 리드
12 : 밀봉 수지
13 : 합금층
14A, 14C : 트랜지스터
14B : 칩 부품
15A : 태선
15B : 세선
16 : 기판
17 : 절연층
18 : 도전 패턴
18A, 18B, 18C : 패드
18D : 배선 패턴
18E : 본딩 패드
19 : 땜납
20 : 도금막
21, 21A, 21B : 땜납 페이스트
22 : 제1 배선층
23 : 제2 배선층
24 : 플럭스
[문헌 1] 일본 특허 공개 제2002-134682호 공보
본 발명은 회로 장치 및 그 제조 방법에 관한 것으로, 특히 대형의 회로 소자의 땜납 접속을 행하는 회로 장치 및 그 제조 방법에 관한 것이다.
도10 및 도11을 참조하여, 종래의 회로 장치의 제조 방법을 설명한다. 여기서는, 기판(106)의 표면에 도전 패턴(108) 및 회로 소자가 형성되는 혼성 집적 회 로 장치의 제조 방법을 설명한다(예를 들어, 하기 특허 문헌 1을 참조).
도10의 (A)를 참조하면, 우선 기판(106)의 표면에 형성된 도전 패턴(108)의 표면에 땜납(109A)을 형성한다. 기판(106)은, 예를 들어 알루미늄 등의 금속으로 이루어지는 금속 기판이고, 도전 패턴(108)과 기판(106)은 절연층(107)에 의해 절연되어 있다. 도전 패턴(108)에 의해 패드(108A), 패드(108B) 및 패드(108C)가 형성되어 있다. 패드(108A)는 이후의 공정에서 히트 싱크가 상부에 고정 부착된다. 패드(108B)는 이후의 공정에서 소신호의 트랜지스터가 고정 부착된다. 패드(108C)는, 이후의 공정에서 리드가 고정 부착된다. 여기서는, 비교적 큰 패드인 패드(108A) 및 패드(10C)의 표면에 땜납(109A)이 형성된다.
도10의 (B)를 참조하면, 다음에 소신호계의 트랜지스터(104C) 및 칩 부품(104B)을, 땜납(109B)을 거쳐서 고정 부착한다. 이 공정에서는, 트랜지스터(104C) 등을 접속하는 땜납(109B)이 용융될 때까지 가열을 행한다. 따라서, 전 공정에서 패드(108A) 및 패드(108C)에 형성된 땜납(109A)도 용융된다.
도10의 (C)를 참조하면, 다음에 소신호계의 트랜지스터(104C)와 소정의 도전 패턴(108)을 세선(細線)(105B)에 의해 접속한다.
도11의 (A)를 참조하면, 다음에 패드(108A) 및 패드(108C) 상에 미리 형성된 땜납(109A)을 용융시켜, 히트 싱크(111) 및 리드(101)를 고정 부착한다. 여기서는, 상부에 파워 트랜지스터(104A)가 적재된 히트 싱크(111)를, 미리 형성된 땜납(109A)을 거쳐서 패드(108A) 상에 고정 부착하고 있다. 또한, 태선(太線)(105A)을 이용하여, 원하는 도전 패턴(108)과 트랜지스터(104A)를 접속한다.
도11의 (B)를 참조하면, 기판(106)의 표면에 형성된 회로 소자 및 도전 패턴(108)이 피복되도록 밀봉 수지(102)를 형성한다. 이상의 공정에 의해, 혼성 집적 회로 장치(100)가 제조된다.
[특허 문헌 1] 일본 특허 공개 제2002-134682호 공보
그러나, 도12 및 도13을 참조하면, 땜납(109B)을 가열 용융시켜 칩 부품(104B) 등을 고정 부착시키는 공정에서, 땜납(109A)에 수축의 문제가 발생되어 있었다. 도12의 (A)는 수축이 발생한 기판(106)의 평면도이고, 도12의 (B)는 도12의 (A)의 단면도이고, 도12의 (C)는 수축이 발생한 부분을 확대한 단면도이다. 또한, 도13은 땜납(109A)과 패드(108A)의 경계를 상세하게 도시한 도면이다.
도12의 (A) 및 도12의 (B)를 참조하면,「수축」이라 함은 패드(108A)의 전면에 형성된 땜납(109A)이 치우쳐 버리는 현상이다. 특히 히트 싱크(111)가 고정 부착되는 패드(108A)는, 예를 들어 1변의 길이가 9 mm 이상인 대형의 직사각형으로 형성된다. 따라서, 다른 부위와 비교하면 패드(108A)에는 다량의 땜납이 상부에 부착되고, 용융된 땜납(109A)에는 큰 표면 장력이 작용하여 땜납의 수축이 발생한다.
특히, 땜납(109A)의 수축은 땜납(109B)을 거쳐서 칩 부품(104B)을 고정 부착하는 공정에서 빈번히 발생한다. 구체적으로는, 이 공정에서는 소형의 패드(108B)에 도포된 땜납 페이스트를 가열 용융시켜, 칩 부품(104B) 등을 고정 부착하고 있다. 이 공정에서의 가열 용융에 의해, 비교적 대형의 패드(108A)의 표면에 미리 형성된 땜납(109A)도 재용융된다. 재용융된 땜납(109A)에는, 땜납 페이스트와 같이 플럭스가 포함되어 있지 않으므로 큰 표면 장력이 작용한다. 따라서, 재용융된 땜납(109A)에 수축이 발생한다.
도12의 (C)를 참조하면, 패드(108A)와 땜납(109A) 사이에 합금층(110)이 생성되는 것도, 수축이 발생하는 원인 중 하나이다. 땜납 페이스트를 패드(108A)의 상부에 부착시켜 가열 용융하면, 패드(108A)의 재료인 동(Cu)과 땜납의 재료인 주석(Sn)으로 이루어지는 금속간 화합물이 형성된다. 이 도면에서는 금속간 화합물로 이루어지는 층을 합금층(110)으로 나타내고 있다. 구체적으로는, 합금층(110)의 두께는 수 ㎛ 정도이고, 조성이 Cu6Sn5 또는 Cu3Sn인 금속간 화합물이 형성된다. 이 합금층(110)은, 패드(108A)의 재료인 동과 비교하면 땜납의 습윤성이 나쁘다. 이와 같이 땜납의 습윤성이 열화되는 합금층(110)이 형성됨으로써, 땜납의 수축이 발생되어 있었다. 이하의 설명에서는, 동과 주석으로 이루어지는 합금층을 Cu/Sn 합금층이라 한다.
또한, 동과 주석으로 이루어지는 합금이, 땜납(109A)에 녹아 들어감으로써, 합금층(110)과 땜납(109A)과의 계면이 활성화되어 버리는 것도 상기한 수축이 발생하는 원인 중 하나이다.
도13의 (A)는, 상술한 수축이 발생한 기판(106)의 단면도이고, 도13의 (B)는 패드(108A)와 땜납(109A)의 경계의 단면을 촬영한 SEM(scanning electron microscopy) 화상이다.
도13의 (B)를 참조하면, 패드(108A)와 땜납(109A)의 경계에는 동과 주석으로 이루어지는 합금층(110)이 생성되어 있다. 상기한 바와 같이, 땜납(109A)은 복수회에 걸쳐 용융되기 때문에, 예를 들어 5 ㎛ 정도 이상으로 두꺼운 합금층(110)이 형성되어, 수축을 유발하고 있다. 또한, 동과 주석으로 이루어지는 금속간 화합물이 형성되는 속도는 빠르며, 땜납(109A)과 패드(108A)의 경계가 활성화되어 있는 것도 수축이 발생하는 원인이다. 또한, 이 금속간 화합물은 양자의 경계뿐만 아니라, 예를 들어 땜납(109A)의 내부에도 형성되어 있다.
또한, SEM 화상에는 명확하게 나타나 있지 않지만, 합금층(110)의 상면은 예를 들어 크기가 5 ㎛ 내지 10 ㎛ 정도인, 금속간 화합물로 이루어지는 반구 형상의 돌기물이 전면적으로 다수 형성되어 있으며, 비교적 매끄러운 면으로 이루어져 있다. 이것이, 합금층(110)의 상면의 계면 저항을 작게 하여, 땜납(109A)이 표면을 미끄러지기 쉬운 상황으로 되어 있으며, 상기한 수축의 발생을 조장하고 있다.
한편, 최근에는 환경을 배려하여 무연 땜납이 사용되고 있다. 땜납(109A)으로서 무연 땜납을 이용하면, 상기한 수축의 문제가 더욱 현저하게 발생한다. 이는, 무연 땜납에는 납공정(共晶) 땜납보다도 다량의 주석이 포함되기 때문이다. 구체적으로는, 일반적인 납공정 땜납에 포함되는 주석의 비율은 60 중량 ％ 정도인 데 반해, 무연 땜납에 포함되는 주석의 비율은 90 중량 ％ 정도로 비교적 많다. 또한, 무연 땜납을 용융할 때의 온도가, 납공정 땜납보다도 높은 것도 두꺼운 합금층(110)이 형성되는 원인이다. 구체적으로는, 납공정 땜납의 용융을 행할 때의 온도가 200 ℃ 정도인 데 반해, 예를 들어 Sn-3.0Ag-0.5Cu의 조성의 무연 땜납을 용 융할 때의 온도는 240 ℃ 정도이다. 이와 같이, 용융 온도가 높아지면 화학 반응이 촉진되기 때문에, 습윤성이 나쁜 합금층(110)이 보다 두껍게 형성된다.
땜납(109A)의 수축이 발생하면, 수축이 발생한 부분에 있어서, 패드(108A)와 회로 소자가 접합되지 않는다. 따라서, 수축이 발생한 부분의 열저항이 상승해 버린다. 또한, 수축이 발생함으로써 땜납 접합부의 강도가 저하하기 때문에, 온도 변화에 대한 땜납 접합부의 접속 신뢰성이 저하한다.
본 발명은 상기 문제점에 비추어 이루어진 것으로, 본 발명의 주된 목적은 땜납의 수축의 발생을 억지하여 땜납 접합부의 접속 신뢰성을 향상시킨 회로 장치 및 그 제조 방법을 제공하는 데 있다.
본 발명의 회로 장치는, 패드를 포함하는 도전 패턴이 표면에 형성된 기판과, 상기 패드에 땜납을 거쳐서 고정 부착된 회로 소자를 구비하고, 상기 패드의 표면에 형성된 도금막에 상기 땜납이 부착되는 것을 특징으로 한다.
본 발명의 회로 장치의 제조 방법은, 표면이 도금막에 의해 피복된 패드를 포함하는 도전 패턴을 기판의 표면에 형성하는 공정과, 상기 도금막의 표면에 땜납 페이스트를 도포하는 공정과, 상기 땜납 페이스트를 가열 용융함으로써 상기 도금막에 접촉하는 땜납을 거쳐서 회로 소자를 상기 패드에 고정 부착하는 공정을 구비하는 것을 특징으로 한다.
또한, 본 발명의 회로 장치의 제조 방법은, 표면이 도금막에 의해 피복된 제1 패드 및 상기 제1 패드보다도 작은 제2 패드를 포함하는 도전 패턴을 기판의 표 면에 형성하는 공정과, 상기 제1 패드의 표면에 형성된 상기 도금막에 땜납 페이스트를 도포하여 가열 용융하고, 상기 도금막의 표면에 땜납을 형성하는 공정과, 상기 제2 패드에 회로 소자를 고정 부착하는 공정과, 상기 제1 패드의 표면을 피복하는 상기 도금막에 형성된 상기 땜납을 다시 용융시켜, 회로 소자를 상기 제1 패드에 고정 부착하는 공정을 구비하는 것을 특징으로 한다.
<제1 실시 형태>
본 실시 형태에서는, 도1을 참조하면 본 발명의 회로 장치인 혼성 집적 회로 장치(10)의 구성을 설명한다. 도1의 (A)는 혼성 집적 회로 장치(10)의 사시도이고, 도1의 (B)는 그 단면도이고, 도1의 (C)는 패드(18A)에 고정 부착된 히트 싱크(14D)를 도시한 단면도이다.
도1의 (A) 및 도1의 (B)를 참조하여, 혼성 집적 회로 장치(10)는 기판(16)의 표면에 도전 패턴(18)이 형성되고, 땜납(19)을 거쳐서 도전 패턴(18)에 트랜지스터 등의 회로 소자가 고정 부착되어 있다. 그리고, 기판(16) 중 적어도 표면은 밀봉 수지(12)에 의해 피복되어 있다.
기판(16)은 알루미늄 또는 동 등을 주성분으로 하는 금속 기판, 에폭시 수지 등의 수지 재료로 이루어지는 기판, 예를 들어 가요성 시트로 이루어지는 기판이나 프린트 기판 등이 해당되며, 또는 알루미나 등으로 이루어지는 세라믹 기판, 글래스 기판 등을 기판(16)으로서 채용할 수도 있다. 기판(16)으로서 알루미늄으로 이루어지는 기판을 채용한 경우, 기판(16)의 표면은 알루마이트 처리된다. 기판(16)의 구체적인 크기는, 예를 들어 세로 × 가로 × 두께 = 60 mm × 40 mm × 1.5 mm 정도이다.
절연층(17)은, 기판(16)의 표면 전역을 덮도록 형성되어 있다. 절연층(17)은, Al2O3 등의 필러가 고충전된 에폭시 수지 등으로 이루어진다. 이에 의해, 내장되는 회로 소자로부터 발생된 열을, 기판(16)을 거쳐서 적극적으로 외부로 방출할 수 있다. 절연층(17)의 구체적인 두께는, 예를 들어 50 ㎛ 정도이다.
도전 패턴(18)은 동을 주재료로 하는 금속으로 이루어지고, 소정의 전기 회로가 실현되도록 절연층(17)의 표면에 형성된다. 또한, 도전 패턴(18)에 의해 패드(18A, 18B 및 18C)가 형성되어 있다. 각 패드의 상세는 도3을 참조하여 후술한다.
도금막(20)은 도전 패턴(18)으로 이루어지는 패드(18A, 18B 및 18C)의 표면을 덮도록 형성되어 있다. 도금막(20)의 두께는 예를 들어 3 ㎛ 정도이다. 도금막(20)의 재료로서는 니켈이 바람직하다. 니켈로 이루어지는 도금막(20)의 표면에 땜납을 부착시키면, 땜납에 포함되는 주석과 니켈로 이루어지는 금속간 화합물이 생성된다. 주석과 니켈로 이루어지는 금속간 화합물은, 상술한 주석과 동으로 이루어지는 금속간 화합물과 비교하면, 땜납의 습윤성이 좋다. 따라서, 제조 공정에 있어서, 땜납에 함유되는 주석을 포함하는 금속간 화합물이 생성됨으로써 수축의 발생이 억지된다.
도금막(20)은 땜납의 수축이 발생될 우려가 있는 대형의 패드(18A)에만 형성되어도 좋고, 모든 패드에 대해 형성되어도 좋다. 또한, 도금막(20)은 금속 세선 의 형성을 용이하게 하기 위해, 본딩 패드(18E)의 상면에도 형성되어 있다.
본 형태에서는, 도금막(20)은 전해 도금법에 의해 형성되는 것이 바람직하다. 도금막을 형성하는 방법은, 전해 도금법과 무전계 도금법이 있고, 어느 쪽의 방법이라도 도금막(20)을 형성하는 것은 가능하다. 그러나, 무전계 도금법에 의해 도금막(20)이 형성되면, 촉매로서 이용되는 인(P)이 도금막(20)에도 혼입되어 버린다. 이로부터, 도금막(20)과 땜납(19)의 계면에 형성되는 합금층(13)에도, 인이 혼입된다. 인이 함유된 합금층(13)은 기계적 강도가 저하되어 버리므로, 사용 상황하에 있어서, 합금층(13)에 스트레스가 작용하면, 합금층(13)이 용이하게 도금막(20)으로부터 박리되는 문제가 발생한다. 그에 반해, 전해 도금법에서는 인이 사용되지 않으므로, 형성되는 도금막(20)에도 인이 혼입되지 않아, 기계적 강도가 우수한 도금막(20)을 형성할 수 있다.
파워 트랜지스터(14A), 칩 부품(14B) 및 소신호 트랜지스터(14C) 등의 회로 소자는, 땜납(19)을 거쳐서 소정의 도전 패턴(18)에 고정 부착되어 있다. 파워 트랜지스터(14A)는 히트 싱크(14D)를 거쳐서 패드(18A)에 고정 부착됨으로써 방열성이 향상되어 있다. 칩 부품(14B)은 양단부의 전극이 땜납(19)에 의해 도전 패턴(18)에 고정 부착되어 있다. 소신호 트랜지스터(14C)는 땜납(19)을 거쳐서 이면이 패드(18B)에 고정 부착되어 있다. 여기서, 파워 트랜지스터(14A)라 함은 예를 들어 1A 이상의 전류가 흐르는 트랜지스터이고, 소신호 트랜지스터(14C)라 함은 1A 미만의 전류가 흐르는 트랜지스터이다. 또한, 파워 트랜지스터(14A)의 표면의 전극은, 굵기가 100 ㎛ 이상의 금속 세선인 태선(15A)에 의해 도전 패턴(18)과 접속 되어 있다. 또한, 소신호 트랜지스터(14C)의 표면에 형성된 전극은 굵기가 80 ㎛ 정도 이하인 세선(15B)을 거쳐서 도전 패턴(18)에 접속되어 있다.
기판(16)에 실장되는 회로 소자로서는, 트랜지스터, LSI 칩, 다이오드 등의 반도체 소자를 채용할 수 있다. 또한, 칩 저항, 칩 콘덴서, 인덕턴스, 서미스터, 안테나, 발진기 등의 칩 부품도 회로 소자로서 채용할 수 있다. 또는, 수지 밀봉형 회로 장치도 혼성 집적 회로 장치(10)에 내장시킬 수 있다.
리드(11)는 기판(16)의 주변부에 설치된 패드(18C)에 고정 부착되어, 외부와의 입력·출력을 행하는 기능을 갖는다. 여기서는, 하나의 측변에 다수개의 리드(11)가 고정 부착되어 있다. 또한, 리드(11)는 기판(16)의 4변으로부터 도출시키는 것도 가능하고, 대향하는 2변으로부터 도출시키는 것도 가능하다.
밀봉 수지(12)는, 열경화성 수지를 이용하는 트랜스퍼 몰드에 의해 형성된다. 도1의 (B)를 참조하면, 기판(16)의 표면에 형성된 도전 패턴(18) 및 회로 소자가 밀봉 수지(12)에 의해 피복된다. 여기서는, 기판(16)의 측면 및 이면도 밀봉 수지(12)에 의해 피복되어 있다. 이와 같이 기판(16)의 전체를 밀봉 수지(12)에 의해 피복함으로써, 장치 전체의 내습성을 향상시킬 수 있다. 또한, 기판(16)의 방열성을 향상시키기 위해, 기판(16)의 이면을 밀봉 수지(12)로부터 노출시켜도 좋다. 또한, 수지 밀봉(12) 대신에 케이스재에 의한 밀봉을 행할 수도 있다.
도1의 (C)를 참조하여, 패드(18A)의 상면에 형성된 도금막(20)과 그 상부에 부착된 땜납(19)의 경계에는 합금층(13)이 형성되어 있다. 이 합금층(13)은 상술한 바와 같이, 땜납(19)의 주성분인 주석과, 도금막(20)의 재료인 니켈의 금속간 화합물로 이루어지는 층이다(이하의 설명에서는, 니켈과 주석으로 이루어지는 합금층을 Ni/Sn층이라 함). 합금층(13)의 두께는, 예를 들어 0.1 ㎛ 내지 5 ㎛ 정도이다. 니켈과 주석으로 이루어지는 본 형태의 합금층(13)은, 동과 주석으로 이루어지는 합금과 비교하면 땜납의 습윤성이 우수하다. 본 형태에서는, 이와 같이 땜납의 습윤성이 우수한 합금층(13)이 형성됨으로써 제조 공정에 도중 단계에 있어서의 땜납의 수축이 억지되어 있다.
도2의 단면도를 참조하여, 다른 형태의 혼성 집적 회로 장치(10)의 구조를 설명한다. 여기서는, 제1 배선층(22) 및 제2 배선층(23)으로 이루어지는 2층의 도전 패턴이 기판(16)의 표면에 형성되어 있다. 기판(16)의 표면은 하층의 절연층(17A)에 의해 피복되고, 이 절연층(17A)의 표면에 제2 배선층(23)이 형성된다. 또한, 제2 배선층(23)은 상층의 절연층(17B)에 의해 피복되고, 이 절연층(17B)의 표면에 제1 배선층(22)이 형성되어 있다. 제1 배선층(22)과 제2 배선층(23)은 절연층(17B)을 관통하여 소정의 부위에서 접속되어 있다. 여기서, 패드(18A) 등은 제1 배선층(22)으로 이루어진다. 도면에서는 2층의 배선 구조가 도시되어 있지만, 3층 이상의 다층의 배선 구조가 형성되어도 좋다. 이와 같이 다층의 배선 구조를 형성함으로써, 보다 복잡하고 다기능인 전기 회로를 혼성 집적 회로 장치(10)에 내장시킬 수 있다.
본 형태에서는, 패드(18A) 등의 표면을 도금막(20)에 의해 피복함으로써, 땜납(19)에 의해 접속되는 접속부가 파괴되는 것을 방지할 수 있다. 구체적으로는, 패드(18A) 등의 표면은 니켈로 이루어지는 도금막(20)에 의해 피복되어 있으므로, 동으로 이루어지는 패드(18A)는 바로 땜납(19)이 접촉하지 않는다. 따라서, 땜납에 포함되는 주석과, 패드(18A)의 재료인 주석으로 이루어지는 취약한 금속 화합물은 생성되지 않는다. 또한, 트랜지스터(14A) 등의 회로 소자가 발열함으로써 패드(18A)나 땜납(19)이 가열되어도, 이 금속 화합물이 더욱 성장하는 문제도 작다. 패드(18A)의 표면을 도금막(20)에 의해 피복함으로써, 도금막(20)과 땜납(19)의 경계에는 니켈과 주석으로 이루어지는 합금층(13)이 형성된다. 이 합금층(13)은, 주석과 동으로 이루어지는 금속 화합물과 비교하면, 기계적 강도가 우수하다. 따라서, 사용 상황하에 있어서, 트랜지스터(14A) 등이 동작함으로써, 땜납(19)이 가열되어 합금층(13)이 성장해도 땜납(19)과 도금막(20)의 접속부는 용이하게 파괴되지는 않는다.
<제2 실시 형태>
본 실시 형태에서는, 도3 내지 도8을 참조하여 상기한 혼성 집적 회로 장치(10)의 제조 방법을 설명한다.
제1 공정 : 도3 참조
본 공정에서는, 기판(16)의 표면에 도전 패턴(18)을 형성한다. 도3의 (A)는 본 공정에서의 기판(16)의 평면도이고, 도3의 (B)는 그 단면도이다.
도3의 (A) 및 도3의 (B)를 참조하여 기판(16)의 표면에 점착된 도전박을 패터닝함으로써, 소정의 패턴 형상의 도전 패턴(18)이 형성된다. 여기서는, 도전 패턴(18)에 의해 패드(18A, 18B, 18C)가 형성되어 있다. 패드(18A)는 이후의 공정에서 히트 싱크가 고정 부착되는 패드로, 비교적 대형으로 형성된다. 예를 들어, 패 드(18A)는 9 mm × 9 mm 이상의 직사각형으로 형성된다. 패드(18B)는 소신호계의 트랜지스터 또는 칩 부품이 고정 부착되는 패드로, 패드(18A)와 비교하면 작게 형성된다. 예를 들어, 패드(18B)의 크기는 2 mm × 2 mm 정도의 직사각형이다. 패드(18C)는 종이면 상에서 기판(16)의 상측변을 따라 복수개가 등간격으로 형성되어 있다. 이 패드(18C)는 이후의 공정에서 리드(11)가 고정 부착된다. 또한, 각 패드를 접속하도록 연장되는 배선 패턴(18D)도 형성된다.
또한, 패드(18A, 18B, 18C)의 표면은 니켈로 이루어지는 도금막(20)에 의해 피복되어 있다. 또한, 본딩 패드(18E)의 표면도 니켈로 이루어지는 도금막에 의해 덮여 있어 본딩성이 향상되어 있다. 패드(18A) 등의 표면에 도금막(20)을 형성함으로써, 이 패드(18A) 상에 형성되는 땜납의 수축을 억지할 수 있다. 이 사항에 대해서는 하기에 상세하게 서술한다.
제2 공정 : 도4 참조
본 공정에서는, 패드(18A 및 18C)의 상면에 땜납(19A)을 형성한다.
우선, 도4의 (A)를 참조하여 스크린 인쇄를 행함으로써 패드(18A 및 18C)의 상면에 땜납 페이스트(21A)를 도포한다. 본 공정에서는, 비교적 대형의 패드 혹은 땜납의 사용량이 많은 패드에, 땜납 페이스트(21A)를 도포하고 있다. 패드(18A)는 이후의 공정에서 히트 싱크가 고정 부착되기 때문에, 상술한 바와 같이 1변이 9 mm 이상인 직사각형으로 형성되어 있다. 또한, 패드(18C)는 이후의 공정에서 리드 프레임이 고정 부착되므로, 다량의 땜납 페이스트(21A)가 부착된다.
본 공정에서 이용하는 땜납 페이스트(21A)는, 유황을 포함하는 플럭스와 땜 납 분말의 혼합물이 바람직하다. 유황은 플럭스에 대해 20 PPM 내지 80 PPM의 범위로 혼입된다. 이러한 농도의 범위로 플럭스에 유황을 혼입함으로써, 플럭스의 표면 장력을 저감시켜 땜납 페이스트(21A)의 습윤성을 향상시킬 수 있다. 유황의 양이 20 PPM 이하이면, 습윤성을 향상시키는 효과가 충분하지 않아 수축이 발생될 우려가 있다. 또한, 유황의 양이 80 PPM 이상이면, 혼입된 유황에 의한 핵이 땜납에 잔류해 버려, 땜납의 표면에 국소적인 오목부가 형성될 우려가 있다.
땜납 페이스트(21A)의 제조 방법은, 우선 입자 형상의 유황(S)을 용매에 용해시킨다. 다음에, 유황을 포함하는 용매와 플럭스를 혼합시킨 후에, 이 플럭스와 땜납분을 혼합한다. 땜납 페이스트(21A)에 함유되는 플럭스의 비율은, 예를 들어 5 내지 15 중량 ％ 정도이다.
땜납 페이스트(21A)에 혼입되는 땜납분으로서는, 납을 포함하는 땜납 및 무연 땜납의 양방을 채용할 수 있다. 땜납분의 구체적인 조성으로서는, 예를 들어 Sn63/Pb37, Sn/Ag3.5, Sn/Ag3.5/Cu0.5, Sn/Ag2.9/Cu0.5, Sn/Ag3.0/Cu0.5, Sn/Bi58, Sn/Cu0.7, Sn/Zn9, Sn/Zn8/Bi3 등을 생각할 수 있다. 이들 숫자는 땜납 전체에 대한 중량 ％를 나타낸다. 납은 환경에 주는 부하가 큰 것을 고려하면, 무연 땜납을 이용하는 것이 바람직하다. 무연 땜납을 포함하는 땜납 페이스트(21A)는 땜납의 습윤성이 나빠지는 경향이 있지만, 첨가된 유황의 작용에 의해 플럭스의 표면 장력이 저감되어 수축의 발생이 억제되어 있다.
플럭스로서는, 로진계 플럭스 및 수용성 플럭스의 양방이 적용 가능하지만, 수용성 플럭스 쪽이 바람직하다. 이는, 수용성 플럭스의 납땜성이 강하기 때문에, 패드(18A)의 전면에 땜납(19A)을 부착시키기에 적합하기 때문이다. 수용성 플럭스를 사용하면, 땜납 페이스트(21A)를 용융함으로써 부식성이 강한 플럭스의 잔류 찌꺼기가 발생한다. 따라서, 본 형태에서는 리플로우의 공정이 종료된 후에, 이 잔류 찌꺼기를 세정하여 제거하고 있다.
본 형태에서 이용하는 플럭스는, 매우 활성력이 강한 RA 타입이다. RA 타입의 플럭스를 이용함으로써, 도금막(20)의 표면에 산화막이 형성되어도 플럭스에 의해 이 산화막을 제거할 수 있다. 따라서, 본 형태에서는 산화막의 형성을 방지하기 위해, 도금막(20)의 표면을 금 도금 등에 의해 피복할 필요가 없다. 일반적으로, 플럭스는 활성력이 약한 순서로, R 타입(Rosin base), RMA 타입(Mildly Activated Rosin base) 및 RA 타입(Activated Rosin base)으로 크게 구별된다. 본 형태에서는, 가장 활성력이 강한 RA 타입의 플럭스를 사용하고 있다.
본 형태에서는, 회로 소자의 실장을 행하기 전에 용융된 땜납(19A)을 미리 대형의 패드(18A)에 형성하고 있다. 그 이유는, 본 형태에서는 소신호 트랜지스터 등의 비교적 작은 회로 소자로부터 순서적으로 실장을 행하고 있기 때문이다. 소신호 트랜지스터 등의 회로 소자를 고정 부착한 후에는, 대형의 패드(18A)의 상면에 땜납 페이스트를 인쇄하는 것은 곤란해진다. 그래서, 패드(18A)에 용융된 땜납(19A)을 미리 준비함으로써 이 문제를 회피할 수 있다.
도4의 (B) 및 도4의 (C)를 참조하면, 다음에 가열 용융을 행하는 리플로우의 공정에 의해 땜납 페이스트(21A)를 용융시켜, 패드(18A 및 18C)의 상면에 땜납(19A)을 형성한다. 도4의 (B)는 땜납(19A)이 형성된 후의 기판(16)의 단면도이고, 도4의 (C)는 그 평면도이다.
땜납 페이스트(21A)의 가열 용융은, 기판(16)의 이면을 히터 블록으로 가열하여, 상방으로부터 적외선을 조사하여 행한다. 땜납 페이스트(21A)가 주석 아연의 공정 땜납을 포함하는 경우에는, 리플로우의 온도는 220 ℃ 정도이다. 또한, 땜납 페이스트(21A)가 무연 땜납(예를 들어 Sn/Ag3.5/Cu0.5)인 경우는, 리플로우의 온도는 250 ℃ 정도이다.
본 형태에서는, 땜납 페이스트(21A)에 소정의 비율로 유황이 함유됨으로써, 땜납의 수축을 억지하고, 땜납 페이스트(21A)를 가열 용융하여 땜납(19A)을 형성할 수 있다. 따라서, 도4의 (C)를 참조하여 패드(18A, 18C)의 표면은 전면적으로 땜납(19A)에 의해 덮여 있다. 특히, 히트 싱크가 고정 부착되는 대형의 패드(18A)에서는 수축이 발생되기 쉬운 경향이 있지만, 유황을 포함하는 본 형태의 땜납 페이스트(21A)를 이용하면 그 위험성을 배제할 수 있다.
도4의 (D)는 땜납(19A)이 상부에 형성된 패드(18A)의 확대 단면도이다. 상기 도면을 참조하여, 유황을 포함하는 땜납 페이스트(21A)를 용융함으로써, 땜납(19A)은 패드(18A)의 상면 전역에 형성되어 있다. 따라서, 땜납(19A)의 상면은 형상이 평탄면에 가까운 매끄러운 곡면으로 이루어져 있고, 땜납 페이스트(21A)를 용융할 때에 발생되는 플럭스(24)는 땜납(19A)의 상면에 부착된다. 이로부터, 주위에 유출되는 플럭스의 양은 제한되어 있어, 부식력이 강한 플럭스에 의해 주위의 패턴이 부식하는 것을 억지할 수 있다. 상술한 바와 같이, 본 형태에서 이용하는 플럭스는 가장 활성력이 강한 RA 타입이다. 활성력이 강한 RA 타입의 플럭스는 산 화력도 강하기 때문에, 이 플럭스가 기판(16)의 표면에 누출되면, 도전 패턴(18)을 부식시킬 우려가 있다. 그래서 본 형태에서는, 땜납(19A)의 상면을 매끄러운 곡면으로 하고, 플럭스(24)를 땜납(19A)의 상면에 부착시켜 주위로의 누출을 방지하고 있다.
또한 본 형태에서는, 패드(18A)의 표면에 니켈로 이루어지는 도금막(20)이 형성되어 있으며, 이것도 수축의 방지에 기여하고 있다. 구체적으로는, 동으로 이루어지는 패드(18A)의 표면에 도금막(20)을 형성하고, 이 도금막(20)의 표면에 땜납(19A)을 형성함으로써, 땜납(19A)과 패드(18A)가 바로 접촉하는 것을 방지할 수 있다. 따라서, 땜납의 주성분인 주석과, 패드의 재료인 동의 금속간 화합물이 생성되지 않는다. 본 형태의 구성에 의해, 땜납의 주성분인 주석과 도금막(20)의 재료인 니켈의 금속간 화합물이 생성된다. 즉, 도금막(20)과 땜납(19A)의 경계면에, Ni/Sn 합금층(13)이 형성된다. Ni/Sn 합금층(13)은 Cu/Sn 합금층보다도 땜납의 습윤성이 우수하다. 따라서, 본 형태에서는 금속간 화합물의 땜납의 습윤성이 나쁜 것에 따른 수축의 발생은 억지된다.
땜납 페이스트(21A)를 가열 용융함으로써, 유황의 대부분은 플럭스 성분과 함께 땜납(19A)의 외부로 유출된다고 생각할 수 있다. 그러나, 근소한 양의 유황은 땜납(19A)의 내부에 잔류하여, 땜납(19A)이 재용융하는 이후의 공정에서 용융한 땜납(19A)의 표면 장력을 저감시키고 있을 가능성도 있다.
제3 공정 : 도5 참조
본 공정에서는, 소신호 트랜지스터 등을 기판(16)에 고정 부착한다.
도5의 (A)를 참조하면, 우선 스크린 인쇄에 의해 패드(18B)의 상면에 땜납 페이스트(21B)를 도포한다. 그리고, 땜납 페이스트(21B)의 상부에 칩 부품(14B) 및 트랜지스터(14C)를 가장착한다. 본 공정에서 이용하는 땜납 페이스트(21B)는 로진계의 플럭스를 포함하는 것이 바람직하다. 수용성인 것과 비교하여 부식성이 약한 로진계의 플럭스를 이용함으로써, 패드(18B)의 주위에 위치하는 도전 패턴(18)이 부식하는 것을 방지할 수 있다. 또한, 땜납 페이스트(21B)로서는 전 공정에서 이용한 유황을 포함하는 땜납 페이스트라도 좋고, 유황을 포함하지 않는 땜납 페이스트라도 좋다. 패드(18B)는 소신호 트랜지스터(14C)나 칩 부품(14B) 등이 고정 부착되는 작은 패드이다. 따라서, 대형의 패드(18A)와 비교하면 땜납의 수축이 발생될 우려가 적다.
도5의 (B)를 참조하여, 다음에 상부에 칩 부품(14B) 등이 적재된 땜납 페이스트(21B)를 가열 용융하여, 이들의 회로 소자를 고정 부착한다. 본 공정에서의 리플로우 온도는 땜납(19A)을 용융한 전 공정과 동등하다. 따라서, 땜납 페이스트(21B)를 용융하여 땜납(19B)을 형성함으로써 패드(18A)의 상부에 형성된 땜납(19A)도 다시 용융된다.
대형의 패드(18A)에 부착된 땜납(19A)이 재용융되면, 수축이 발생되어 버릴 우려가 높다. 그 이유는, 재용융되는 땜납(19A)에는 납땜성을 향상시키는 플럭스가 함유되어 있지 않기 때문이다. 또한, 대형의 패드(18A)에 부착된 다량의 땜납(19A)이 용융되면, 큰 표면 장력이 작용하는 것도 수축의 발생 원인이다.
그래서 본 형태에서는, 패드(18A)의 표면에 니켈로 이루어지는 도금막(20)을 형성하여, 땜납(19A)이 패드(18A)에 바로 접촉하지 않도록 함으로써, 수축의 발생을 억지하고 있다. 구체적으로는, 도금막(20)의 형성에 의해 땜납에 포함되는 주석과 패드의 재료인 동이 바로 접촉하지 않으므로, 양자의 금속간 화합물로 이루어지는 Cu/Sn 합금층이 형성되지 않는다. 본 형태의 구성에 의해 도금막의 표면에 형성되는 Ni/Sn 합금층은 Cu/Sn 합금층보다도 납땜성이 우수하므로, 본 공정에서는 땜납(19A)의 수축이 억지되어 있다.
상기 공정이 종료한 후에, 세선(15B)을 거쳐서 소신호의 트랜지스터(14C)는 도전 패턴(18)과 전기적으로 접속된다. 또한, 소신호 트랜지스터(14C)의 고정 부착은 Ag 페이스트 등의 도전성 페이스트를 거쳐서 행해도 좋다.
도5의 (C)에 본 공정이 종료한 후의 기판(16)의 평면도를 도시한다. 패드(18A)의 표면에 형성된 땜납(19A)에는 수축이 발생되어 있지 않다. 즉, 패드(18A)의 표면 전역은 땜납(19A)에 의해 피복되어 있다.
도6을 참조하여, 상기 공정이 종료한 후의 땜납(19A)과 도금막(20)의 경계의 상세를 설명한다. 도6의 (A)는 상기 공정이 종료한 후의 기판(16)의 단면이고, 도6의 (B)는 땜납(19A)과 도금막(20)의 경계를 촬영한 SEM 화상이다.
도6의 (B)를 참조하면, 땜납(19A)과 도금막(20)의 경계에는 두께가 2 ㎛ 정도인 합금층(13)이 생성되어 있다. 이 합금층(13)은, 상술한 바와 같이 땜납(19A)에 포함되는 주석과, 도금막(20)의 재료인 니켈로 이루어진다. 본 형태의 합금층(13)이 생성되는 속도는, 배경 기술에서 서술한 동을 포함하는 합금층과 비교하면 매우 느리다.
또한 니켈은, 그 하부에 형성되는 Cu의 배리어막이 되어, Ni의 표면에 Cu가 석출되는 것을 억지할 수 있다. 따라서, Cu와 Sn의 반응이 매우 억제되어 수축의 발생이 억지되어 있다. 또한, 합금층(13)의 표면은 배경 기술과 비교하면 거친 면으로 되어 있어, 액상화된 땜납(19A)이 이동하기 어려운 환경으로 이루어져 있다. 이 사항도, 수축의 방지에 기여하고 있다.
제4 공정 : 도7 참조
본 공정에서는, 패드(18A)에 히트 싱크(14D)를 적재한다.
도7의 (A)를 참조하면, 우선 상부에 파워 트랜지스터(14A)가 고정 부착된 히트 싱크(14D)를 패드(18A)의 상부에 형성된 땜납(19A)에 적재한다. 그 후에, 핫 플레이트를 이용하여 기판(16)을 가열함으로써, 패드(18A)의 상부에 형성된 땜납(19A)을 다시 용융하여, 히트 싱크(14D)를 패드(18A)에 고정 부착시킨다. 여기서, 히트 싱크(14D)의 구체적인 크기는, 세로 × 가로 × 두께가 8 mm × 8 mm × 2 mm 정도이다. 본 형태에 있어서는, 핫 플레이트를 이용한 수법 대신에, 리플로우로(爐)를 이용한 리플로우 공정에 의해 땜납을 용융시켜도 좋다.
본 형태에서는 땜납(19A)의 수축이 억지되어 있으므로, 히트 싱크(14D)의 이면 전체가 땜납(19A)을 거쳐서 패드(18A)에 고정 부착되어 있다. 따라서, 히트 싱크(14D)의 상부에 적재된 파워 트랜지스터(14A)의 방열성은 확보되어 있다.
도7의 (B)를 참조하여, 다음에 파워 트랜지스터(14A)의 이미터 전극 및 베이스 전극과 소정의 도전 패턴(18)을, 직경이 300 ㎛ 정도인 태선(15A)을 이용하여 접속한다.
본 형태에서는, 소형의 소신호 트랜지스터(14C)의 고정 부착 및 세선(15B)의 형성을 행한 후에 히트 싱크(14D)를 고정 부착하고 있다. 이는, 히트 싱크(14D)를 고정 부착한 후에는, 그 근방에 트랜지스터(14C)의 배치 및 세선(15B)의 형성이 곤란해지기 때문이다. 소형의 회로 소자를 고정 부착한 후에, 대형의 회로 소자인 히트 싱크(14D)를 배치함으로써, 소형의 회로 소자를 히트 싱크(14D)의 부근에 배치할 수 있다.
제5 공정 : 도8 참조
본 공정에서는, 리드(11)의 고정 부착 및 밀봉 수지(12)의 형성을 행한다.
도8의 (A)를 참조하여, 우선 패드(18C)의 상부에 리드(11)를 적재한 후에, 땜납(19A)을 용융시켜 리드를 고정 부착한다. 구체적으로는 기판(16)을 핫 플레이트로 가열하면서, 광빔을 조사하여 땜납(19A)을 용융시키고 리드(11)를 고정 부착하고 있다.
도8의 (B)를 참조하여, 다음에 기판(16)의 표면에 고정 부착된 회로 소자가 피복되도록 트랜스퍼 몰드에 의해 밀봉 수지(12)를 형성한다. 구체적으로는, 기판(16)의 측면 및 이면도 피복되도록 밀봉 수지(12)가 형성되어 있다. 여기서, 기판(16)의 이면을 외부로 노출시켜 밀봉 수지(12)를 형성할 수도 있다. 또한, 케이스재를 이용하여 기판(16)의 표면을 밀봉할 수도 있다. 상술한 공정에 의해, 도1에 도시한 바와 같은 혼성 집적 회로 장치(10)가 형성된다.
<제3 실시 형태>
본 실시 형태에서는, 혼성 집적 회로 장치를 제조하는 것 외의 제조 방법을 설명한다. 여기서는, 땜납 페이스트를 일괄하여 용융하고, 회로 소자를 고정 부착하고 있다.
도9의 (A)를 참조하면, 우선 표면에 도전 패턴(18)이 형성된 기판(16)을 준비하여, 원하는 패드에 땜납 페이스트(21)를 도포한다. 본 형태에서는, 도전 패턴(18)에 의해 패드(18A) 및 패드(18B)가 형성되어 있다. 패드(18A)는 히트 싱크가 고정 부착되는 패드로, 예를 들어 9 mm × 9 mm 정도 이상으로 대형으로 형성되어 있다. 패드(18B)는 칩 저항 등의 칩 부품이나 소신호 트랜지스터가 고정 부착되는 패드로, 패드(18A)보다도 작게 형성된다.
본 형태에서는, 수축이 발생되기 쉬운 대형의 패드(18A)의 표면에, 니켈로 이루어지는 도금막(20)이 형성되어 있다. 따라서, 땜납 페이스트(21)를 용융시켜도, 납땜성이 나쁜 Cu/Sn 합금층은 형성되지 않는다. 본 형태는 Cu/Sn 합금층보다도 납땜성이 우수한 Ni/Sn 합금층이 도금막(20)의 표면에 형성된다.
또한, 본 공정에서 이용하는 땜납 페이스트(21)는 제2 실시 형태와 마찬가지로 유황이 혼입된 플럭스를 이용할 수 있다. 유황은 플럭스에 대해 20 PPM 내지 80 PPM의 범위로 혼입된다. 유황이 첨가됨으로써, 용융한 땜납 페이스트(21)의 표면 장력이 저감된다.
도9의 (B)를 참조하면, 다음에 히트 싱크(14D) 등의 회로 소자를 땜납 페이스트(21)에 가접착한 후에, 리플로우를 행함으로써 회로 소자를 고정 부착한다. 구체적으로는, 파워 트랜지스터(14A)가 상부에 적재된 히트 싱크(14D)를, 칩 마운터를 이용하여 패드(18A)에 가접착한다. 그리고, 칩 부품(14B) 및 소신호 트랜지 스터(14C)를 소형의 패드(18B)에 가접착한다. 또한, 이들 회로 소자의 가접착이 모두 종료된 후에, 가열 용융을 행함으로써 땜납 페이스트를 용융시켜, 회로 소자를 땜납(19)에 의해 고정 부착시킨다. 본 공정에서는, 유황이 포함된 땜납 페이스트를 이용하고 있으므로, 땜납의 수축이 억지되어 있다. 또한 본 공정에서는, 땜납을 거쳐서 고정 부착되는 소자를 일괄하여 리플로우하고 있으므로, 제조 공정을 단축화할 수 있는 이점이 있다. 또한, 땜납의 리플로우가 종료된 후에, Ag 페이스트 등의 도전성 페이스트를 거쳐서 소신호의 트랜지스터가 고정 부착되어도 좋다.
상술한 바와 같이, 본 형태에서는 패드(18A) 등의 상면은 도금막(20)에 의해 덮여 있다. 따라서, 패드(18A)의 상부에 도포된 땜납 페이스트(21)를 용융시키면, 납땜성이 우수한 Ni/Sn 합금층이 도금막(20)의 표면에 형성되기 때문에, 땜납(19)의 수축이 억지되어 있다.
도9의 (C)를 참조하면, 다음에 금속 세선을 거쳐서 원하는 도전 패턴(18)과 회로 소자를 접속한다. 구체적으로는, 직경이 80 ㎛ 정도인 알루미늄선으로 이루어지는 세선(15B)을 거쳐서, 소신호 트랜지스터(14C)의 전극과 원하는 도전 패턴(18)을 접속한다. 그리고, 직경이 300 ㎛ 정도인 알루미늄선으로 이루어지는 태선(15A)을 거쳐서, 파워 트랜지스터(14A)의 전극과 원하는 도전 패턴(18)을 접속한다.
도9의 (D)를 참조하면, 다음에 기판(16)의 주변부에 설치한 패드(18C)에 리드(11)를 고정 부착한 후에, 적어도 기판(16)의 표면이 피복되도록 밀봉 수지(12)를 형성한다. 상술한 공정에서 혼성 집적 회로 장치가 제조된다.
본 형태에서는, 땜납 페이스트를 이용하여 고정 부착되는 회로 소자를 일괄하여 리플로우하고 있으므로, 공정을 단축화한 제조 방법을 제공할 수 있다.
본 발명의 회로 장치 및 그 제조 방법에 따르면, 회로 소자가 실장되는 패드의 표면에 도금막을 형성함으로써, 패드의 표면에 부착되는 땜납에 수축이 발생하는 것을 억지할 수 있다. 구체적으로는, 패드를 덮도록 형성된 도금막의 표면에 땜납을 부착시키고, 이 땜납을 거쳐서 히트 싱크 등의 회로 소자를 고정 부착시키고 있다. 따라서, 땜납이 바로 패드에 접촉하지 않으므로, 땜납에 포함되는 주석과 패드의 재료인 동의 금속간 화합물로 이루어지는 합금층이 형성되지 않는다. 동과 주석으로 이루어지는 금속간 화합물은 납땜성이 나쁘기 때문에, 이 금속간 화합물의 생성을 방지함으로써 패드에 대한 땜납의 습윤성을 향상시킬 수 있다.
종래에 있어서는, 특히 무연 땜납을 이용하면 동과 주석로 이루어지는 금속간 화합물에 의한 땜납의 수축의 문제가 발생되어 있었지만, 본 발명의 구성에 의해 이 화합물 자체가 형성되지 않는다. 따라서, 습윤성이 나쁜 무연 땜납을 비교적 대형의 패드에 부착시킨 경우라도, 땜납에 수축이 발생하는 것을 억지할 수 있다.

Claims (26)

  1. 도전 패턴 및 회로 소자로 이루어진 전기회로가 기판의 상면에 형성된 회로 장치이며,
    상기 도전 패턴으로 이루어진 패드와,
    상기 패드의 상면을 피복하는 니켈로 이루어진 도금막과,
    주석을 주재료로 하는 무연 땜납을 거쳐서 상기 패드의 상면에 고정 부착된 반도체 소자 또는 히트 싱크를 구비하고,
    상기 도금막과 상기 땜납의 경계에는 주석과 니켈을 함유하는 합금층이 생성되는 것을 특징으로 하는 회로 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서, 상기 땜납을 거쳐서 상기 회로 소자가 고정 부착되는 모든 상기 패드를 상기 도금막에 의해 피복하는 것을 특징으로 하는 회로 장치.
  6. 삭제
  7. 제1항에 있어서, 상기 도금막은 전해 도금법에 의해 형성되는 것을 특징으로 하는 회로 장치.
  8. 삭제
  9. 제1항에 있어서, 상기 합금층과 상기 땜납의 경계면은 거친 면인 것을 특징으로 하는 회로 장치.
  10. 제1항에 있어서, 상기 합금층의 땜납의 습윤성은 동과 주석을 함유하는 합금보다도 우수한 것을 특징으로 하는 회로 장치.
  11. 기판의 상면에 도전 패턴 및 회로소자로 이루어진 전기 회로를 형성하는 회로 장치의 제조 방법이며,
    니켈로 이루어진 도금막에 의해 상면이 피복된 패드를 포함하는 도전 패턴을 기판의 상면에 형성하는 제1 공정과,
    상기 도금막의 상면에 주석을 주재료로 하는 무연 땜납 페이스트를 도포하여 용융함으로써, 상기 패드를 피복하는 도금막의 상면에 땜납을 형성하는 제2 공정과,
    상기 땜납을 재가열 용융함으로써, 용융된 상기 땜납을 거쳐서 반도체 소자 또는 히트 싱크를 상기 패드에 고정 부착하는 제3 공정을 구비하고,
    상기 패드의 상면을 피복하는 상기 도금막과 상기 땜납의 경계에 주석과 니켈을 함유하는 합금층이 생성되는 것을 특징으로 하는 회로 장치의 제조 방법.
  12. 기판의 상면에 도전 패턴 및 회로소자로 이루어진 전기 회로를 형성하는 회로 장치의 제조 방법이며,
    니켈로 이루어진 도금막에 의해 상면이 피복된 제1 패드와, 상기 제1 패드보다도 작은 제2 패드를 포함하는 도전 패턴을 기판의 상면에 형성하는 제1 공정과,
    상기 제1 패드의 상면에 형성된 상기 도금막에 주석을 주재료로 하는 무연 땜납 페이스트를 도포하여 가열 용융하고, 상기 제1 패드를 피복하는 도금막의 상면에 땜납을 용융하여 부착시키는 제2 공정과,
    상기 제2 패드의 상면에 도포된 땜납 페이스트를 용융하여, 소신호 트랜지스터 또는 칩 부품을 상기 제2 패드에 고정 부착시키는 제3 공정과,
    상기 제1 패드의 상면을 피복하는 상기 도금막에 부착된 상기 땜납을 재용융시켜, 파워 트랜지스터 또는 히트 싱크를 상기 제1 패드에 고정 부착하는 제4 공정을 구비하고,
    상기 제1 패드의 상면을 피복하는 상기 도금막과 상기 땜납의 경계에 주석과 니켈을 함유하는 합금층이 생성되는 것을 특징으로 하는 회로 장치의 제조 방법.
  13. 삭제
  14. 제11항 또는 제12항에 있어서, 상기 땜납은 복수회 용융되는 것을 특징으로 하는 회로 장치의 제조 방법.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 제11항 또는 제12항에 있어서, 상기 도금막은 전해 도금법에 의해 형성되는 것을 특징으로 하는 회로 장치의 제조 방법.
  19. 삭제
  20. 제11항 또는 제12항에 있어서, 상기 합금층의 표면은 거친 면인 것을 특징으로 하는 회로 장치의 제조 방법.
  21. 제1항에 있어서,
    상기 기판은 금속으로 이루어진 기판이고,
    상기 기판의 상면은 수지를 포함하는 절연층에 의해 전면적으로 피복되고,
    상기 도전 패턴은 상기 절연층의 상면에 형성되는 것을 특징으로 하는 회로 장치.
  22. 제11항에 있어서, 상기 땜납은 주석, 은 및 동이 함유되는 것을 특징으로 하는 회로장치의 제조 방법.
  23. 제11항에 있어서,
    상기 제2 공정 및 상기 제3 공정에서는,
    상기 기판을 이면으로부터 히타 블록으로 가열하여, 상기 땜납 또는 상기 땜납 페이스트를 용융하는 것을 특징으로 하는 회로 장치의 제조 방법.
  24. 제12항에 있어서, 상기 땜납은 주석, 은 및 동이 함유되는 것을 특징으로 하는 회로 장치의 제조 방법.
  25. 제12항에 있어서,
    상기 제3 공정에서는,
    상기 기판을 이면으로부터 히타 블록으로 가열하고,
    상기 제2 패드의 상면에 부착된 상기 땜납 페이스트를 용융시킴과 함께 상기 제1 패드의 상면에 형성된 상기 땜납을 재용융시키는 것을 특징으로 하는 회로 장치의 제조 방법.
  26. 제12항에 있어서,
    상기 제3 공정에서는, 로진계의 플럭스가 혼입된 땜납 페이스트가 사용되는 것을 특징으로 하는 회로 장치의 제조 방법.
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