WO2022244395A1 - 半導体装置 - Google Patents

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WO2022244395A1
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layer
bonding
wiring
semiconductor device
wiring layer
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文彦 百瀬
浩永 大山
康彰 穂積
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富士電機株式会社
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Definitions

  • the present invention relates to semiconductor devices.
  • a semiconductor chip on which a semiconductor element is mounted is joined to a mounting board such as a printed wiring board (PWB) or an insulating circuit board, or a lead frame.
  • PWB printed wiring board
  • Pb-free solder that does not contain lead (Pb), which is harmful to the environment and the human body, has been widely used as a bonding material for semiconductor devices.
  • lead-free solders tin-silver (SnAg)-based, tin-antimony (SnSb)-based solders (Sn-based solders) containing tin (Sn) as a main component are used.
  • SnPb eutectic solder has a melting point of about 183.degree. C., whereas SnAg-based solder has a melting point about 40.degree.
  • Metal coatings such as copper foil and silver brazing material are used for mounting substrates. is provided with a nickel (Ni) plating film.
  • a Ni--Sn intermetallic compound is formed in a flat layer at the bonding layer interface.
  • a bonding layer formed between a Cu wiring layer of a mounting substrate and a semiconductor chip is composed of a Cu 3 Sn intermetallic compound layer on the Cu wiring layer side and a (Cu, Ni) 6 Sn 5 layer on the semiconductor chip side. It is described that crack generation is suppressed by forming a two-layer structure with an intermetallic compound layer.
  • a bonding material in which a Ni thin film, a Sn thin film, a Ni thin film, and a Cu thin film are laminated in this order is used between a Cu wiring layer and a semiconductor chip, and a temperature of about 232° C. to 400° C. is obtained by a liquid phase diffusion bonding method. is bonded at a temperature of
  • Patent Documents 2 and 3 describe a method of forming a bonding layer by placing a Cu layer between a Ni-plated member to be bonded and a Sn-based solder material in order to suppress Ni erosion.
  • a Cu6Sn5 or ( Cu,Ni) 6Sn5 compound layer is provided in the central portion
  • Ni3Sn4 or ( Ni , Cu) 3Sn4 is provided in the outer peripheral portion. It is disclosed that a compound layer is formed.
  • Patent Document 3 Cu 6 Sn 5 or (Cu, Ni) 6 is formed between the member to be joined and the Sn-based solder layer by heating at a temperature higher than the solidus temperature of the Sn-based solder material and lower than the liquidus temperature of the Sn-based solder material. It is disclosed that a Sn5 compound layer is formed.
  • Patent Document 4 describes that, in soldering onto the Ni plating layer, a Cu-Sn compound layer is formed on the Ni plating layer by using Sn-based solder to which Cu is added as a bonding material. .
  • an object of the present invention is to provide a semiconductor device that is easy to assemble and has high reliability and corrosion resistance.
  • One aspect of the present invention includes: (a) a mounting member having a wiring layer containing copper as a main component; (c) a bonding layer metallurgically bonded to the wiring layer in the opening; and (d) a second coating layer metallurgically bonded to the bonding layer on the upper surface of the bonding layer and containing nickel. and (e) a semiconductor chip whose lower surface is covered with a second covering layer, wherein the bonding layer includes a lower layer in contact with the wiring layer, an upper layer in contact with the second covering layer, and an intermediate layer between the lower and upper layers.
  • the gist is a semiconductor device having layers, the lower layer and the upper layer containing intermetallic compounds containing tin, copper and nickel as main components, and the intermediate layer containing tin as a main component and an alloy containing no lead. do.
  • FIG. 2 is an enlarged view of part A in FIG. 1; It is a cross-sectional outline drawing which shows an example of the conventional semiconductor device.
  • 4 is an enlarged view of a portion B in FIG. 3;
  • FIG. 3 is a schematic cross-sectional view of the semiconductor device according to the embodiment after a power cycle test is performed;
  • FIG. is a cross-sectional schematic diagram after implementing a power cycle test to the conventional semiconductor device.
  • FIG. 4A to 4C are schematic cross-sectional views showing an example of steps of a method for manufacturing a semiconductor device according to an embodiment
  • FIG. 10 is a schematic cross-sectional view showing an example of the process subsequent to FIG. 9 in the method of manufacturing the semiconductor device according to the embodiment
  • FIG. 11 is a schematic cross-sectional view showing an example of a step subsequent to FIG. 10 in the method of manufacturing the semiconductor device according to the embodiment
  • a semiconductor device includes a mounting member 1, a coating layer (first coating layer) 2, a bonding layer 3, a coating layer (second coating layer) 6, and a semiconductor chip 7.
  • the mounting member 1 has, for example, an insulating substrate 1a and a wiring layer 1b mainly composed of copper (Cu).
  • the covering layer 2 contains nickel (Ni) and covers the wiring layer 1b.
  • the covering layer 2 has an opening 8 through which a part of the upper surface of the wiring layer 1b is exposed.
  • the bonding layer 3 includes a lower layer 5a metallurgically bonded to the wiring layer 1b in the opening 8 of the covering layer 2, an upper layer 5b metallurgically bonded to the covering layer 6, and a layer between the lower layer 5a and the upper layer 5b. has an intermediate layer 4 in the The intermediate layer is an alloy layer containing Sn as a main component.
  • the coating layer 6 contains nickel (Ni) and covers the bottom surface of the semiconductor chip 7 .
  • an insulating circuit board having a wiring layer 1b provided on the upper surface of an insulating substrate 1a is exemplified.
  • the insulating circuit board includes, for example, a direct copper bonding (DCB) substrate in which copper (Cu) is eutectic bonded to the surface of a ceramic substrate, and copper (Cu) is bonded to the surface of a ceramic substrate by an active metal brazing (AMB) method.
  • An AMB substrate or the like on which metal is arranged can be adopted.
  • Silicon nitride (Si 3 N 4 ), aluminum nitride (AlN), alumina (Al 2 O 3 ), etc. can be used as the material of the ceramic substrate.
  • a printed wiring board in which a wiring layer mainly composed of copper (Cu) is provided on a resin substrate, a lead frame mainly composed of copper (Cu), aluminum (Al), or the like, A wiring member such as a metal plate or metal foil may be used.
  • the semiconductor material of the semiconductor chip 7 is silicon carbide (SiC).
  • SiC silicon carbide
  • Semiconductor materials other than SiC, such as silicon (Si), gallium nitride (GaN), lonsdaleite (hexagonal diamond), and aluminum nitride (AlN) can be used for the semiconductor chip 7 .
  • Semiconductor elements forming the semiconductor chip 7 include three-terminal elements such as IGBTs and MOSFETs, and two-terminal elements such as free wheel diodes (FWD) and Schottky barrier diodes (SBD).
  • bipolar transistors BPT
  • static induction transistors SIT
  • static induction thyristors SI thyristors
  • gate turn-off thyristors GTO thyristors
  • the upper surface of the wiring layer 1b of the mounting member 1 and the lower surface of the semiconductor chip 7 are coated with coating layers 2 and 6 by Ni plating or the like, respectively.
  • a lead-free solder that does not contain Pb, which is harmful to the environment and the human body is used as a joining material.
  • Sn-based solder such as SnAg-based or SnSb-based solder containing Sn as a main component is used.
  • the Sn-based solder may contain trace amounts of additive elements such as indium (In), zinc (Zn), bismuth (Bi), and magnesium (Mg) in addition to the main additive elements Ag and Sb.
  • the Sn-based solder preferably does not contain Cu, but may contain Cu as long as the content is very small, for example, 0.5% by mass or less.
  • a chip 7 is placed.
  • the semiconductor chip 7 is soldered and mounted on the mounting member 1 by heating to about 260° C. in a reflow furnace or the like.
  • the bonding material melted during soldering in this bonding step wets the wiring layer 1b and the covering layer 6, so that the bonding layer 3 is metallurgically bonded to the wiring layer 1b exposed in the opening 8 of the covering layer 2. and metallurgically bonded to the covering layer 6 .
  • the bonding layer 3 having the lower layer 5a in contact with the wiring layer 1b, the upper layer 5b in contact with the covering layer 6, and the intermediate layer 4 between the lower layer 5a and the upper layer 5b is formed.
  • the Sn--Cu--Ni compound mainly contains (Cu, Ni) 6 Sn 5 and may contain Cu 3 Sn containing trace amounts of Ni.
  • the intermediate layer 4 is an alloy containing Sn as a main component and not containing Pb.
  • the intermediate layer 4 also contains Ag or Sb contained as a component of the bonding material.
  • the intermediate layer 4 may contain Cu and Ni diffused from the wiring layer 1 b and the covering layer 6 .
  • Each of the lower layer 5 a and the upper layer 5 b has a rough surface on which a plurality of columnar protrusions are formed toward the intermediate layer 4 .
  • the Sn--Cu--Ni intermetallic compound forming the lower layer 5a and the upper layer 5b has higher mechanical strength than the Sn-based alloy forming the intermediate layer 4.
  • FIG. 2 is an enlarged view of part A in FIG.
  • the semiconductor chip 7 has a semiconductor layer 7a such as SiC and an electrode layer 7b such as titanium (Ti).
  • a small amount of Ni erosion occurs in the coating layer 6 at the bonding interface between the coating layer 6 and the bonding layer 3 .
  • the upper layer 5 b of the bonding layer 3 has a rough surface on which a plurality of columnar protrusions are formed toward the intermediate layer 4 .
  • the generated crack 10 tries to extend into the intermediate layer 4 mainly composed of Sn with low mechanical strength, but as shown in FIG.
  • the projections 5b meander the cracks 10, thereby suppressing the extension of the cracks 10 into the intermediate layer 4.
  • the lower layer 5a of the bonding layer 3 also has a rough surface on which a plurality of columnar protrusions are formed toward the intermediate layer 4. As shown in FIG. Therefore, cracks occurring at the bonding interface on the side of the mounting member 1 are also prevented from extending into the intermediate layer 4 .
  • the wiring layer 1b of the mounting member 1 is covered with the covering layer 2 except for the opening 8, corrosion resistance can be ensured.
  • Sn-based solder such as SnAg-based or SnSb-based solder to which a large amount of Cu is not added is used as the bonding material. Therefore, it is possible to prevent thermal deformation and deterioration of the printability of the solder material due to an increase in the melting point and viscosity of the bonding material, and it is possible to suppress deterioration in the assembly efficiency of the semiconductor device.
  • FIG. 3 is a cross-sectional view of a semiconductor device using a conventional mounting board plated with Ni.
  • a conventional semiconductor device includes a mounting member 1, a covering layer 12, a bonding layer 13, a covering layer 16, and a semiconductor chip 7, as shown in FIG.
  • the mounting member 1 has an insulating substrate 1a and a wiring layer 1b mainly composed of Cu.
  • the covering layer 12 contains Ni and covers the entire upper surface of the wiring layer 1b.
  • the bonding layer 13 has a lower layer 15a metallurgically bonded to the upper surface of the covering layer 12, an upper layer 15b metallurgically bonded to the covering layer 16, and an intermediate layer 14 between the lower layer 15a and the upper layer 15b. .
  • the bottom surface of the semiconductor chip 7 is covered with a coating layer 16 containing Ni.
  • the bonding material which is lead-free solder
  • the coating layer 12 covering the upper surface of the mounting member 1 by printing technology or the like, and the coating layer 16 is applied to the bottom surface of the bonding material.
  • a semiconductor chip 7 covered with is arranged.
  • the semiconductor chip 7 is soldered to the mounting member 1 by heating to about 260° C. in a reflow furnace or the like.
  • the bonding material is metallurgically bonded to the coating layer 12 and metallurgically bonded to the coating layer 16 .
  • the bonding layer 13 having the lower layer 15a in contact with the covering layer 12, the upper layer 15b in contact with the covering layer 16, and the intermediate layer 14 between the lower layer 15a and the upper layer 15b is formed.
  • an intermetallic compound containing Sn and Ni is formed in layers as the lower layer 15a and the upper layer 15b in the bonding layer 13 after cooling.
  • the lower layer 15a mainly the Ni 3 Sn 2 intermetallic compound is laminated on the covering layer 12 side, and mainly the Ni 3 Sn 4 intermetallic compound is laminated on the intermediate layer 14 side.
  • the Ni 3 Sn 2 intermetallic compound is laminated on the covering layer 16 side, and mainly the Ni 3 Sn 4 intermetallic compound is laminated on the intermediate layer 14 side.
  • the intermediate layer 14 of the bonding layer 13 is an alloy containing Sn as a main component and not containing Pb. Also, the intermediate layer 14 contains Ag, Sb, or Ni.
  • FIG. 4 is an enlarged view of the portion B in FIG. 3, that is, the bonding portion between the covering layer 16 covering the semiconductor chip 7 and the bonding layer 13.
  • the semiconductor chip 7 has a semiconductor layer 7a and an electrode layer 7b.
  • the crack 10a generated at the edge of the bonding layer 13 extends through the intermediate layer 14 parallel to the semiconductor chip 7. It easily spreads in the direction, causing early destruction of the semiconductor device.
  • illustration is omitted, a large amount of Ni erosion occurs in the coating layer 12 at the bonding interface with the bonding layer 13, and the lower layer 15a mainly composed of the Sn—Ni intermetallic compound faces the intermediate layer 14. It forms a flat layer.
  • FIG. 5 is a cross-sectional view after performing a power cycle test of 100,000 cycles on the semiconductor device according to the embodiment. As shown in FIG. 5, a fillet 9 is formed so that the end portion of the bonding layer 3 covers the wiring layer 1b exposed in the opening 8 of the covering layer 2 and is in contact with the upper surface of the covering layer 2 . A crack 10 generated at the interface with the bonding layer 3 is localized near the edge of the semiconductor chip 7 .
  • FIG. 6 shows the results of observation by a scanning microscope/energy dispersive X-ray spectrometer (SEM/EDX) for the C portion in FIG.
  • SEM/EDX scanning microscope/energy dispersive X-ray spectrometer
  • a dark gray portion is formed in a projecting shape near the interface of the coating layer 6 of the bonding layer 3 , and a gray portion is formed inside the bonding layer 3 .
  • the gray portion corresponds to the intermediate layer 4 having a high Sn content
  • the dark gray portion formed in the shape of a protrusion corresponds to the upper layer 5b having a lower Sn content than the intermediate layer 4.
  • the Ni distribution image of FIG. 6(c) light gray portions are formed corresponding to the Ni-containing coating layer 6, and gray portions are dots corresponding to the granular Ni precipitated in the bonding layer 3. exist.
  • gray portions are formed in the shape of protrusions corresponding to the upper layer 5b containing Cu.
  • the upper layer 5b containing the Sn--Ni--Cu intermetallic compound as a main component is formed in a projecting shape, and the extension of the crack 10 generated at the interface of the bonding layer 3 is suppressed. I know there is.
  • FIG. 7 is a cross-sectional view of a conventional semiconductor device after a power cycle test of 30,000 cycles. As shown in FIG. 7 , the bonding layer 13 is formed on the upper surface of the covering layer 12 . A crack 10 a generated at the interface with the bonding layer 13 extends parallel to the semiconductor chip 7 in the bonding layer 13 .
  • FIG. 8 shows the observation results of the D part in FIG. 7 by SEM/EDX.
  • (a) is an SEM image
  • (b) is a Sn distribution image
  • (c) is a Ni distribution image.
  • a crack 10a generated at the interface of the bonding layer 13 near the edge of the semiconductor chip 7 after the power cycle test extends in the bonding layer 13 parallel to the semiconductor chip 7.
  • FIG. Recognize From the Sn distribution images and Ni distribution images in FIGS. 8B and 8C, Sn and Ni are distributed in layers near the interface of the coating layer 16 of the bonding layer 13, and the layer in which Sn and Ni are distributed is the bonding layer. It is presumed to correspond to the upper layer 15b of 13.
  • the crack 10a generated at the interface of the bonding layer 13 extends parallel to the semiconductor chip 7. 13 and causes premature failure of the semiconductor device.
  • an insulated circuit board is used as the mounting member 1, but a wiring member such as a printed wiring board (PCB), a lead frame, a metal plate, or a metal foil may be used.
  • PCB printed wiring board
  • a metal plate a metal plate
  • a metal foil a metal foil
  • an insulating circuit board is prepared as a mounting member 1, in which a wiring layer 1b containing Cu as a main component is provided on the upper surface of the insulating board 1a.
  • a photoresist film is applied to the upper surface of the wiring layer 1b, and as shown in FIG. 9, a resist mask 20 is formed by patterning the photoresist film using a photolithography technique or the like.
  • a Ni plating layer is selectively formed on the upper surface of the wiring layer 1b.
  • the coating layer 2 containing Ni and having the opening 8 on the upper surface of the wiring layer 1b is formed.
  • the coating layer 2 may be formed by selectively forming openings 8 in the Ni-plated layer by laser processing or mechanical processing. Alternatively, the coating layer 2 may be formed by selectively providing openings 8 in the Ni plating layer provided on the entire surface of the wiring layer 1b using photolithography and etching techniques.
  • the semiconductor chip 7 is soldered and mounted on the mounting member 1 by heating to about 260° C. in a reflow furnace or the like.
  • the bonding material 3a melts and wets the wiring layer 1b and the coating layer 6, and Cu from the wiring layer 1b and Ni from the coating layer 6 diffuse into the molten bonding material 3a.
  • the cooled bonding layer 3 is formed with a lower layer 5a, an intermediate layer 4, and an upper layer 5b, as shown in FIG.
  • the lower layer 5a is metallurgically bonded to the wiring layer 1b exposed in the opening 8 of the covering layer 2.
  • the upper layer 5b is metallurgically bonded to the cover layer 6.
  • the intermediate layer 4 is formed between the lower layer 5a and the upper layer 5b.
  • the lower layer 5a and the upper layer 5b contain an intermetallic compound containing Sn, Cu, and Ni solidified into protrusions, and the intermediate layer 4 contains an alloy containing Sn as a main component.
  • a fillet 9 is formed at the end of the bonding layer 3 by spreading the bonding material 3a melted in the bonding process over the opening 8 to the upper surface of the coating layer 2 .
  • the surface of the wiring layer 1b of the mounting member 1 is selectively covered with the covering layer 2, and the Sn-based solder is deposited on the wiring layer 1b exposed in the opening 8.
  • Cu is diffused from the wiring layer 1b into the melted bonding material 3a to form the lower layer 5a and the upper layer 5b containing the Sn--Cu--Ni compound.
  • a crack 10 generated in the vicinity of the edge of the semiconductor chip 7 is meandered by the protrusion of the upper layer 5b containing a Sn--Cu--Ni compound having high mechanical strength as a main component. Therefore, extension of the crack 10 into the intermediate layer 4 can be suppressed.
  • the wiring layer 1b of the mounting member 1 is covered with the coating layer 2 containing Ni except for the opening 8, corrosion resistance can be ensured. Furthermore, in the embodiment, since the Sn-based solder which does not substantially add Cu is used, it is possible to prevent thermal deformation due to an increase in the melting point and viscosity of the bonding material 3a and deterioration of the printability of the solder material. It is possible to suppress deterioration in the assembling efficiency of the device.

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Abstract

組立が容易で、高信頼性及び耐腐食性を有する半導体装置を提供する。銅を主成分とする配線層（１ｂ）を有する実装部材（１）と、配線層（１ｂ）上面の一部が開口部（８）に露出するように配線層（１ｂ）を被覆し、ニッケルを含有する第１被覆層（２）と、開口部（８）において配線層（１ｂ）に金属学的に接合した接合層（３）と、接合層（３）の上面において接合層（３）が金属学的に接合し、ニッケルを含有する第２被覆層（６）と、第２被覆層（６）で下面が被覆された半導体チップ（７）とを備える。接合層（３）が、配線層（１ｂ）に接する下層（５ａ）、第２被覆層（６）に接する上層（５ｂ）、及び下層（５ａ）と上層（５ｂ）との間に中間層（４）を有し、下層（５ａ）及び上層（５ｂ）が錫、銅及びニッケルを含有する金属間化合物を主成分として含み、中間層（４）が錫を主成分とし、鉛を含有しない合金である。

Description

半導体装置
　本発明は、半導体装置に関する。
　一般的な半導体装置では、半導体素子を搭載した半導体チップがプリント配線基板（ＰＷＢ）や絶縁回路基板などの実装基板、あるいはリードフレームなどに接合されている。近年、環境や人体に有害な鉛（Ｐｂ）を含まない無鉛（Ｐｂフリー）はんだが半導体装置の接合材として多く採用されている。例えば、無鉛はんだとして、錫銀（ＳｎＡｇ）系、錫アンチモン（ＳｎＳｂ）系等の錫（Ｓｎ）を主成分としたはんだ（Ｓｎベースはんだ）が用いられている。従来のＳｎＰｂ共晶はんだが１８３℃程度の融点であるのに対して、ＳｎＡｇ系はんだは融点が４０℃程度高く、ＳｎＳｂ系はんだは融点が６０℃程度高くなる。実装基板には、銅箔や銀ロウ材などの金属被膜が使用されており、金属被膜中の銅（Ｃｕ）や銀（Ａｇ）が硫化水素によって腐食されることを防止するため金属層の表面にニッケル（Ｎｉ）めっき被膜が設けられている。
　Ｎｉめっき被膜が施された実装基板に半導体チップをＳｎベースはんだで接合した半導体装置においては、接合層界面にＮｉ－Ｓｎ金属間化合物が平坦な層状に形成される。このような半導体装置に温度サイクル試験やパワーサイクル試験を実施すると、半導体チップの端部から接合層内部に向かって半導体チップに平行にクラックが伸展し半導体装置の早期破壊に至る。
　特許文献１には、実装基板のＣｕ配線層と半導体チップとの間に形成した接合層を、Ｃｕ配線層側のＣｕ3Ｓｎ金属間化合物層と半導体チップ側の（Ｃｕ，Ｎｉ）6Ｓｎ5金属間化合物層との２層構造にして、クラック発生を抑制することが記載されている。特許文献１では、Ｃｕ配線層と半導体チップとの間に、Ｎｉ薄膜、Ｓｎ薄膜、Ｎｉ薄膜及びＣｕ薄膜を順に積層した接合材が使用され、液相拡散接合法により、２３２℃～４００℃程度の温度で接合している。
　特許文献２及び３には、Ｎｉ食われを抑制するためにＮｉめっきされた被接合部材とＳｎベースはんだ材との間にＣｕ層を設置して接合層を形成する方法が記載されている。特許文献２では、接合層と被接合部材の間において、中央部にＣｕ6Ｓｎ5又は（Ｃｕ，Ｎｉ）6Ｓｎ5化合物層、外周部にＮｉ3Ｓｎ4又は（Ｎｉ，Ｃｕ）3Ｓｎ4化合物層が形成されることが開示されている。特許文献３では、Ｓｎベースはんだ材の固相線温度以上、液相線温度以下の温度で加熱して被接合部材とＳｎベースはんだ層との間にＣｕ6Ｓｎ5又は（Ｃｕ，Ｎｉ）6Ｓｎ5化合物層が形成されることが開示されている。
　特許文献４には、Ｎｉめっき層上へのはんだ接合において、接合材としてＣｕが添加されたＳｎベースはんだを使用し、Ｎｉめっき層上にＣｕ－Ｓｎ化合物層を形成することが記載されている。
　Ｃｕが添加されたＳｎベースはんだを使用すると、Ｃｕ－Ｓｎ化合物層が接合界面に形成され、クラックの伸展を抑制することが可能となる。しかし、はんだ材にＣｕを添加すると、融点が高くなるため、はんだ接合温度が高くなって接合部材の熱変形が増大し、また、粘度も増大するため、はんだ材の印刷性が悪化する。その結果、半導体装置の組立性が低下してしまう。
特開２０２０－１５５７６１号公報 特開２０１８－８５３６６号公報 特開２０１８－８５３６０号公報 特許第６４２９２０８号公報
　上記課題に鑑み、本発明は、組立が容易で、高信頼性及び耐腐食性を有する半導体装置を提供することを目的とする。
　本発明の一態様は、（ａ）銅を主成分とする配線層を有する実装部材と、（ｂ）配線層上面の一部が開口部に露出するように配線層を被覆し、ニッケルを含有する第１被覆層と、（ｃ）開口部において配線層に金属学的に接合した接合層と、（ｄ）接合層の上面において接合層が金属学的に接合し、ニッケルを含有する第２被覆層と、（ｅ）第２被覆層で下面が被覆された半導体チップとを備え、接合層が、配線層に接する下層、第２被覆層に接する上層、及び下層と上層との間に中間層を有し、下層及び上層が錫、銅及びニッケルを含有する金属間化合物を主成分として含み、中間層が錫を主成分とし、鉛を含有しない合金である半導体装置であることを要旨とする。
　本発明によれば、組立が容易で、高信頼性及び耐腐食性を有する半導体装置を提供できる。
本発明の実施形態に係る半導体装置の一例を示す断面概略図である。 図１中のＡ部分の拡大図である。 従来の半導体装置の一例を示す断面外略図である。 図３中のＢ部分の拡大図である。 実施形態に係る半導体装置にパワーサイクル試験を実施した後の断面概略図である。 図５中のＣ部分における（ａ）ＳＥＭ像、（ｂ）Ｓｎ分布像、（ｃ）Ｎｉ分布像、及び（ｄ）Ｃｕ分布像である。 従来の半導体装置にパワーサイクル試験を実施した後の断面概略図である。 図７中のＤ部分における（ａ）ＳＥＭ像、（ｂ）Ｓｎ分布像、及び（ｃ）Ｎｉ分布像である。 実施形態に係る半導体装置の製造方法の工程の一例を示す断面外略図である。 実施形態に係る半導体装置の製造方法の図９に引き続く工程の一例を示す断面外略図である。 実施形態に係る半導体装置の製造方法の図１０に引き続く工程の一例を示す断面外略図である。
　以下、図面を参照して、本発明の実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の選択であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。同様に「表」「裏」の関係も１８０°回転すれば、反転した用語が定義される。
　本発明の実施形態に係る半導体装置は、図１に示すように、実装部材１、被覆層（第１被覆層）２、接合層３、被覆層（第２被覆層）６、及び半導体チップ７を備える。実装部材１は、例えば、絶縁基板１ａ及び銅（Ｃｕ）を主成分とする配線層１ｂを有する。被覆層２は、ニッケル（Ｎｉ）を含有し、配線層１ｂを被覆する。被覆層２は、配線層１ｂの上面の一部が露出した開口部８を有する。接合層３は、被覆層２の開口部８において配線層１ｂに金属学的に接合された下層５ａ、被覆層６に金属学的に接合された上層５ｂ、及び下層５ａと上層５ｂとの間に中間層４を有する。中間層は、Ｓｎを主成分とする合金層である。被覆層６は、ニッケル（Ｎｉ）を含有し、半導体チップ７の下面を被覆する。
　実施形態では、実装部材１として、絶縁基板１ａの上面に配線層１ｂが設けられた絶縁回路基板を例示している。絶縁回路基板は、例えば、セラミック基板の表面に銅（Ｃｕ）が共晶接合された直接銅接合（ＤＣＢ）基板、セラミック基板の表面に活性金属ろう付け（ＡＭＢ）法により銅（Ｃｕ）などの金属が配置されたＡＭＢ基板等を採用可能である。セラミック基板の材料は、例えば、窒化ケイ素（Ｓｉ3Ｎ4）、窒化アルミニウム（ＡｌＮ）、アルミナ（Ａｌ2Ｏ3）等を採用可能である。なお、実装部材１として、樹脂基板に銅（Ｃｕ）を主成分とする配線層を設けたプリント配線基板（ＰＣＢ）や、銅（Ｃｕ）やアルミニウム（Ａｌ）等を主成分とするリードフレーム、金属板、金属箔などの配線部材であってもよい。
　実施形態の説明において、半導体チップ７の半導体材料に炭化シリコン（ＳｉＣ）を用いて説明する。半導体チップ７には、ＳｉＣ以外にも、シリコン（Ｓｉ）、窒化ガリウム（ＧａＮ）、ロンズデーライト（六方晶ダイヤモンド）、窒化アルミニウム（ＡｌＮ）等の半導体材料が使用可能である。半導体チップ７をなす半導体素子としては、ＩＧＢＴやＭＯＳＦＥＴ等の３端子素子、フリーフォイールダイオード（ＦＷＤ）、ショットキーバリアダイオード（ＳＢＤ）等の２端子素子等が含まれる。また、半導体素子として、バイポーラトランジスタ（ＢＰＴ）、静電誘導トランジスタ（ＳＩＴ）、静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯサイリスタ）等も使用可能である。耐腐食性の観点から、実装部材１の配線層１ｂの上面、及び半導体チップ７の下面には、それぞれＮｉめっきなどにより被覆層２、６が被覆されている。
　半導体チップ７を実装部材１の配線層１ｂに接合する場合、環境や人体に有害なＰｂを含まない無鉛はんだを接合材として用いる。例えば、無鉛はんだとして、ＳｎＡｇ系、ＳｎＳｂ系などのＳｎを主成分とするＳｎベースはんだを用いる。なお、Ｓｎベースはんだは主な添加元素のＡｇやＳｂに加えて、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、ビスマス（Ｂｉ）、マグネシウム（Ｍｇ）などの添加元素を微量含有してもよい。ＳｎベースはんだはＣｕを含有しないことが好ましいが、含有量が微量、例えば、０．５質量%以下であればＣｕを含有していてもよい。図１に示した被覆層２の開口部８に露出した配線層１ｂの上面に無鉛はんだである接合材を印刷技術等により堆積し、接合材の上に被覆層６で下面が覆われた半導体チップ７を配置する。その後、接合工程においてリフロー炉などにより２６０℃程度に加熱して、半導体チップ７を実装部材１にはんだ付けして実装する。この接合工程のはんだ付け中に溶融した接合材が配線層１ｂ及び被覆層６とぬれることにより、接合層３が、被覆層２の開口部８に露出した配線層１ｂに金属学的に接合し、且つ、被覆層６に金属学的に接合する。その結果、配線層１ｂに接する下層５ａ、被覆層６に接する上層５ｂ、及び下層５ａと上層５ｂとの間に中間層４を有する接合層３が形成される。
　接合工程において接合材の加熱中に、配線層１ｂからＣｕが、被覆層６からＮｉが、それぞれ溶融した接合材の中に拡散する。溶融した接合材と被覆層６との界面では、被覆層６から拡散するＮｉによってＳｎ及びＮｉを含有する金属間化合物（以下において、Ｓｎ－Ｎｉ化合物とも表記する。）が生成される。このとき、配線層１ｂから接合材中に拡散するＣｕによって被覆層６側界面にＳｎ、Ｃｕ及びＮｉを含有する金属間化合物（以下において、Ｓｎ－Ｃｕ－Ｎｉ（金属間）化合物とも表記する。）が生成され、被覆層６からのＮｉの拡散に対する障壁となる。そのため、被覆層６側でのＳｎ－Ｎｉ化合物の生成が制限される。また、接合材の冷却時に、Ｓｎ－Ｃｕ－Ｎｉ化合物が、配線層１ｂ及び被覆層６との界面で柱状に凝固する。その結果、図１に示したように、冷却後の接合層３には、Ｓｎ－Ｃｕ－Ｎｉ化合物を含む下層５ａ及び上層５ｂが形成される。Ｓｎ－Ｃｕ－Ｎｉ化合物は、主として（Ｃｕ，Ｎｉ）6Ｓｎ5を含み、微量のＮｉを含有するＣｕ3Ｓｎが含まれてもよい。また、中間層４は、Ｓｎを主成分とし、Ｐｂを含有しない合金である。中間層４には、接合材の成分として含まれるＡｇまたはＳｂも含有される。中間層４に配線層１ｂ及び被覆層６から拡散したＣｕ及びＮｉが含まれてもよい。下層５ａ及び上層５ｂのそれぞれは、中間層４に向かって柱状の複数の突起が形成された粗面を有する。下層５ａ及び上層５ｂをなすＳｎ－Ｃｕ－Ｎｉ金属間化合物は、中間層４をなすＳｎを主成分とする合金よりも高い機械的強度を有する。なお、耐腐食性の観点から、図１に示すように、リフロー工程において接合材が溶融して、接合層３の端部が被覆層２の開口部８に露出する配線層１ｂを覆って被覆層２の上面に接するようにはんだ接合端部（フィレット）９を形成することが望ましい。
　図２は、図１中のＡ部分、即ち、半導体チップ７を被覆した被覆層６と接合層３との接合部分の拡大図である。図２に示すように、半導体チップ７は、ＳｉＣ等の半導体層７ａとチタン（Ｔｉ）などの電極層７ｂを有する。被覆層６と接合層３との接合界面において、被覆層６に少量のＮｉ食われが生じる。また、接合層３の上層５ｂは、中間層４に向かって柱状の複数の突起が形成された粗面を有する。半導体装置に温度サイクル試験やパワーサイクル試験を実施すると、熱応力により半導体チップ７の端部近傍の接合界面にクラック１０が発生する。発生したクラック１０は、機械的強度の低いＳｎを主成分とする中間層４の中に伸びようとするが、図２に示すように、機械的強度の高い金属間化合物を主成分とする上層５ｂの突起により蛇行させられ、中間層４内へのクラック１０の伸展が抑制される。また、図示は省略するが、接合層３の下層５ａも、中間層４に向かって柱状の複数の突起が形成された粗面を有する。したがって、実装部材１側の接合界面に発生するクラックも中間層４内に伸展することを抑制される。また、実装部材１の配線層１ｂは、開口部８以外は被覆層２で被覆されているので、耐腐食性を確保することができる。このように、実施形態では、接合材として、多量のＣｕを添加しないＳｎＡｇ系、ＳｎＳｂ系などのＳｎベースはんだを用いる。したがって、接合材の融点や粘度の増大による熱変形やはんだ材の印刷性の悪化を防止することができ、半導体装置の組立性の低下を抑制することが可能となる。
　従来の半導体装置では、実装基板のＣｕを主成分とする配線層全面にＮｉめっきを施して耐腐食性を確保している。図３は、Ｎｉめっきを施した従来の実装基板を用いた半導体装置の断面図である。従来の半導体装置は、図３に示すように、実装部材１、被覆層１２、接合層１３、被覆層１６、及び半導体チップ７を備える。実装部材１は、絶縁基板１ａ及びＣｕを主成分とする配線層１ｂを有する。被覆層１２はＮｉを含有し、配線層１ｂの上面全体を被覆する。接合層１３は、被覆層１２の上面に金属学的に接合された下層１５ａ、被覆層１６に金属学的に接合された上層１５ｂ、及び下層１５ａと上層１５ｂとの間に中間層１４を有する。半導体チップ７は、Ｎｉを含有する被覆層１６で下面が被覆される。
　実施の形態と同様に、従来の半導体装置においても、実装部材１の上面を覆う被覆層１２上に無鉛はんだである接合材を印刷技術等により堆積し、接合材の上に被覆層１６で下面が覆われた半導体チップ７を配置する。その後、接合工程においてリフロー炉などにより２６０℃程度に加熱して、半導体チップ７を実装部材１にはんだ付けする。この接合工程のはんだ付けによって、接合材は、被覆層１２に金属学的に接合し、且つ、被覆層１６に金属学的に接合する。その結果、被覆層１２に接する下層１５ａ、被覆層１６に接する上層１５ｂ、及び下層１５ａと上層１５ｂとの間に中間層１４を有する接合層１３が形成される。
　接合工程の加熱中に、被覆層１２及び被覆層１６のそれぞれからＮｉが溶融した接合材の中に拡散するが、被覆層１２で覆われた配線層１ｂからのＣｕの拡散は阻害される。そのため、図３に示したように、冷却後の接合層１３には、下層１５ａ及び上層１５ｂとして、Ｓｎ及びＮｉを含有する金属間化合物が層状に形成される。例えば、下層１５ａとして、被覆層１２側に主にＮｉ3Ｓｎ2金属間化合物が、中間層１４側に主にＮｉ3Ｓｎ4金属間化合物が積層する。上層１５ｂとして、被覆層１６側には主にＮｉ3Ｓｎ2金属間化合物が、中間層１４側には主にＮｉ3Ｓｎ4金属間化合物が積層する。接合層１３の中間層１４は、Ｓｎを主成分とし、Ｐｂを含有しない合金である。また、中間層１４には、ＡｇまたはＳｂやＮｉが含有される。
　図４は、図３中のＢ部分、即ち、半導体チップ７を被覆した被覆層１６と接合層１３との接合部分の拡大図である。図４に示すように、半導体チップ７は、半導体層７ａと電極層７ｂを有する。被覆層１６と接合層１３との接合界面において、被覆層１６に多量のＮｉ食われが生じる。また、Ｓｎ－Ｎｉ金属間化合物を主成分とする上層１５ｂが平坦な層状に形成されるため、接合層１３の端部で発生したクラック１０ａは半導体チップ７に平行に中間層１４の中を一方向に容易に伸展し、半導体装置の早期破壊を招いてしまう。図示は省略するが、接合層１３とのとの接合界面において、被覆層１２に多量のＮｉ食われが生じ、Ｓｎ－Ｎｉ金属間化合物を主成分とする下層１５ａが中間層１４に面して平坦な層状に形成される。
　図５は、実施形態に係る半導体装置に対して１００，０００サイクルのパワーサイクル試験を実施した後の断面図である。図５に示すように、接合層３の端部が被覆層２の開口部８に露出する配線層１ｂを覆って被覆層２の上面に接するようにフィレット９が形成されている。接合層３との界面に発生したクラック１０が、半導体チップ７の端部近傍に局在している。
　図６は、図５中のＣ部分の走査顕微鏡・エネルギ分散型Ｘ線分析装置（ＳＥＭ／ＥＤＸ）による観察結果を示している。図６において、（ａ）はＳＥＭ像、（ｂ）はＳｎ分布像、（ｃ）はＮｉ分布像、（ｄ）はＣｕ分布像を示す。図６（ａ）に示すように、パワーサイクル試験後に半導体チップ７の端部近傍の接合層３界面に発生したクラック１０は伸展を制限され、軽微な状態で局在している。図６（ｂ）のＳｎ分布像に示すように、接合層３の被覆層６界面近傍に突起状に濃灰色部が形成され、接合層３の内部では灰色部が形成されている。図６（ｂ）において、灰色部はＳｎ含有量が多い中間層４に対応し、突起状に形成された濃灰色部は、中間層４よりもＳｎ含有量が少ない上層５ｂに対応すると推定される。図６（ｃ）のＮｉ分布像に示すように、Ｎｉを含有する被覆層６に対応して淡灰色部が形成され、接合層３中に粒状に析出したＮｉに対応して灰色部が点在している。図６（ｄ）のＣｕ分布像に示すように、Ｃｕを含有する上層５ｂに対応して突起状に灰色部が形成されている。このように、実施形態に係る半導体装置では、Ｓｎ－Ｎｉ－Ｃｕ金属間化合物を主成分とする上層５ｂが突起状に形成され、接合層３の界面に発生したクラック１０の伸展が抑制されていることがわかる。
　図７は、従来の半導体装置に対して３０，０００サイクルのパワーサイクル試験を実施した後の断面図である。図７に示すように、接合層１３は被覆層１２の上面に形成されている。接合層１３との界面に発生したクラック１０ａが、接合層１３の中を半導体チップ７に平行に伸展している。
　図８は、図７中のＤ部分のＳＥＭ／ＥＤＸによる観察結果を示している。図８において、（ａ）はＳＥＭ像、（ｂ）はＳｎ分布像、（ｃ）はＮｉ分布像を示す。図８（ａ）に示すように、パワーサイクル試験後に半導体チップ７の端部近傍の接合層１３界面に発生したクラック１０ａは、半導体チップ７に平行に接合層１３内を伸展していることがわかる。図８（ｂ）及び（ｃ）のＳｎ分布像及びＮｉ分布像から、接合層１３の被覆層１６界面近傍に層状にＳｎ及びＮｉが分布しており、Ｓｎ及びＮｉが分布した層は接合層１３の上層１５ｂに対応すると推定される。このように、従来の半導体装置では、Ｓｎ－Ｎｉ金属間化合物を主に含む上層１５ｂが層状に形成されるため、接合層１３の界面に発生したクラック１０ａは、半導体チップ７に平行に接合層１３の内部に伸展し、半導体装置の早期故障を引き起こしてしまう。
　次に、図９及び図１１を参照して、実施形態に係る半導体装置の製造方法を説明する。以下では、実装部材１として絶縁回路基板を用いて説明するが、プリント配線基板（ＰＣＢ）や、リードフレーム、金属板、金属箔などの配線部材であってもよい。
　まず、絶縁基板１ａの上面にＣｕを主成分とする配線層１ｂが設けられた絶縁回路基板を実装部材１として準備する。配線層１ｂの上面にフォトレジスト膜を塗布し、図９に示すように、フォトリソグラフィ技術などを用いてフォトレジスト膜をパターニングしてレジストマスク２０を形成する。レジストマスク２０をめっき用マスクとして用いて、配線層１ｂの上面に選択的にＮｉめっき層を形成する。レジストマスク２０を除去して、図１０に示すように、配線層１ｂの上面に開口部８を有するＮｉを含有する被覆層２を形成する。なお、実装部材１の配線層１ｂの全面にＮｉめっきを施した後、レーザ加工や機械加工により、Ｎｉめっき層に選択的に開口部８を設けて被覆層２を形成してもよい。あるいは、配線層１ｂの全面に設けたＮｉめっき層に、フォトリソグラフィ技術及びエッチング技術を用いて選択的に開口部８を設けて被覆層２を形成してもよい。
　次に、図１１に示すように、被覆層２の開口部８に露出した配線層１ｂの上面にＳｎベース無鉛はんだ、例えばＳｎＡｇ系はんだである接合材３ａを印刷技術等により堆積する。堆積された接合材３ａの上に、Ｎｉを含有する被覆層６で下面が覆われた半導体チップ７を配置する。その後、接合工程において、リフロー炉などにより２６０℃程度に加熱して半導体チップ７を実装部材１にはんだ付けして実装する。リフロー炉による加熱中に、接合材３ａが溶融して配線層１ｂ及び被覆層６とぬれ、配線層１ｂからＣｕが、被覆層６からＮｉが、それぞれ溶融した接合材３ａの中に拡散する。接合工程後、図１に示したように、冷却された接合層３には、下層５ａ、中間層４、及び上層５ｂが形成される。下層５ａは、被覆層２の開口部８に露出した配線層１ｂに金属学的に接合される。上層５ｂは、被覆層６に金属学的に接合される。中間層４は、下層５ａと上層５ｂとの間に形成される。下層５ａ及び上層５ｂには、突起状に凝固したＳｎ、Ｃｕ及びＮｉを含有する金属間化合物が含まれ、中間層４には、Ｓｎを主成分とする合金が含まれる。接合工程において溶融した接合材３ａが開口部８を越えて被覆層２の上面に拡がることにより、接合層３の端部にフィレット９が形成される。このようにして、図１に示した半導体装置が完成する。
　実施形態では、実装部材１の配線層１ｂ表面を被覆層２により選択的に被覆させ、開口部８に露出した配線層１ｂ上にＳｎベースはんだを堆積させている。接合工程で、配線層１ｂからＣｕを溶融した接合材３ａの中に拡散させて、Ｓｎ－Ｃｕ－Ｎｉ化合物を含む下層５ａ及び上層５ｂを形成している。半導体チップ７の端部近傍に発生するクラック１０は、機械的強度の高いＳｎ－Ｃｕ－Ｎｉ化合物を主成分として含む上層５ｂの突起により蛇行させられる。そのため、中間層４内へのクラック１０の伸展を抑制することができる。また、実装部材１の配線層１ｂは、開口部８以外はＮｉを含有する被覆層２で被覆されているので、耐腐食性を確保することができる。更に、実施形態では、実質的にＣｕを添加しないＳｎベースはんだを用いているので、接合材３ａの融点や粘度の増大による熱変形やはんだ材の印刷性の悪化を防止することができ、半導体装置の組立性の低下を抑制することが可能となる。
　（その他の実施形態）
　本発明は上記の開示した実施形態によって説明したが、この開示の一部をなす論述及び図面は、本発明を限定するものであると理解すべきではない。本発明の明細書や図面の開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかになると考えられるべきである。又、上記の実施形態及び各変形例において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の例示的説明から妥当な、特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１     実装部材
１ａ   絶縁基板
１ｂ   配線層
２     被覆層（第１被覆層）
３、１３      接合層
３ａ   接合材
４、１４      中間層
５ａ、１５ａ  下層
５ｂ、１５ｂ  上層
６     被覆層（第２被覆層）
７     半導体チップ
７ａ   半導体層
７ｂ   電極層
８     開口部
９     接合端部（フィレット）
１０、１０ａ  クラック
１２、１６    被覆層
２０   レジストマスク

Claims (4)

  1. 　銅を主成分とする配線層を有する実装部材と、
    　前記配線層上面の一部が開口部に露出するように前記配線層を被覆し、ニッケルを含有する第１被覆層と、
    　前記開口部において前記配線層に金属学的に接合した接合層と、
    　前記接合層の上面において前記接合層が金属学的に接合し、ニッケルを含有する第２被覆層と、
    　前記第２被覆層で下面が被覆された半導体チップと
    　を備え、
    　前記接合層が、前記配線層に接する下層、前記第２被覆層に接する上層、及び前記下層と前記上層との間に中間層を有し、
    　前記下層及び前記上層が錫、銅及びニッケルを含有する金属間化合物を主成分として含み、前記中間層が錫を主成分とし、鉛を含有しない合金であることを特徴とする半導体装置。
  2. 　前記金属間化合物の主成分が、（Ｃｕ，Ｎｉ）6Ｓｎ5であることを特徴とする請求項１に記載の半導体装置。
  3. 　前記合金が、銀またはアンチモンを含有することを特徴とする請求項１又は２に記載の半導体装置。
  4. 　前記接合層の端部が、前記開口部を覆うように前記第１被覆層の上面に接することを特徴とする請求項１～３のいずれか１項に記載の半導体装置。
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