KR20070037325A - 단자 패드와 땜납의 접합 구조, 당해 접합 구조를 갖는반도체 장치, 및 그 반도체 장치의 제조 방법 - Google Patents

단자 패드와 땜납의 접합 구조, 당해 접합 구조를 갖는반도체 장치, 및 그 반도체 장치의 제조 방법 Download PDF

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KR20070037325A
KR20070037325A KR1020060091352A KR20060091352A KR20070037325A KR 20070037325 A KR20070037325 A KR 20070037325A KR 1020060091352 A KR1020060091352 A KR 1020060091352A KR 20060091352 A KR20060091352 A KR 20060091352A KR 20070037325 A KR20070037325 A KR 20070037325A
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야스오 다나카
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오끼 덴끼 고오교 가부시끼가이샤
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Abstract

과제
단자 패드와 땜납을 접합하는 접합 부분의 열 스트레스에 대한 내성을 향상시킴으로써, 단자 패드와 땜납의 접합 신뢰성을 향상시킨다.
해결 수단
하지 (105) 위에 형성된 단자 패드 (120) 와, 땝납 (240) 과, 단자 패드와 땜납 사이에, 단자 패드의 성분과 Zn 계의 재료 (230) 의 반응 생성물 (260) 을 구비한다.
반도체 장치, 반도체 장치의 제조 방법, 단자 패드와 땜납의 접합 구조

Description

단자 패드와 땜납의 접합 구조, 당해 접합 구조를 갖는 반도체 장치, 및 그 반도체 장치의 제조 방법{JUNCTION STRUCTURE OF TERMINAL PAD AND SOLDER, SEMICONDUCTOR DEVICE HAVING THAT STRUCTURE, AND METHOD OF MANUFACTURING THAT SEMICONDUCTOR DEVICE}
도 1 은 실시 형태예 1 의 접합 구조를 갖는 반도체 장치의 구성도.
도 2 는 실시 형태예 1 의 접합 구조를 갖는 반도체 장치의 제조 공정도.
도 3 은 리플로우 처리시의 온도 그래프도.
도 4 는 평가 처리의 설명도 (1).
도 5 는 평가 처리의 설명도 (2).
도 6 은 실시 형태예 1 의 접합 구조를 갖는 반도체 장치의 실장 공정도.
도 7 은 실시 형태예 2 의 접합 구조를 갖는 반도체 장치의 구성도.
도 8 은 실시 형태예 2 의 접합 구조를 갖는 반도체 장치의 제조 공정도.
도 9 는 실시 형태예 2 의 접합 구조를 갖는 반도체 장치의 실장 공정도.
도 10 은 반도체 장치의 변형예의 구성도.
도 11 은 종래예의 접합 구조를 갖는 반도체 장치의 구성도.
도 12 는 종래예의 접합 구조를 갖는 반도체 장치의 제조 공정도.
도 13 은 종래예의 접합 구조를 갖는 반도체 장치의 실장 공정도.
*도면의 주요 부분에 대한 부호의 설명*
200: 반도체 장치
105: 하지
110: 도전층
115: 절연층
120: 단자 패드 (Cu 패드)
230: Zn 계의 재료 (플럭스 함유 Sn-Zn 계 땜납 페이스트)
240: Pb 프리 땜납 볼 (Sn-Ag-Cu 계 땜납 볼)
250: BGA
260: Zn 함유 금속간 반응 생성물 (Cu-Zn)
특허 문헌 1 : 일본 공개특허공보 제2002-261105호 (단락 69 ∼ 76, 도 17)
본 발명은, 하지 (下地) 위에 형성된 단자 패드와 땜납이 양호하게 접합되어 있는 단자 패드와 땜납의 접합 구조에 관한 것이다. 또, 그 접합 구조를 갖는 반도체 장치, 및 그 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치로는, BGA (Ball Grid Array) 나 LGA (Land Grid Array) 등의, 가열 처리에 의해 용융된 땜납을 구비하는 반도체 칩이 널리 보급되어 있다.
BGA 나 LGA 등의 땜납은, 반도체 장치가 제조될 때에, 반도체 장치의 노출면에 형성된 단자 패드와 접합된다 (예를 들어, 특허 문헌 1 참조). 또, BGA 나 LGA 등의 땜납은, 반도체 장치가 기판에 실장될 때에, 기판의 단자 패드와 접합된다.
이하, 특허 문헌 1 에 개시되어 있는 종래예의 단자 패드와 땜납의 접합 구조 (이하, 단순히 접합 구조라고 칭하는 경우도 있다) 에 대하여, 이 접합 구조를 갖는 반도체 장치를 예로 들어, 상세하게 설명한다. 또한, 종래예의 접합 구조는, 인쇄 또는 도금에 의해, 단자 패드의 바로 위에 땜납을 배치하는 구성으로 되어 있었다.
이하, 도 11 을 참조하여 특허 문헌 1 에 개시되어 있는, 종래예의 접합 구조를 갖는 반도체 장치의 구성에 대하여 설명한다. 또한, 여기에서는, 반도체 장치로서, BGA 를 구비하는 반도체 칩, 즉, 단자 패드 위에 땜납 볼을 탑재하고 있는 반도체 칩을 예로 들어 설명한다.
또한, 도 11 은, 각 구성 요소의 형상, 크기 및 배치 관계를 개략적으로 나타내고 있음에 불과하다. 또, 반도체 장치의 단면 구조는, 제품에 따라 상이하기 때문에, 여기에서는 상세한 설명을 생략한다.
종래예의 접합 구조를 갖는 반도체 장치 (100; 이하, 단순히 종래예의 반도체 장치라고 칭한다) 는, 도 11 에 나타내는 바와 같이, 반도체 소자를 구성하는 여러 가지 반도체 소자가 형성되어 있는 영역인 하지 (105) 와, 하지 (105) 위에 형성된 도전층 (110) 과, 도전층 (110) 위에 형성된 절연층 (115) 및 단자 패드 (120) 를 구비하고 있다.
또한, 단자 패드 (120) 는, Cu (구리) 에 의해 구성되어 있는 것이 일반적이다. 그래서, 여기에서는 이 단자 패드 (120) 를 Cu 패드로 하여 설명한다.
반도체 장치 (100) 는, Cu 패드 (120) 위에 플럭스 (130) 가 인쇄되고, 또한 플럭스 (130) 위에 땜납 볼 (140) 이 탑재된다.
이하, 도 12(A) ∼ (D) 를 참조하여, 종래예의 반도체 장치의 제조 공정에 대하여 설명한다. 또한, 도 12 는 각 공정 단계에서 얻어진 주요부의 단면의 절취부를 나타낸다.
도 12(A) 에 나타내는 바와 같이, 반도체 장치 (100) 의 하지 (105) 위에, 단자 패드 (120) 가 형성된 구조체를 준비한다. 이 구조체는, 하지 (105) 위에, 예를 들어, 배선, 그 외의 필요한 도전층 (110) 이 형성되어 있고, 이 도전층 (110) 위에, Cu 패드가 단자 패드 (120) 로서 형성되어 있다. 또한, 하지 (105) 위에는, 이 Cu 패드 (120) 의 주위를 메우는 절연층 (115) 이 형성되어 있다. Cu 패드 (120) 의 정상면 (頂上面) 은, 절연층 (115) 의 상면과 동일 평면에 있다. 또한, Cu 패드 (120) 의 정상면은 외부에 노출되어 있지만, 그 노출면은, Cu 패드 (120) 와 대기 중의 산소가 반응함으로써 생성된 산화막 (도시 생략) 에 의해 덮여 있다.
다음으로, 도 12(B) 에 나타내는 바와 같이, Cu 패드 (120) 위에, 플럭스 (130) 를 도포한다. 이로써, Cu 패드 (120) 의 노출면에 형성된 산화막을 제거하여, 땜납과 Cu 패드 (120) 를 접합하기 쉽게 한다.
다음으로, 도 12(C) 에 나타내는 바와 같이, 플럭스 (130) 위에 땜납 볼 (140) 을 탑재한다.
또한, 종래의 땜납은, 예를 들어 Sn-Pb 계 등의, Pb (납) 를 함유하는 재료가 사용되고 있었다. 여기서,「Sn-Pb 계」란, Sn 과 Pb 의 혼합물 (이하, Sn-Pb 라고 칭한다) 그 자체, 또는, 다른 재료를 수 ∼ 수십 중량% 정도 함유하는 Sn-Pb 혼합물을 의미한다. 이하, 재료명에「계」를 부기하여 표기하고 있는 경우에는, 그 재료 그 자체, 또는, 다른 재료를 수 ∼ 수십 중량% 정도 함유하는 그 재료를 의미하는 것으로 한다.
그러나, Pb 를 함유하는 땜납은, 주위의 환경을 파괴하거나 반도체 장치의 제조 장치를 현저하게 부식시키는 등의 문제가 있기 때문에, 그 사용이 규제되고 있다. 그 때문에, 최근에는, 사용되는 땜납은, Pb 를 함유하는 땜납 (이하, Pb 땜납이라고 칭한다) 에서, Pb 를 함유하지 않는 땜납 (이하, Pb 프리 땜납이라고 칭한다) 으로 대체되고 있다. 또한, Pb 프리 땜납은, Sn 과 Ag 와 Cu 의 혼합물을 함유하는 땜납 (이하, Sn-Ag-Cu 계 땜납이라고 칭한다) 이 주류로 되어 있다.
다음으로, 도 12(D) 에 나타내는 바와 같이, 땜납 볼 (140) 을 리플로우하기 위한 가열 처리 (이하, 리플로우 처리라고 칭한다) 를 행하고, 땜납 볼 (140) 을 용융시킨다.
이 리플로우 처리에 의해, 땜납 볼 (140) 은 용융되고, Cu 패드 (120) 에 접합되어, BGA (150) 를 형성한다.
이 때, 땜납 볼 (140) 은, Cu 패드 (120) 와의 접합 부분에서 Cu 패드 (120) 와 반응하고, 이로써, Cu 패드 (120) 와 땜납 볼 (140) 사이에, 금속간 반응 생성물 (160) 의 층을 형성한다. 또한, 땜납 볼 (140) 의 재료가 예를 들어 Sn-Pb 계 땜납이나 Sn-Ag-Cu 계 땜납인 경우에는, 금속간 반응 생성물 (160) 로서, Cu 와 Sn 의 반응 생성물 (이하, Cu-Sn 반응 생성물이라고 칭한다), 구체적으로는 Cn6Sn5 등이 형성된다.
이상에 의해, BGA, 즉, 용융된 땜납 볼 (140) 을 구비하는 반도체 칩이 제조된다. 또한, LGA 를 구비하는 반도체 칩도, 도 12 에 나타내는 제조 공정과 거의 동일한 공정에 의해 제조된다.
BGA 나 LGA 등의 땜납은, 상기 기술한 바와 같이, 반도체 장치가 기판에 실장될 때에 기판의 단자 패드에 접합된다.
이하, 도 13 을 참조하여, 종래예의 실장 구조에 대하여 설명한다.
도 13(A) 에 나타내는 바와 같이, 기판 (500) 에는, 단자 패드 (520) 가 미리 정해진 위치에 배치되어 있다.
또한, 단자 패드 (520) 는, Cu (구리) 에 의해 구성되어 있는 것이 일반적이다. 그래서, 여기에서는, 이 단자 패드 (520) 를 Cu 패드로 하여 설명한다.
종래예의 실장 구조에서는, Cu 패드 (120) 가 형성되어 있는 측의 면과 Cu 패드 (520) 가 형성되어 있는 측의 면이 대향하도록, 반도체 장치 (100) 와 기판 (500) 을 배치한다. 도 13(A) 에 나타내는 예에서는, Cu 패드 (120) 가 형성되어 있는 측의 면을 하향으로 하고, 반도체 장치 (100) 를 기판 (500) 위에 배치하 고 있다.
이 상태에서, 리플로우 처리, 즉, BGA (150) 를 리플로우하기 위한 가열 처리를 행하고, BGA (150) 를 용융시킨다.
이 리플로우 처리에 의해, 도 13(B) 에 나타내는 바와 같이, BGA (150) 는 용융되어, Cu 패드 (520) 에 접합된다.
이 때, BGA (150) 는 Cu 패드 (520) 와의 접합 부분에서 Cu 패드 (520) 와 반응하고, 이로써, Cu 패드 (520) 와의 접합 부분에 금속간 반응 생성물 (540; 이하, 금속간 반응 생성물이라고 칭한다) 의 층을 형성한다. 또한, BGA (150) 의 재료가 예를 들어 Sn-Ag-Cu 계 땜납인 경우에는, 금속간 반응 생성물 (540) 로서 Cu-Sn 반응 생성물이 형성된다.
이와 같이 하여, BGA 나 LGA 등은, 기판 (500) 의 단자 패드 (520) 에 접합된다.
그러나, 종래예의 반도체 장치에는, 단자 패드와 땜납 사이의 접합 신뢰성이 낮다는 과제가 있었다. 이하, 이 과제에 대하여 설명한다.
반도체 장치는, 예를 들어, 이하의 (A) ∼ (C) 의 케이스에서 열 스트레스를 받는다.
(A) 반도체 장치는, 반도체 장치를 제조할 때의 리플로우 처리, 즉, 반도체 장치 내부의 단자 패드와 땜납을 가열 및 냉각하여 접합하는 처리시에 열 스트레스를 받는다.
(B) 반도체 장치는, 내부에 단자 패드와 땜납의 접합 구조를 구비하고 있는 반도체 장치를, 기판에 실장할 때의 리플로우 처리, 즉, 기판의 단자 패드와 반도체 장치의 땜납이 가열 및 냉각되어 접합되는 처리시에 열 스트레스를 받는다.
(C) 반도체 장치는, 내부에 단자 패드와 땜납의 접합 구조를 구비하고 있는 반도체 장치가 탑재된 제품을 가동할 때의 작동과 정지 처리시에 열 스트레스를 받는다.
종래예의 반도체 장치는, 상기 (A) ∼ (C) 의 케이스에서 받는 열 스트레스가 요인이 되어, 주로 이하의 (1) ∼ (3) 의 이유에 의해, 단자 패드와 땜납 사이에 크랙이 발생하기 쉬웠다. 또한, 여기서 말하는「단자 패드와 땜납 사이」란, 반도체 장치 내부의 단자 패드와 땜납 사이에 한정하지 않고, 기판의 단자 패드와 반도체 장치의 땜납 사이의 양방을 의미한다.
(1) 종래예의 반도체 장치는, 단자 패드와 땜납 사이의 접합 부분에 Cu-Sn 반응 생성물층이 금속간 반응 생성물로서 형성되어 있다.
이 Cu-Sn 반응 생성물층은, 가열에 의한 열팽창률 및 냉각 또는 방열에 의한 열수축률이 비교적 크다. 그 때문에, 이 Cu-Sn 반응 생성물층은, 상기 (B) 와 (C) 의 케이스에서 받는 열 스트레스에 대한 내성이 낮다. 그 때문에, 종래예의 반도체 장치는, 온도차가 큰 환경 하에서, 크랙이 땜납과 단자 패드 사이의 접합 부분에 발생하기 쉬웠다.
또한, 상기 (B) 와 (C) 의 케이스에서 받는 열 스트레스는, 특히 접합 부분의 하부, 즉, Cu-Sn 반응 생성물층의 단자 패드측 영역에 집중된다. 그 때문 에, 크랙은 접합 부분의 하부, 즉, Cu-Sn 반응 생성물층의 단자 패드측 영역에 발생하기 쉽게 되어 있었다.
(2) 최근, 땜납은, Pb 땜납의 주류인 Sn-Pb 계 땜납 대신에, Pb 프리 땜납의 주류인 Sn-Ag-Cu 계 땜납이 사용되고 있다.
땜납의 상기 (A) ∼ (C) 의 케이스에서 받는 열 스트레스에 대한 내성은, 땜납의 경도가 높아지면, 저하되는 경향이 있다.
Sn-Pb 계 땜납은 비교적 부드러운 재료인데 비하여, Sn-Ag-Cu 계 땜납은 Sn-Pb 계 땜납보다도 딱딱한 재료이다. 따라서, Sn-Ag-Cu 계 땜납은 Sn-Pb 계 땜납보다도 상기 (A) ∼ (C) 의 케이스에서 받는 열 스트레스에 대한 내성이 낮다. 그 때문에, Sn-Ag-Cu 계 땜납은 Sn-Pb 계 땜납보다도 열 스트레스가 접합 부분의 하부에 집중되기 쉽게 되고, 이로써, 크랙이 땜납과 단자 패드 사이의 접합 부분의 하부에 발생하기 쉽게 되어 있었다.
(3) 반도체 장치는, 협(狹)피치화 및 박형화되는 경향이 있다. 그 때문에, 반도체 장치는 단자의 직경이 작아지고, 또, 단자의 높이가 낮아지고 있다.
단자의 직경이 작아지고, 또, 단자의 높이가 낮아지면, 땜납과 단자 패드 사이의 접합 부분의 스페이스는 작아진다. 그 때문에, 반도체 장치는, 상기 (A) ∼ (C) 의 케이스에서 받는 열 스트레스가 접합 부분의 하부에 집중되기 쉽게 되고, 이로써, 크랙이 땜납과 단자 패드 사이의 접합 부분의 하부에 발생하기 쉽게 되어 있었다.
이와 같이, 종래예의 반도체 장치는 상기 (1) ∼ (3) 의 이유에 의해, 단자 패드와 땜납 사이에 크랙이 발생하기 쉬웠다.
반도체 장치는 크랙이 발생하면, 그 크랙에 의해 단자 패드와 땜납 사이가 접합 불량이 된다.
따라서, 종래예의 반도체 장치에 따르면, 상기 (1) ∼ (3) 의 이유에 의해, 즉, (1) 접합 부분에 Cu-Sn 반응 생성물층이 형성됨으로써, (2) 땜납이 부드러운 Sn-Pb 계 땜납 대신에 딱딱한 Sn-Ag-Cu 계 땜납이 사용됨으로써, 및 (3) 반도체 장치가 협피치화 및 박형화됨으로써, 단자 패드와 땜납 사이의 접합 신뢰성이 저하되어 있었다.
이로써, 종래예의 반도체 장치에는, 단자 패드와 땜납 사이의 접합 신뢰성이 낮다는 과제가 있었다.
이 땜납과 단자 패드 사이의 접합 신뢰성이 낮다는 과제는, 반도체 장치의 신뢰성을 평가하는데 있어서 중요한 과제임과 함께, 해결이 매우 곤란한 과제이다.
과제를 해결하기 위한 수단
이 출원의 발명자는, Zn (아연) 계의 재료가 갖는 이하의 (1) ∼ (3) 의 특성에 주목하여 예의 검증한 결과, 단자 패드와 땜납 사이에 Zn 을 함유하는 합금층을 형성하면, 종래예의 과제를 해결할 수 있는 것을 발견하였다.
Zn 계의 재료는, 이하의 3 가지 특성을 갖고 있다.
즉, Zn 계의 재료는,
(1) Cu-Sn 반응 생성물보다도 가열에 의한 열팽창률 및 냉각 또는 방열에 의 한 열수축률이 작다는 특성,
(2) Pb 프리 땜납 재료의 주류로 되어 있는 Sn-Ag-Cu 계 땜납보다도 부드럽다는 특성, 및,
(3) 상기 (1) 및 (2) 의 특성을 갖는 다른 재료보다도 산화성이 낮다는 특성을 갖고 있다.
본 발명은, 상기 기술한 과제를 해결하기 위하여, 단자 패드와 땜납 사이에 이들 (1) ∼ (3) 의 특성을 갖는 Zn 을 함유하는 합금층을 형성함으로써, 단자 패드와 땜납 사이의 접합 신뢰성을 향상시킨 단자 패드와 땜납의 접합 구조, 이 접합 구조를 갖는 반도체 장치 및 그 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
이러한, 제 1 발명의 단자 패드와 땜납의 접합 구조는, 하지 위에 형성된 단자 패드와, 땜납과, 단자 패드와 땜납 사이에, 단자 패드의 성분과 Zn 계 재료의 반응 생성물층을 구비하고 있다.
또한, 단자 패드는 Cu 로 구성되어 있는 것이 일반적이다. 단, 단자 패드는 다른 재료에 의해 구성할 수 있다. 나아가서는, 단자 패드는 다양한 재료가 중첩되어 구성된 다층 구조로 할 수도 있다. 구체적으로는, 단자 패드는, Cu 패드 위에 Ni (니켈) 를 배치하고, 추가로 그 위에 Pd (팔라듐) 나 Au (금), 또는, 그 외의 재료를 배치한 구조로 할 수 있다.
또, 땜납은 Pb 프리 땜납에 한정하지 않고, Pb 땜납을 사용해도 된다.
또, Zn 계의 재료란, 예를 들어, 거의 100% 의 Zn 이나, 플럭스를 10 중량% 정도 함유하는 Sn-Zn 계 땜납 페이스트 등이다. Zn 계의 재료는, 성분이 거의 100% 의 Zn 인 경우에 도금이나 스퍼터 등에 의해, 또, 성분이 Sn-Zn 계 땜납 페이스트 등인 경우에 인쇄 또는 도금에 의해, 단자 패드와 땜납 사이의 접합 부분의 하부, 즉, 단자 패드의 바로 위에 배치되어 있다. 또한, 본 발명은, 특히, 성분이 거의 100% 의 Zn 인 경우에, LGA 를 구비한 반도체 장치에 적용하는 것이 가능해진다.
제 2 발명의 반도체 장치는, 제 1 발명의 단자 패드와 땜납의 접합 구조를 구비하고 있다.
제 3 발명의 반도체 장치의 제조 방법은, 제 2 발명의 반도체 장치를 제조하는 방법이다. 제 3 발명의 반도체 장치의 제조 방법은, 하지 위에 형성된 단자 패드 위에 Zn 계의 재료를 배치하는 공정과, Zn 계의 재료 위에 땜납을 배치하는 공정과, 리플로우 처리, 즉, 땜납을 리플로우하기 위한 가열 처리를 행하고, 단자 패드와 땜납 사이에 단자 패드의 성분과 Zn 계 재료의 반응 생성물층을 형성하는 공정을 갖는다.
발명을 실시하기 위한 최선의 형태
이하, 도면을 참조하여 이 발명의 실시 형태에 대하여 설명한다. 또한, 각 도면은, 각 구성 요소의 형상, 크기 및 배치 관계를, 이 발명을 이해할 수 있을 정도로 개략적으로 나타내고 있음에 불과하다. 따라서, 본 발명은, 도시예에만 한정되는 것은 아니다. 또, 각 도면에 있어서, 종래예와 동일한 구성 요소 (도 11 ∼ 도 13 참조) 에 대해서는, 동일한 부호를 붙여, 그 중복되는 설명을 생략한 다. 또, 각 도면에 있어서, 공통되는 구성 요소나 동일한 구성 요소에 대해서는, 동일한 부호를 붙여, 그 중복되는 설명을 생략한다. 또, 각 공정도는, 각 공정 단계에서 얻어진 구조체의 주요부의 단면의 절취부를 나타낸다. 또, 반도체 장치의 단면 구조는 제품에 따라 상이하기 때문에, 여기에서는 상세한 설명을 생략한다.
[실시 형태예 1]
이 발명의 단자 패드와 땜납의 접합 구조 (이하, 단순히 접합 구조라고 칭하는 경우도 있다) 는, 하지 위에 형성된 단자 패드 (120) 와 땜납 (240) 사이에, 단자 패드의 성분과 Zn 계 재료의 반응 생성물층을 구비하고 있다 (도 2(D), 도 6(B), 도 8(D) 및 도 9(B) 참조).
이 발명의 접합 구조는, 단자 패드와 땜납이 함께 반도체 장치에 형성되어 있는 개소에 적용할 수 있다. 또, 이 발명의 접합 구조는, 단자 패드가 기판에 형성되어 있어, 땜납이 반도체 장치에 형성되어 있는 개소에도 적용할 수도 있다.
이하, 실시 형태예 1 의 접합 구조에 대하여, 이 접합 구조를 갖는 반도체 장치를 예로 들어, 상세하게 설명한다. 또한, 실시 형태예 1 은, 인쇄에 의해, 단자 패드 위에 Zn 계의 재료 (예를 들어 Zn 계 땜납 페이스트, 플럭스 함유 Sn-Zn 계 땜납 페이스트, 그 외) 를 배치하는 구성이 되어 있다.
<반도체 장치의 구성>
이하, 도 1 을 참조하여 실시 형태예 1 의 접합 구조를 갖는 반도체 장치 (이하, 실시 형태예 1 의 반도체 장치라고 칭한다) 의 구성에 대하여 설명한다. 또한, 여기에서는, 반도체 장치로서, BGA 를 구비하는 반도체 칩을 예로 들어 설명한다.
도 1 에 나타내는 바와 같이, 실시 형태예 1 의 반도체 장치 (200) 는, 여러 가지 반도체 소자가 형성되어 있는 영역인 하지 (105) 와, 하지 (105) 위에 형성된 도전층 (110) 과, 도전층 (110) 위에 형성된 절연층 (115) 및 단자 패드 (120) 를 구비하고 있다. 또한, 도 1 중, 반도체 장치를 구성하는 다른 구성 요소의 도시를 생략하고 있다. 이하, 단자 패드 (120) 로서, Cu 패드를 예로 들어 설명한다. 또한, Cu 패드 (120) 의 정상면은, 절연층 (115) 의 상면과 동일 평면 내에 있다.
도 1 에 나타내는 바와 같이, 실시 형태예 1 의 반도체 장치 (200) 는, Cu 패드 (120) 위에, 인쇄에 의해 Zn 계의 재료 (230) 를 배치하고 있다.
또한, Zn 계의 재료 (230) 로는, 예를 들어, 플럭스를 함유하는 Sn-Zn 계 땜납 (이하, 플럭스 함유 Sn-Zn 계 땜납 또는 단순히 Sn-Zn 계 땜납이라고 칭한다), 그 외가 있다. 여기에서는, Zn 계의 재료 (230) 는, 예를 들어, 조성 비율이 Sn 을 91 중량% 로 하고 Zn 을 9 중량% 로 하는 Sn-Zn 계 땜납 페이스트인 것으로 하여 설명한다. 또한,「Sn-Zn 계」란, Sn 과 Zn 의 혼합물 (이하, Sn-Zn 이라고 칭한다) 그 자체, 또는, 다른 재료를 수 ∼ 수십 중량% 정도 함유하는 Sn-Zn 혼합물을 의미한다. 이하, 재료명에「계」를 부기하여 표기하고 있는 경우에는, 그 재료 그 자체, 또는, 다른 재료를 수 ∼ 수십 중량% 정도 함유하는 그 재료를 의미하는 것으로 한다. Sn-Zn 계 땜납 페이스트 (230) 로는, 플럭스를 10 중 량% 정도 함유하는 것이 일반적이다.
또한, 도 1 중, w 는 Cu 패드 (120) 와 Zn 계의 재료 (230) 의 폭을 나타내고, h1 은 Zn 계의 재료 (230) 의 높이를 나타낸다. Cu 패드 (120) 와 Zn 계의 재료 (230) 의 폭 (w) 은 100 ∼ 400㎛ 정도이다. Zn 계의 재료 (230) 의 높이 (h1) 는 10 ∼ 60㎛ 정도이다.
Zn 계의 재료 (230) 위에는, Pb 프리 땜납 볼 (240) 이 탑재된다.
또한, Pb 프리 땜납 볼 (240) 의 재료로는, Sn 과 Ag 와 Cu 의 혼합물을 함유하는 땜납, 즉, Sn-Ag-Cu 계 땜납이 주류로 되어 있다. 그래서, 여기에서는, Pb 프리 땜납 볼 (240) 을 Sn-Ag-Cu 계 땜납 볼로 하여 설명한다.
또한, 도 1 중, H 는 Pb 프리 땜납 볼 (240) 의 직경을 나타낸다. Pb 프리 땜납 볼 (240) 의 직경 (H) 은 100 ∼ 450㎛ 정도이다.
<Zn 계 재료의 특성>
그런데, Zn 계의 재료 (230) 는, 이미 설명한 바와 같이 3 가지 특성 (1) ∼ (3) 을 갖는다.
Zn 계의 재료 (230) 는, 상기 (1) 의 특성에 의하여, 열 스트레스에 대한 내성이 Cu-Sn 반응 생성물보다도 높다. 그 때문에, Zn 계의 재료 (230) 는, Cu-Sn 반응 생성물보다도 열 스트레스의 집중을 완화시킬 수 있다.
또, Zn 계의 재료 (230) 는, 상기 (2) 의 특성에 의하여, 열 스트레스가 Sn-Ag-Cu 계 땜납보다도 분산되기 쉽다. 그 때문에, Zn 계의 재료 (230) 는, Sn-Ag-Cu 계 땜납보다도 열 스트레스의 집중을 완화시킬 수 있다.
또한, Zn 계의 재료 (230) 는, 상기 (3) 의 특성에 의하여, 다른 재료보다도 특히 우수하여 단자 패드 (120) 를 보호할 수 있다. 이것은, 이하의 이유에 의한 것이다.
즉, 상기 (1) 및 (2) 의 특성을 만족시키는 재료로는, 예를 들어 Mg (마그네슘) 등이 있다. 그러나, Mg 는 산화성이 Zn 계의 재료 (230) 보다도 높기 때문에, 단자 패드 (120) 를 보호할 수 없다. 이에 대하여, Zn 계의 재료 (230) 는 산화성을 갖고 있지만, 그 산화성은 Mg 보다도 낮고, 단자 패드 (120) 의 보호막으로서 유효하게 이용할 수 있는 정도의 것이다. 그 때문에, Zn 계의 재료 (230) 는, Mg 등의 다른 재료보다도 특히 우수하여 단자 패드 (120) 를 보호할 수 있다.
반도체 장치 (200) 는, 상기 (1) ∼ (3) 의 특성을 갖는 Zn 계의 재료 (230) 를 Cu 패드 (120) 의 바로 위에 배치하고 있기 때문에, 종래예의 반도체 장치 (100) 보다도 반도체 장치 (200) 내부의 단자 패드 (120) 와 땜납 (240) 사이의 접합 부분의 열 스트레스에 대한 내성을 향상시킬 수 있다. 그 때문에, 반도체 장치 (200) 는, 열 스트레스에 의해 크랙이 반도체 장치 (200) 내부의 단자 패드 (120) 와 땜납 (240) 사이의 접합 부분에 최종적으로는 발생하지만, 그 발생을 지연시킬 수 있다. 그 결과, 반도체 장치 (200) 는, 반도체 장치 (200) 내부의 단자 패드 (120) 와 땜납 (240) 사이의 접합 신뢰성을 향상시킬 수 있다.
<반도체 장치의 제조 공정>
이하, 도 2(A) ∼ (D) 및 도 3 을 참조하여, 반도체 장치 (200) 의 제조 공정에 대하여 설명한다.
도 2(A) 에 나타내는 바와 같이, 반도체 장치 (200) 의 하지 (105) 위에, 단자 패드 (120) 가 형성되어 있는 구조체를 준비한다. 이 구조체는, 하지 (105) 위에, 예를 들어, 배선, 그 외의 필요한 도전층 (110) 이 형성되어 있고, 이 도전층 (110) 위에, Cu 패드가 단자 패드 (120) 로서 형성되어 있다. 또한, 하지 (105) 위에는, 이 Cu 패드 (120) 의 주위를 메우는 절연층 (115) 이 형성되어 있다. Cu 패드 (120) 의 정상면은, 절연층 (115) 의 상면과 동일 평면에 있다. 또한, Cu 패드 (120) 의 정상면은 외부에 노출되어 있지만, 그 노출면은 Cu 패드 (120) 와 대기 중의 산소가 반응함으로써 생성된 산화막 (도시 생략) 에 의해 덮여 있다.
다음으로, 도 2(B) 에 나타내는 바와 같이, Cu 패드 (120) 의 노출면 위에, 인쇄에 의해 Zn 계의 재료 (여기에서는, Sn-Zn 계 땜납 페이스트 ; 230) 를 배치한다. 이로써, 반도체 장치 (200) 의 단자 패드 (120) 의 바로 위에, Pb 프리 땜납 볼 (여기에서는, Sn-Ag-Cu 계 땜납 볼 ; 240) 보다도 부드러운 Zn 계의 재료를 배치한다. 또한, Sn-Zn 계 땜납 페이스트 (230) 로서는, 플럭스를 10 중량% 정도 함유하는 것이 일반적이다. Sn-Zn 계 땜납 페이스트 (230) 는, 함유하는 플럭스에 의해, Cu 패드 (120) 의 노출면의 산화막을 제거한다.
다음으로, 도 2(C) 에 나타내는 바와 같이, Zn 계의 재료 (230) 위에 Pb 프리 땜납 볼 (240) 을 탑재한다.
다음으로, 도 2(D) 에 나타내는 바와 같이, 도 3 에 나타내는 처리 온도를 따라 리플로우 처리를 행하고, Pb 프리 땜납 볼 (240) 을 용융시킨다.
또한, 도 3 은 리플로우 처리시의 반도체 장치 (200) 표면의 온도를 표시하는 그래프도이다. 도 3 중, 종축은 온도를 나타내고, 횡축은 시간을 나타내고, A 는 리플로우 처리시의 최고 온도를 나타내고, t 는 리플로우 처리시의 처리 시간을 나타낸다. 리플로우 처리시의 최고 온도 (A) 는, 예를 들어 235 ∼ 260℃ (즉, 235℃ 이상 그리고 260℃ 이하) 정도이다. 리플로우 처리시의 처리 시간 (t) 은, 1 장당 4 ∼ 5 분 정도이다.
이 리플로우 처리에 의해, Pb 프리 땜납 볼 (240) 은 용융되고, Zn 계의 재료 (230) 와 함께 Cu 패드 (120) 에 접합되어, BGA (250) 를 형성한다.
이 때, Zn 계의 재료 (230) 는, Cu 패드 (120) 와의 접합 부분에서 Cu 패드 (120) 와 반응하고, 이로써, Pb 프리 땜납 볼 (240) 과 Cu 패드 (120) 사이에, Zn 을 함유하는 금속간 반응 생성물 (260; 이하, Zn 함유 금속간 반응 생성물 또는 단순히 금속간 반응 생성물이라고 칭한다) 의 층을 형성한다. 또한, 여기에서는, Zn 계의 재료 (230) 의 재료가 Sn-Zn 계 땜납 페이스트이기 때문에, 금속간 반응 생성물 (260) 로서 Cu-Zn 반응 생성물이 형성된다.
또한, Zn 계의 재료 (230) 는, 함유하는 플럭스의 활성력을 높이는 등의 조정이 필요하게 되는 경우가 있다. 또, Zn 은 산화되기 쉬운 금속이다. 그래서, 리플로우 처리시에는 질소 분위기에서 행할 필요가 있다.
반도체 장치 (200) 는, 열 스트레스가 땜납 볼 (240) 과 Cu 패드 (120) 의 접합 부분에 집중되기 쉽기 때문에, 이 접합 부분에 상기 (1) ∼ (3) 의 특성을 갖는 Zn 계의 재료 (230) 를 배치하고 있다. 이로써, 반도체 장치 (200) 는 접합 부분의 열 스트레스에 대한 내성이 향상된다.
또한, 반도체 장치 (200) 로는, 도 2(D) 에 나타내는 공정의 것을 제품으로서 출하한다. 단, 기술적으로는, 도 2(B) 에 나타내는 공정의 것을 제품으로서 출하하는 것이 가능하다.
그런데, Zn 계의 재료 (230) 와 Pb 프리 땜납 볼 (240) 의 재료를, 함께 Sn-Zn 반응 생성물로 하는 구성도 생각할 수 있다. 즉, Cu 패드 (120) 위에 플럭스 함유 Sn-Zn 계 페이스트를 Zn 계의 재료 (230) 로서 인쇄하고, 또한, 플럭스 함유 Sn-Zn 계 페이스트 위에 Sn-Zn 땜납 볼을 Pb 프리 땜납 볼 (240) 로서 탑재하는 구성도 생각할 수 있다.
그러나, 이러한 구성은 이하의 문제가 있기 때문에, 바람직하지 않다.
즉, 이러한 구성은,
(1) Sn-Zn 반응 생성물이 산화되기 쉬운 재료이기 때문에, 안정적인 반도체 장치 (200) 를 제조할 수 없다는 문제, 및,
(2) Zn 계의 재료 (230) 와 Pb 프리 땜납 볼 (240) 을 Sn-Zn 반응 생성물만으로 구성하면, 내습성, 즉, 고습의 환경 하에서 장기간 변질되지 않고 상태를 유지하는 특성이 낮기 때문에, 예를 들어 고온 그리고 고습의 환경 하에서 반도체 장치 (200) 를 사용함으로써, Zn 계의 재료 (230) 와 Pb 프리 땜납 볼 (240) 중의 Zn 이 서서히 산화되어, 땜납 (240) 과 Cu 패드 (120) 의 접합 강도가 저하되기 쉽다는 문제를 갖고 있다.
따라서, Zn 계의 재료 (230) 와 Pb 프리 땜납 볼 (240) 은, 함께 Sn-Zn 반응 생성물에 의해 구성하지 않는 것이 바람직하다.
Zn 계의 재료 (230) 와 Pb 프리 땜납 볼 (240) 의 조합으로는, Zn 계의 재료 (230) 를 플럭스 함유 Sn-Zn 계 땜납으로 하고, Pb 프리 땜납 볼 (240) 을 Sn-Ag-Cu 계 땜납으로 하는 구성이, 상기 (1) 및 (2) 의 문제를 발생시키지 않기 때문에, 가장 바람직하다.
<반도체 장치의 열 스트레스에 대한 내성의 평가>
이하, 도 1, 도 4, 및 도 5 를 참조하여 반도체 장치 (200) 의 열 스트레스에 대한 내성의 평가에 대하여 설명한다.
반도체 장치 (200) 에 대해서는, 이하의 수법에 따라, 열 스트레스에 대한 내성을 평가한다.
평가 처리는, 예를 들어, Cu 패드 (120) 와 Zn 계의 재료 (230) 의 폭 (w) 을 100 ∼ 400㎛ 로 하고, Zn 계의 재료 (230) 의 높이 (h1) 를 40 ∼ 60㎛ 로 하고, Pb 프리 땜납 볼 (240) 의 직경 (H) 을 100 ∼ 450㎛ 로 하는, 반도체 장치 (200) 에 대하여 행한다 (도 1 참조).
이 반도체 장치 (200) 를, 도 4 에 나타내는 바와 같이, 기판 (500) 의 양면에 실장한다. 또한, 도 4 중, W1 은 반도체 장치 (200) 의 한 변을 나타낸다. 반도체 장치 (200) 의 한 변 (W1) 은, 예를 들어 6㎜ 정도이다.
다음으로, 기판 (500) 의 양면에 실장된 반도체 장치 (200) 를, 도 5 에 나타내는 처리 온도를 따라, 가열 처리와 냉각 처리를 교대로 행한다.
또한, 도 5 는 가열 처리시 및 냉각 처리시의 반도체 장치 (200) 표면의 온 도를 나타내는 그래프도이다. 도 5 중, 종축은 온도를 나타내고, 횡축은 시간을 나타내고, a0 은 상온 (구체적으로는 15℃) 을 나타내고, a1 은 가열 처리시의 최고 온도를 나타내고, b1 은 냉각 처리시의 최저 온도를 나타낸다. 가열 처리시의 최고 온도 (a1) 는, +수백℃, 냉각 처리시의 최저 온도 (b1) 는, -수십℃ 이다.
평가 처리에서는, 가열 처리와 냉각 처리의 조합을 1 사이클로 하여, 이것을 수백 ∼ 수천회 반복한다. 이로써, 반도체 장치 (200) 에 열 스트레스를 가한다.
마지막으로, 반도체 장치 (200) 내의 땜납 (240) 과 Cu 패드 (120) 의 접합 부분에 있어서의 저항값의 변화를 측정한다. 이 때, 접합 부분에 크랙이 발생되어 있으면, 저항값이 정상적인 반도체 장치, 즉, 크랙이 발생되지 않은 반도체 장치보다도 커진다.
실시 형태예 1 의 반도체 장치 (200) 에 따르면, 종래예의 반도체 장치 (100) 보다도, 반도체 장치 (200) 내부의 Cu 패드 (120) 와 땜납 (240) 의 접합 부분에 있어서의 크랙의 발생을 지연시킬 수 있다.
또한, 반도체 장치 (200) 는, 실제의 평가 처리에서는, Zn 계의 재료 (230) 의 높이 (h1) 가 40 ∼ 60㎛ 사이인 경우에, 양호한 결과를 얻을 수 있었다. 그러나, 반도체 장치 (200) 는, Zn 계의 재료 (230) 의 높이 (h1) 가 40㎛ 미만인 경우라도, 양호한 결과를 얻을 수 있을 가능성이 있다. 단, 반도체 장치 (200) 는, Zn 계의 재료 (230) 의 높이 (h1) 가 지나치게 작아지면, 기판과의 접합에 있 어서의 신뢰성이나 내습성이 저하되는 경향이 있다. 기판과의 접합에 있어서의 신뢰성이나 내습성은, 반도체 장치 (200) 의 신뢰성을 평가하는데 있어서 가장 중요한 항목이다. 그 때문에, Zn 계의 재료 (230) 의 높이 (h1) 는, 지나치게 작아지는 것은 바람직하지 않다. 또 반대로, 반도체 장치 (200) 는, Zn 계의 재료 (230) 의 높이 (h1) 가 60㎛ 보다도 큰 경우라도, 양호한 결과를 얻을 수 있을 가능성이 있다. 단, 반도체 장치 (200) 는, Zn 계의 재료 (230) 의 높이 (h1) 가 지나치게 커지면, 기판과의 접합에 있어서의 신뢰성이나 내습성이 저하되는 경향이 있다. 그 때문에, Zn 계의 재료 (230) 의 높이 (h1) 는, 지나치게 커져도 바람직하지 않다. Zn 계의 재료 (230) 의 높이 (h1) 는, 허용값을 고려할 때, 10 ∼ 60㎛ 정도로 하면 대체로 좋다.
<반도체 장치의 실장 구조>
종래예의 접합 구조를 갖는 반도체 장치의 실장 구조 (이하, 종래예의 실장 구조라고 칭한다) 는, 기판 (500) 의 단자 패드 (520; 이하, Cu 패드라고 칭한다) 위에, 반도체 장치 (100) 의 BGA (150) 를 직접 탑재하고 있었다 (도 13(A) 참조).
이에 대하여, 실시 형태예 1 의 접합 구조를 갖는 반도체 장치의 실장 구조 (이하, 실시 형태예 1 의 실장 구조라고 칭한다) 는, 기판 (500) 의 Cu 패드 (520) 위에 Zn 계의 재료를 배치하고, 그 Zn 계의 재료 위에 반도체 장치 (200) 의 BGA (250) 를 탑재한다.
이하, 도 6 을 참조하여, 실시 형태예 1 의 실장 구조에 대하여 설명한다.
도 6(A) 에 나타내는 바와 같이, 기판 (500) 에는, Cu 패드 (520) 와 Zn 계 의 재료 (530) 가 미리 정해진 위치에 배치되어 있다.
또한, Zn 계의 재료 (530) 로는, Zn 계의 재료 (230) 와 동일하게, 예를 들어, 플럭스를 함유하는 Sn-Zn 계 땜납 (이하, 플럭스 함유 Sn-Zn 계 땜납 또는 단순히 Sn-Zn 계 땜납이라고 칭한다), 그 외가 있다. 여기에서는, Zn 계의 재료 (530) 를 Sn-Zn 계 땜납 페이스트로 하여 설명한다. 도 6(A) 에 나타내는 예에서는, Zn 계의 재료 (여기에서는, 플럭스 함유 Sn-Zn 계 땜납 페이스트 ; 530) 는, 인쇄에 의해 Cu 패드 (520) 위에 배치되어 있다.
실시 형태예 1 의 실장 구조에서는, Cu 패드 (120) 가 형성되어 있는 측의 면과 Cu 패드 (520) 가 형성되어 있는 측의 면이 대향하도록, 반도체 장치 (200) 와 기판 (500) 을 배치한다. 도 6(A) 에 나타내는 예에서는, Cu 패드 (120) 가 형성되어 있는 측의 면을 하향으로 하고, 반도체 장치 (200) 를 기판 (500) 위에 배치하고 있다.
이 때, 반도체 장치 (200) 의 BGA (250) 와 기판 (500) 의 Cu 패드 (520) 사이에는, Zn 계의 재료 (530) 가 배치되어 있다.
이 상태에서, BGA (250) 를 리플로우 처리, 즉, BGA (250) 를 리플로우하기 위한 가열 처리를 행하고, BGA (250) 를 용융시킨다.
이 리플로우 처리에 의하여, 도 6(B) 에 나타내는 바와 같이, BGA (250) 는 용융되고, Zn 계의 재료 (530) 와 함께 Cu 패드 (520) 에 접합된다.
이 때, Zn 계의 재료 (530) 는, Cu 패드 (520) 와의 접합 부분에서 Cu 패드 (520) 와 반응하고, 이로써, BGA (250) 와 Cu 패드 (520) 사이에 Zn 을 함유하는 금속간 반응 생성물 (550; 이하, Zn 함유 금속간 반응 생성물 또는 단순히 금속간 반응 생성물이라고 칭한다) 의 층을 형성한다. 또한, 여기에서는, Zn 계의 재료 (530) 의 재료가 Sn-Zn 계 땜납 페이스트이기 때문에, Zn 함유 금속간 반응 생성물 (550) 로서, Cu-Zn 반응 생성물이 형성된다.
도 6 에 나타내는 실시 형태예 1 의 실장 구조는, 상기 (1) ∼ (3) 의 특성을 갖는 Zn 계의 재료 (530) 를, 반도체 장치 (200) 의 BGA (250) 와 기판 (500) 의 단자 패드 (520) 사이에 배치하고 있기 때문에, 반도체 장치 (200) 의 BGA (250) 와 기판 (500) 의 단자 패드 (520) 사이의 접합 부분의 열 스트레스에 대한 내성을 향상시킬 수 있다. 그 때문에, 이 실장 구조는, 열 스트레스에 의해 크랙이 반도체 장치 (200) 의 BGA (250) 와 기판 (500) 의 단자 패드 (520) 사이의 접합 부분에 최종적으로는 발생하지만, 그 발생을 지연시킬 수 있다. 그 결과, 이 실장 구조는, 반도체 장치 (200) 의 BGA (250) 와 기판 (500) 의 단자 패드 (520) 사이의 접합 신뢰성을 향상시킬 수 있다.
이상과 같이, 실시 형태예 1 의 접합 구조에 따르면, 반도체 장치 (200) 내부의 단자 패드 (120) 와 BGA (250), 즉, 용융된 Pb 프리 땜납 볼 (240) 사이의 접합 신뢰성을 종래예의 접합 구조보다도 향상시킬 수 있다.
또한, 실시 형태예 1 의 접합 구조에 따르면, 기판 (500) 의 단자 패드 (520) 와 반도체 장치 (200) 의 BGA (250) 사이의 접합 신뢰성을 종래예의 접합 구조보다도 향상시킬 수 있다.
또한, 반도체 장치 (200) 내부의 단자 패드 (120) 와 BGA (250) 사이 및 기 판 (500) 의 단자 패드 (520) 와 반도체 장치 (200) 의 BGA (250) 사이의 접합 신뢰성이 종래예의 접합 구조보다도 향상되면, BGA (250) 를 구성하는 Pb 프리 땜납 볼 (240) 의 사용량은, 종래예의 반도체 장치 (100) 보다도 적은 양으로 억제할 수 있다. 그 때문에, 실시 형태예 1 의 접합 구조에 따르면, 반도체 장치 (200) 를 종래예의 반도체 장치 (100) 보다도 얇게 제조할 수 있다.
[실시 형태예 2]
이하, 실시 형태예 2 의 접합 구조에 대하여, 이 접합 구조를 갖는 반도체 장치를 예로 들어, 상세하게 설명한다. 또한, 실시 형태예 2 는, 도금에 의하여, 단자 패드 위에 Zn 계의 재료 (여기에서는, Zn) 를 배치하는 구성이 되어 있다.
<반도체 장치의 구성>
이하, 도 7 을 참조하여, 실시 형태예 2 의 접합 구조를 갖는 반도체 장치 (이하, 실시 형태예 2 의 반도체 장치라고 칭한다) 의 구성에 대하여 설명한다. 또한, 여기에서는, 반도체 장치로서 LGA 를 구비하는 반도체 칩을 예로 들어 설명한다.
실시 형태예 1 에서는, 반도체 장치 (200) 로서, BGA 를 구비하는 반도체 칩을 예로 들어 설명하였다. 이 반도체 장치 (200) 는, 땜납 단자, 즉, Cu 패드 (120) 의 노출면에서 BGA (250) 의 선단 (도 2(D) 참조) 까지의 높이가 비교적 높고, 그 높이는 예를 들어 0.5㎜ 피치 단자의 경우에 250㎛ 정도이다.
이에 대하여, 실시 형태예 2 에서는, 반도체 장치 (700) 로서 LGA 를 구비하 는 반도체 칩을 예로 들어 설명한다. 이 반도체 장치 (700) 는, 땜납 단자, 즉, Cu 패드 (120) 의 노출면에서 LGA (750) 의 선단 (도 8(D) 참조) 까지의 높이가 반도체 장치 (200) 의 땜납 단자보다도 낮고, 그 높이는 100㎛ 이하이다.
도 7 에 나타내는 바와 같이, 실시 형태예 2 의 반도체 장치 (700) 는, Cu 패드 (120) 위에, 도금에 의해 Zn (730) 의 층을 배치하고 있다.
또한, 도 7 중, w 는 Cu 패드 (120) 와 Zn (730) 의 폭을 나타내고, h2 는 Zn (730) 의 층의 높이를 나타낸다. Cu 패드 (120) 와 Zn (730) 의 폭 (w) 은, 100 ∼ 400㎛ 정도이다. Zn (730) 의 층의 높이 (h2) 는, 0.1 ∼ 5㎛ 정도이다.
Zn (730) 위에는, 인쇄에 의해 Pb 프리 땜납 페이스트 (740) 가 배치된다.
또한, Pb 프리 땜납 페이스트 (740) 의 재료로는, Sn-Ag-Cu 계 땜납이 주류로 되어 있다. 그래서, 여기에서는, Pb 프리 땜납 볼 (740) 을 Sn-Ag-Cu 계 땜납 페이스트로 하여 설명한다.
또한, 도 7 중, h3 은 Pb 프리 땜납 페이스트 (740) 의 높이를 나타낸다. Pb 프리 땜납 페이스트 (740) 의 높이 (h3) 는, 20 ∼ 30㎛ 정도이다.
그런데, Zn (730) 은, Zn 계의 재료 (230) 와 마찬가지로, 실시 형태예 1 의 <Zn 계의 재료의 특성> 의 장에서 설명한 상기 (1) ∼ (3) 의 3 가지 특성을 갖는다.
따라서, 반도체 장치 (700) 는, 실시 형태예 1 의 반도체 장치 (200) 와 동일한 작용 효과를 나타낼 수 있다.
즉, 반도체 장치 (700) 는, 반도체 장치 (700) 내부의 단자 패드 (120) 와 땜납 (740) 사이의 접합 부분의 열 스트레스에 의한 크랙의 발생을 지연시킬 수 있다. 그 결과, 반도체 장치 (700) 는, 반도체 장치 (700) 내부의 단자 패드 (120) 와 땜납 (740) 사이의 접합 신뢰성을 향상시킬 수 있다.
<반도체 장치의 제조 공정>
이하, 도 8(A) ∼ (D) 및 도 3 을 참조하여, 반도체 장치 (700) 의 제조 공정에 대하여 설명한다.
도 8(A) 에 나타내는 바와 같이, 반도체 장치 (700) 의 하지 (105) 위에, 단자 패드 (120) 가 형성되어 있는 구조체를 준비한다. 이 구조체는, 도 2(A) 에 나타내는 반도체 장치 (200) 의 구조체와 동일한 것이기 때문에, 여기에서는, 상세한 설명을 생략한다.
다음으로, 도 8(B) 에 나타내는 바와 같이, Cu 패드 (120) 의 노출면으로부터 산화막을 제거하고, 그 후, Cu 패드 (120) 위에, 도금에 의해 Zn (730) 을 배치한다. 이로써, 반도체 장치 (700) 의 단자 패드 (120) 바로 위에, Pb 프리 땜납 페이스트 (여기에서는, Sn-Ag-Cu 계 땜납 페이스트 ; 740) 보다도 부드러운 Zn 계의 재료를 배치한다.
다음으로, 도 8(C) 에 나타내는 바와 같이, Zn (730) 위에, 인쇄에 의해 Pb 프리 땜납 페이스트 (740) 를 배치한다.
다음으로, 도 8(D) 에 나타내는 바와 같이, 도 3 에 나타내는 처리 온도를 따라 리플로우 처리를 행하고, Pb 프리 땜납 페이스트 (740) 를 용융시킨다.
이 리플로우 처리에 의해, Pb 프리 땜납 페이스트 (740) 는 용융되고, Zn (730) 과 함께 Cu 패드 (120) 에 접합되어, LGA (750) 를 형성한다.
이 때, Zn (730) 은, Cu 패드 (120) 와의 접합 부분에서 Cu 패드 (120) 와 반응하고, 이로써, Pb 프리 땜납 페이스트 (740) 와 Cu 패드 (120) 사이에, Zn 을 함유하는 금속간 반응 생성물 (760; 이하, Zn 함유 금속간 반응 생성물 또는 단순히 금속간 반응 생성물이라고 칭한다) 의 층을 형성한다. 또한, 여기에서는, 금속간 반응 생성물 (760) 로서 Cu-Zn 반응 생성물이 형성된다.
또한, Zn 은 산화되기 쉬운 금속이다. 그래서, 리플로우 처리시에는 질소 분위기에서 행할 필요가 있다.
반도체 장치 (700) 는, 열 스트레스가 땜납 (740) 과 Cu 패드 (120) 의 접합 부분에 집중되기 쉽기 때문에, 이 접합 부분에 상기 (1) ∼ (3) 의 특성 Zn (730) 을 배치하고 있다. 이로써, 반도체 장치 (700) 는, 실시 형태예 1 의 반도체 장치 (200) 와 동일하게, 접합 부분에 있어서의 열 스트레스에 대한 내성이 향상된다.
또한, 반도체 장치 (700) 로는, 도 8(B) 에 나타내는 공정의 것을 제품으로서 출하할 수 있다.
<반도체 장치의 열 스트레스에 대한 내성의 평가>
반도체 장치 (700) 에 대해서는, 실시 형태예 1 과 동일한 수법에 따라, 열 스트레스에 대한 내성을 평가한다.
평가 처리는, 예를 들어, 0.5㎜ 피치 단자의 경우에, Cu 패드 (120) 와 Zn (730) 의 폭 (w) 을 100 ∼ 400㎛ 로 하고, Zn (730) 의 높이 (h2) 를 0.1 ∼ 5㎛ 로 하고, Pb 프리 땜납 페이스트 (740) 의 인쇄 높이 (h3) 를 60 ∼ 70㎛ 로 하는, 반도체 장치 (700) 에 대하여 행한다 (도 7 참조). 또한, 땜납 단자의 높이는, 예를 들어, 0.2㎜ 피치 단자의 경우에, 40㎛ 전후로 단자 피치에 따라 변경되는 경우가 있다.
실시 형태예 2 의 반도체 장치 (700) 에 따르면, 실시 형태예 1 의 반도체 장치 (200) 와 마찬가지로, 종래예의 반도체 장치 (100) 보다도, 반도체 장치 (700) 내부의 Cu 패드 (120) 와 땜납 (740) 의 접합 부분에 있어서의 크랙의 발생을 지연시킬 수 있다.
<반도체 장치의 실장 구조>
이하, 도 9 를 참조하여, 실시 형태예 2 의 접합 구조를 갖는 반도체 장치의 실장 구조 (이하, 실시 형태예 2 의 실장 구조라고 칭한다) 에 대하여 설명한다.
도 9(A) 에 나타내는 바와 같이, 기판 (500) 에는, Cu 패드 (520) 가 미리 정해진 위치에 배치되고, Cu 패드 (520) 위에는, 도금에 의해 Zn (535) 의 층이 배치되어 있다.
실시 형태예 2 의 실장 구조에서는, Cu 패드 (120) 가 형성되어 있는 측의 면과 Cu 패드 (520) 가 형성되어 있는 측의 면이 대향하도록, 반도체 장치 (700) 와 기판 (500) 을 배치한다. 도 9(A) 에 나타내는 예에서는, Cu 패드 (120) 가 형성되어 있는 측의 면을 하향으로 하고, 반도체 장치 (700) 를 기판 (500) 위에 배치하고 있다.
이 때, 반도체 장치 (700) 의 LGA (750) 와 기판 (500) 의 Cu 패드 (520) 사이에는, Zn (535) 의 층이 배치되어 있다.
이 상태에서, LGA (750) 를 리플로우 처리, 즉, LGA (750) 를 리플로우하기 위한 가열 처리를 행하고, LGA (750) 를 용융시킨다.
이 리플로우 처리에 의해, 도 9(B) 에 나타내는 바와 같이, LGA (750) 는 용융되고, Zn (535) 과 함께 Cu 패드 (520) 에 접합된다.
이 때, Zn (535) 은, Cu 패드 (520) 와의 접합 부분에서 Cu 패드 (520) 와 반응하고, 이로써, LGA (750) 와 Cu 패드 (520) 사이에, Zn 함유 금속간 반응 생성물 (550) 의 층을 형성한다. 또한, 여기에서는, Zn 함유 금속간 반응 생성물 (550) 로서 Cu-Zn 반응 생성물이 형성된다.
도 9 에 나타내는 실시 형태예 2 의 실장 구조는, 상기 (1) ∼ (3) 의 특성을 갖는 Zn (535) 을, 반도체 장치 (700) 의 LGA (750) 와 기판 (500) 의 단자 패드 (520) 사이에 배치하고 있기 때문에, 반도체 장치 (700) 의 LGA (750) 와 기판 (500) 의 단자 패드 (520) 사이의 접합 부분의 열 스트레스에 대한 내성을 향상시킬 수 있다. 그 때문에, 이 실장 구조는, 열 스트레스에 의해 크랙이 반도체 장치 (700) 의 LGA (750) 와 기판 (500) 의 단자 패드 (520) 사이의 접합 부분에 최종적으로는 발생하지만, 그 발생을 지연시킬 수 있다. 그 결과, 이 실장 구조는, 반도체 장치 (700) 의 LGA (750) 와 기판 (500) 의 단자 패드 (520) 사이의 접합 신뢰성을 향상시킬 수 있다.
이상과 같이, 실시 형태예 2 의 접합 구조에 따르면, 땜납 단자의 높이가 실 시 형태예 1 의 반도체 장치 (200) 보다도 낮음에도 불구하고, 반도체 장치 (700) 내부의 단자 패드 (120) 와 LGA (750), 즉, 용융된 Pb 프리 땜납 페이스트 (740) 사이의 접합 신뢰성을 종래예의 접합 구조보다도 향상시킬 수 있다.
또한, 실시 형태예 2 의 접합 구조에 따르면, 기판 (500) 의 단자 패드 (520) 와 반도체 장치 (700) 의 LGA (750) 사이의 접합 신뢰성을 종래예의 접합 구조보다도 향상시킬 수 있다.
또한, 반도체 장치 (700) 내부의 단자 패드 (120) 와 LGA (750) 사이 및 기판 (500) 의 단자 패드 (520) 와 반도체 장치 (700) 의 LGA (750) 사이의 접합 신뢰성이 종래예의 접합 구조보다도 향상되면, LGA (750) 를 구성하는 Pb 프리 땜납 페이스트 (740) 의 사용량은, 종래예의 LGA 를 구비하는 반도체 장치보다도 적은 양으로 억제할 수 있다. 그 때문에, 실시 형태예 2 의 접합 구조에 따르면, 반도체 장치 (700) 를 종래예의 LGA 를 구비하는 반도체 장치보다도 얇게 제조할 수 있다.
또한, 실시 형태예 2 의 접합 구조는, 땜납 단자의 높이가 높은 BGA 를 구비하는 반도체 장치 (200) 에도 적용할 수 있다. 그러나, 도금에 의해, Zn (535) 의 층을 기판 (500) 에 미리 배치하기 때문에, 실시 형태예 1 의 실장 구조보다도 비용이 높아진다.
본 발명은, 상기 기술한 실시 형태예에 한정되지 않고, 이 발명의 요지를 일탈하지 않는 범위에서 여러 가지 변경이나 변형을 행할 수 있다.
예를 들어, 단자 패드는, 다양한 재료가 중첩되어 구성된 다층 구조로 할 수 있다. 도 10 은 반도체 장치의 변형예의 구성도이다. 도 10 에 나타내는 바와 같이, 단자 패드는, Cu 패드 (120) 위에 Ni (니켈 ; 122) 를 배치하고, 또한, 그 위에 Pd (팔라듐 ; 124) 를 배치한 구조로 할 수 있다. 또한, Pd (팔라듐 ; 124) 대신에, Au (금) 나 그 외의 재료를 배치해도 된다.
또, 예를 들어, 실시 형태예 1 의 제조 방법을, LGA 를 구비하는 반도체 장치에 적용해도 된다. 또한, 이 경우의 제조 공정은, Sn-Zn 땜납 페이스트를 한 번 인쇄한 후, 반도체 장치를 리플로우 노 (爐) 에 통과시킨다. 그 후, 예를 들어 Sn-Ag-Cu 계 등의 Pb 프리 땜납 페이스트를 인쇄하고, 재차 반도체 장치를 리플로우 노에 통과시키게 된다. 단, 이로써 제조된 LGA 를 구비하는 반도체 장치는, 실시 형태예 2 의 제조 방법에 의해 제조된 LGA 를 구비하는 반도체 장치 (700) 보다도, 땜납 단자의 높이를 낮게 할 수 없다.
또, 실시 형태예 1 및 2 의 접합 구조는, 땜납이 Pb 땜납이어도 실시할 수 있다.
또, 예를 들어, 실시 형태예 2 의 Zn (535) 의 층은, 전해 도금, 무전해 도금, 스퍼터, 증착 등의 수단에 의해 형성해도 된다.
제 1 발명의 단자 패드와 땜납의 접합 구조에 따르면, 단자 패드와 땜납 사이에, 단자 패드의 성분과 Zn 계 재료의 반응 생성물층을 구비하고 있다.
Zn 계의 재료는, 상기 기술한 (1) ∼ (3) 의 특성을 갖고 있다. 그 때문에, 이 단자 패드와 땜납의 접합 구조에 따르면, 단자 패드와 땜납 사이의 접합 부 분의 열 스트레스에 대한 내성을 향상시킬 수 있다. 이로써, 열 스트레스에 의해 크랙이 최종적으로는 접합 부분에 발생하지만, 그 발생을 지연시킬 수 있다. 그 결과, 단자 패드와 땜납 사이의 접합 신뢰성을 종래예보다도 향상시킬 수 있다.
제 2 발명의 반도체 장치에 따르면, 제 1 발명과 동일한 원리에 의해, 단자 패드와 땜납 사이의 접합 부분의 열 스트레스에 대한 내성을 향상시킬 수 있고, 이로써, 열 스트레스에 의한 크랙이 접합 부분에 발생하는 것을 지연시킬 수 있다. 그 결과, 단자 패드와 땜납 사이의 접합 신뢰성을 종래예보다도 향상시킬 수 있다.
제 3 발명의 반도체 장치의 제조 방법에 따르면, 제 2 발명의 반도체 장치를 제조할 수 있다.

Claims (9)

  1. 하지 (下地) 위에 형성된 단자 패드;
    땜납; 및
    상기 단자 패드와 상기 땜납 사이에, 상기 단자 패드의 성분과 Zn 계 재료의 반응 생성물층을 구비하는 것을 특징으로 하는 단자 패드와 땜납의 접합 구조.
  2. 제 1 항에 있어서,
    상기 단자 패드와 상기 땜납은, 반도체 장치에 형성되어 있고,
    상기 반응 생성물층은, 상기 반도체 장치 내부의 상기 단자 패드와 상기 땜납 사이에 형성되어 있는 것을 특징으로 하는 단자 패드와 땜납의 접합 구조.
  3. 제 1 항에 있어서,
    상기 단자 패드는, 기판에 형성되어 있고,
    상기 땜납은, 반도체 장치에 형성되어 있고,
    상기 반응 생성물층은, 상기 기판의 상기 단자 패드와 상기 반도체 장치의 상기 땜납 사이에 형성되어 있는 것을 특징으로 하는 단자 패드와 땜납의 접합 구조.
  4. 하지 위에 형성된 단자 패드;
    땜납; 및
    상기 단자 패드와 상기 땜납 사이에, 상기 단자 패드의 성분과 Zn 계 재료의 반응 생성물층을 구비하는 것을 특징으로 하는 반도체 장치.
  5. 하지 위에 형성된 단자 패드 위에, Zn 계의 재료를 배치하는 공정;
    상기 Zn 계의 재료 위에, 땜납을 배치하는 공정; 및
    상기 땜납을 리플로우하기 위한 가열 처리를 행하고, 상기 단자 패드와 상기 땜납 사이에, 상기 단자 패드의 성분과 Zn 계 재료의 반응 생성물층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 단자 패드 위에, 인쇄에 의해 상기 Zn 계의 재료를 배치하는 공정;
    상기 Zn 계의 재료 위에, 땜납 볼을 탑재하는 공정; 및
    상기 땜납 볼을 리플로우하기 위한 가열 처리를 행하고, 상기 단자 패드와 상기 땜납 볼 사이에, 상기 단자 패드의 성분과 Zn 계 재료의 반응 생성물층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 반응 생성물층은, 상기 단자 패드의 성분과, 상기 단자 패드 위에 인쇄에 의해 배치된 10 ∼ 60㎛ 두께의 상기 Zn 계의 재료에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 5 항에 있어서,
    상기 단자 패드 위에, 도금에 의해 상기 Zn 의 재료를 배치하는 공정;
    상기 Zn 계의 재료 위에, 땜납 페이스트를 인쇄하는 공정; 및
    상기 땜납 페이스트를 리플로우하기 위한 가열 처리를 행하고, 상기 단자 패드와 상기 땜납 페이스트 사이에, 상기 단자 패드의 성분과 Zn 계 재료의 반응 생성물층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 반응 생성물층은, 상기 단자 패드의 성분과, 상기 단자 패드 위에 도금에 의해 배치된 0.1 ∼ 5㎛ 두께의 Zn 계의 재료에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
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