JP2008218483A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体パッケージ14の電極16と回路配線基板11の電極13との間に鉛フリーはんだバンプ17を介して両者を接続する半導体装置に於いて、回路配線基板11の電極13は表面外周に突起縁13Hが形成されてなることを特徴とする。
【選択図】 図1
Description
予めCu電極13が形成された状態の回路配線基板11を覆うレジスト膜20を形成する。
レジスト膜20のパターニングを行って、Cu電極13の外周のみを表出させる幅100μmの開口20Aを形成する。
電解めっき法を用いることに依り、回路配線基板11上のCu電極13に於ける外周に幅100μm、厚さ10〜20μmのCu突起縁13Hを形成する。
レジスト膜20を剥離してから、改めて突起縁13Hで囲まれたCu電極13を除く回路配線基板11の表面を覆うレジスト膜21を形成する。
電解めっき法を用いることに依り、突起縁13Hの内側に表出されているCu電極13上に厚さが5〜7μm軽度のSnめっき膜を形成する。
窒素雰囲の電気炉内にて220℃、15〜20時間の熱処理を施して、CuSn合金膜13Bを生成させる。
(1)−55℃(30分)⇔125℃(30分)の温度サイクル試験を500サイクル
(2)高さ10cmからの自由落下衝撃200サイクル
本発明 (1) 0箇/20箇 (2) 0箇/20箇
従来例 (1) 7箇/20箇 (2) 15箇/20箇
突起縁13H内側に表出されているCu電極13の表面にCuSn合金粉末を混合したはんだペースト(金属量:30wt%)膜13Pを印刷法によるスキージングで形成した。尚、この際、はんだペースト膜13Pを形成すべきCu電極13以外の部分はレジスト膜21で覆われている。
リフロー加熱を行って、はんだペーストを一体化してCuSn合金膜13Bを作製し、その後、レジスト膜を除去する。尚、はんだペースト膜をリフロー加熱してCuSn合金膜13Bを形成した場合、はんだペーストであった状態と比較して体積は縮小される。
(1)−55℃(30分)⇔125℃(30分)の温度サイクル試験を500サイクル
(2)高さ10cmからの自由落下衝撃200サイクル
本発明 (1) 0箇/20箇 (2) 0箇/20箇
従来例 (1) 3箇/20箇 (2) 10箇/20箇
12 絶縁膜
13 電極
13A Cu膜
13B CuSn合金膜
13C CuSn合金被覆層
13H 突起縁
13P はんだペースト
14 半導体パッケージ(或いは半導体チップ)
15 絶縁膜
16 電極
17 バンプ
20 レジスト膜
21 レジスト膜
Claims (5)
- 半導体素子或いは半導体パッケージに於ける電極と回路配線基板に於ける配線或いは電極との間に鉛フリーはんだバンプを介在して両者を接続してなる半導体装置に於いて、
回路配線基板の電極は表面外周に突起縁が形成された構造であること
特徴とする半導体装置。 - 突起縁をもつ電極がCuを材料として形成され、且つ、前記突起縁の内側に於けるCu電極表面上にはCuSn合金層が在ること
を特徴とする請求項1項記載の半導体装置。 - はんだバンプはSnを主成分としBi、In、Zn、Ag、Sb、Cuから選択され
た少なくとも一種以上の金属からなる添加成分を含んでなること
を特徴とする請求項1記載の半導体装置。 - 請求項1記載の半導体装置を製造するに工程に於いて、
回路配線基板のCu電極に於ける突起縁の内側に位置する電極表面上にSn層又はCuSn合金層を形成し、熱処理を行うことに依って厚膜のCuSn合金層とする工程 が含まれてなることを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置を製造する工程に於いて、
回路配線基板のCu電極に於ける突起縁の内側に位置する電極表面上にCuSn合金層を形成する際のSn或いはCuSnの供給手段が電気めっき、或いは、はんだペーストを用いた印刷であること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007049809A JP2008218483A (ja) | 2007-02-28 | 2007-02-28 | 半導体装置及びその製造方法 |
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JP (1) | JP2008218483A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10062657B2 (en) | 2014-10-10 | 2018-08-28 | Ishihara Chemical Co., Ltd. | Method for manufacturing alloy bump |
JP2019160984A (ja) * | 2018-03-13 | 2019-09-19 | 日本電気株式会社 | 実装基板および実装構造および実装方法 |
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- 2007-02-28 JP JP2007049809A patent/JP2008218483A/ja active Pending
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A02 | Decision of refusal |
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