JP6784053B2 - 電子装置の製造方法 - Google Patents

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本発明は、電子装置、及び電子装置の製造方法に関する。
携帯電話やデジタルカメラには、半導体パッケージ等の様々な電子装置が内蔵される。その半導体パッケージは、はんだバンプを介してマザーボード等の回路基板に接続されるが、はんだバンプのリフロー時における回路基板の熱変形を抑制するために、はんだバンプの材料としてはなるべく融点が低いはんだを使用するのが好ましい。
そのような低融点のはんだとして、錫とビスマスとの合金であるSn-Biはんだがある。Sn-Biはんだは、ビスマスの作用によってその融点が139℃程度と低くなる。この融点は、鉛フリーはんだとして使用されるSn-3.0Ag-0.5Cuはんだの融点(217℃)よりも低いため、リフロー時の回路基板の変形を抑制することができる。
但し、はんだバンプの材料としてSn-Biはんだを使用する電子装置には、回路基板との接続信頼性を向上させるという点で改善の余地がある。
特開2007−90407号公報 特開2014−146635号公報 特開2010−167472号公報
開示の技術は、上記に鑑みてなされたものであって、回路基板との接続信頼性を向上させることができる電子装置、及び電子装置の製造方法を提供することを目的とする。
以下の開示の一観点によれば、電子部品が備える金、パラジウム、及びニッケルの少なくとも一を含む金属層の上にバンプを載せる工程と、前記バンプを加熱して溶融させることにより、前記金属層に前記バンプを接続する工程とを有し、前記バンプは、0.05wt%以上1wt%以下のパラジウムと、前記パラジウムよりも大きい質量パーセント濃度のスズと、前記パラジウムよりも大きい質量パーセント濃度のビスマスとを含むことを特徴とする電子装置の製造方法が提供される。
以下の開示によれば、金、パラジウム、及びニッケルのいずれか一をバンプに添加することで、バンプを加熱して溶融させるときに金属層の構成元素がバンプに溶出するのが防止される。そのため、その構成元素がバンプに溶出することで形成される金属間化合物によってバンプの形状がいびつになるのが防止され、均等な形状のバンプで電子部品と回路基板との接続信頼性が向上した電子装置を提供することができる。
図1は、調査に使用した半導体パッケージの断面図である。 図2(a)、(b)は、調査に使用した半導体パッケージにはんだバンプを接合する方法について説明するための拡大断面図(その1)である。 図3は、調査に使用した半導体パッケージにはんだバンプを接合する方法について説明するための拡大断面図(その2)である。 図4は、調査に使用したはんだバンプの顕微鏡像を基にして描いた図である。 図5は、本実施形態に係る電子装置の製造途中の断面図(その1)である。 図6(a)、(b)は、本実施形態に係る電子装置の製造途中の断面図(その2)である。 図7は、本実施形態に係る電子装置の製造途中の断面図(その3)である。 図8(a)、(b)は、本実施形態に係る電子装置の製造途中の断面図(その4)である。 図9は、本実施形態に係る電子装置の製造途中の断面図(その5)である。 図10(a)、(b)は、本実施形態の効果を調査するために使用したバリアメタル層の構造について説明するための断面図である。 図11は、本実施形態の効果についての調査結果を示す図(その1)である。 図12は、本実施形態の効果についての調査結果を示す図(その2)である。
本実施形態の説明に先立ち、本願発明者が検討した事項について説明する。
この調査では、はんだバンプの材料として低融点のSn-Biはんだを使用し、以下のようにしてそのはんだバンプを半導体パッケージに接合した。
図1は、その半導体パッケージの断面図である。
図1に示すように、この半導体パッケージ1は、配線基板2とその一方の主面2aの上に搭載された半導体素子3とを有する。
このうち、半導体素子3は、例えばCPU(Central Processing Unit)やGPU(Graphics Processing Unit)等のLSI(large Scale Integration)であり、はんだバンプ5を介して配線基板2と接続される。そのはんだバンプ5の材料は特に限定されないが、例えば
融点が221℃のSn-3.5Agはんだをはんだバンプ5の材料として採用する。なお、Sn-3.5Agはんだに代えて、融点が217℃のSn-3.0Ag-0.5Cuはんだを使用してもよい。
また、この例では配線基板2と半導体素子3との間にアンダーフィル樹脂6を充填することにより、配線基板2と半導体素子3との接続強度を高める。
その配線基板2の他方の主面2bには複数の電極パッド8が形成される。電極パッド8は、銅めっき膜をパターニングすることにより形成され、その表面にはバリアメタル層7が形成される。
バリアメタル層7は、金属層の一例であって、後述のはんだバンプに電極パッド8の銅が拡散するのを防止する機能を有する。このような機能を有する金属層はUBM(Under Bump Metal)とも呼ばれる。
バリアメタル層7の積層構造は特に限定されないが、この例では電極パッド8の上にニッケル層7a、パラジウム層7b、及び金層7cをこの順に積層することによりバリアメタル7を形成する。
このうち、ニッケル層7aは電解めっき法又は無電解めっき法により0.5μm〜2.0μm程度の厚さに形成される。また、パラジウム層7bは電解めっき法により0.1μm〜0.5μm程度の厚さに形成され、金層7cは電解めっき法により0.5μm〜1.0μm程度の厚さに形成される。
図2〜図3は、この半導体パッケージ1にはんだバンプを接合する方法について説明するための拡大断面図である。
まず、図2(a)に示すように、配線基板2の上方にメタルマスク12を配し、そのメタルマスク12の孔12aと電極パッド8との位置合わせをする。
そして、孔12a内に球形のはんだバンプ13を入れ、バリアメタル層7の上にはんだバンプ13を載せる。
この例では、そのはんだバンプ13の材料として、Sn-Biはんだに銀を添加したSn-57Bi-1Agはんだを使用する。前述のように、Sn-Biはんだは融点が低いという点でSn-3.0Ag-0.5Cuはんだよりも有利である。
また、このようにはんだバンプ13に銀を添加することで、はんだバンプ13の延性を向上させることもできる。
次に、図2(b)に示すように、Sn-57Bi-1Agはんだの融点(約139℃)よりも約40℃高い180℃程度の温度にはんだバンプ13を加熱してリフローする。なお、はんだバンプ13の加熱温度をその融点よりも約40℃高くしたのは、はんだバンプ13を確実に溶融させるためである。
このとき、バリアメタル層7のニッケル層7aが電極パッド8の銅の拡散を防止するように機能するため、溶融したはんだバンプ13と銅とが反応して機械的に脆い金属間化合物が形成されるのを抑制することができる。
また、金層7cによってバリアメタル層7の表面でのはんだの濡れ性が向上するため、溶融したはんだバンプ13がバリアメタル層7の表面に良好に濡れ広がる。
更に、パラジウム層7bが金膜7cと同様にはんだの濡れ性を向上させる機能を有するため、高価な金膜7cを薄くしてその成膜コストを低減しつつ、はんだの濡れ性を維持することができる。
ここで、このようにはんだバンプ13が溶融すると、バリアメタル層7の構成元素であるニッケル、パラジウム、及び金の各元素7xがはんだバンプ13に溶出する。そして、はんだバンプ13の表面に生じる対流により、元素7xがはんだバンプ13の表面に運ばれ、当該表面に元素7xが局在するようになる。
次いで、図3に示すように、はんだバンプ13を室温にまで自然冷却することにより、はんだバンプ13を固化してバリアメタル層7に接合させる。
以上により、半導体パッケージ1にはんだバンプ13を接合する工程が終了する。
このようにはんだバンプ13が接合された半導体パッケージ1はBGA(Ball Grid Array)と呼ばれ、後の工程で各はんだバンプ13を介してマザーボード等の回路基板18に接続される。
上記した方法によれば、図3の工程ではんだバンプ13を自然冷却するときに、はんだバンプ13の表面に局在していた元素7xが、冷却途中ではんだバンプ13のスズや銀等の金属と反応する。その結果、スズや銀等の金属と元素7xとの金属間化合物7yが、冷却途中で粗大化しながらはんだバンプ13の表面に析出する。
前述のように元素7xはバリアメタル層7に含まれていたニッケル、パラジウム、及び金であるため、本工程で生成される金属間化合物7yは例えばAuSn、PdSn、AgPd、及びNiSn等となる。
はんだバンプ13の形状は球形であるのが理想的であるが、このように金属間化合物7yが生成されるとはんだバンプ13の表面に凹凸が形成され、はんだバンプ13の形状がいびつになってしまう。
本願発明者の調査によれば、リフロー前(図2(a))の直径が600μmのはんだバンプ13の場合、図2(b)のリフローによって形状がいびつになってその高さhが±50μmもばらつくことが明らかとなった。
このように高さhがばらつくと、リフロー後に行われるはんだバンプ13の外観検査において検査装置がはんだバンプ13を認識できなくなってしまう。
更に、高さhのばらつきによってはんだバンプ13の高さが低くなると、回路基板18にはんだバンプ13が届かなくなる。その結果、はんだバンプ13を介して半導体パッケージ1と回路基板18とを接続できなくなり、半導体パッケージ1と回路基板18との接続信頼性が低下してしまう。
図4は、はんだバンプ13の顕微鏡像を基にして描いた図である。
図4に示すように、前述の金属間化合物7yが原因ではんだバンプ13の表面に凹凸が形成されることが実際に確かめられた。
以下に、このような凹凸が発生するのを抑制することが可能な本実施形態について説明する。
(本実施形態)
図5〜図9は、本実施形態に係る電子装置の製造途中の断面図である。これらの図のうち、図6及び図7は、その電子装置の拡大断面図である。
また、図5〜図9において、図1〜図3で説明したのと同じ要素にはこれらの図におけるのと同じ符号を付し、以下ではその説明を省略する。
まず、図5に示すように、図1で説明した半導体パッケージ1を用意する。
その半導体パッケージ1は、電子部品の一例であって、複数の電極パッド8が形成された配線基板2を有する。
配線基板2の大きさは特に限定されないが、この例では配線基板2を平面視で一辺の長さが42.5mmの正方形とする。
また、電極パッド8の大きさも特に限定されない。例えば、電極パッド8は、平面視で直径が0.76mm程度の円形とし得る。また、隣接する電極パッド8のピッチpは例えば1.27mmであり、電極パッド8の総数は例えば1089個である。
更に、その電極パッド8の上には、ニッケル層7a、パラジウム層7b、及び金層7cをこの順に積層してなるバリアメタル層7が形成される。
なお、前述のようにパラジウム層7bは金層7cを薄くする目的で形成されるが、その必要がない場合にはパラジウム層7bを省いてもよい。
次に、図6(a)に示すように、配線基板2の上方にメタルマスク12を配し、そのメタルマスク12の孔12aと電極パッド8との位置合わせをする。
そして、孔12a内にはんだバンプ13を入れ、バリアメタル層7の上にはんだバンプ13を載せる。
本実施形態では、そのはんだバンプ13の材料として、スズとビスマスとを主成分とするSn-Biはんだに、金、パラジウム、及びニッケルの少なくとも一の元素13aを添加した材料を使用する。これらの元素13aは、バリアメタル層7が備える金層7c、パラジウム層7b、及びニッケル層7aの各層の構成元素と同一である。
また、元素13aは、はんだの製造時に予め添加されており、はんだバンプ13の内部において均一に分散している。
なお、ビスマスがはんだ13の融点を下げる作用があるため、はんだバンプ13の融点は、はんだバンプ5の材料であるSn-3.5Agはんだの融点(221℃)やSn-3.0Ag-0.5Cuはんだの融点(217℃)よりも低い139℃程度となる。
更に、はんだバンプ13に更に銀を添加することにより、はんだバンプ13の延性を向上させてもよい。
続いて、図6(b)に示すように、はんだバンプ13をその融点よりも高い180℃〜200℃程度の温度に加熱してリフローすることにより、バリアメタル層7にはんだバンプ13を接続する。
このとき、本実施形態ではバリアメタル層7の構成元素と同じ元素13aを予めはんだバンプ13に添加してあるため、はんだバンプ13において元素13aがほぼ飽和状態にある。
その結果、バリアメタル層7の構成元素がはんだバンプ13に新たに溶出し難くなり、リフローによってはんだバンプ13の表面に対流が生じても、バリアメタル層7の構成元素がはんだバンプ13の表面に局在し難くなる。
なお、このリフローを大気中で行うと、大気中に含まれる酸素によってはんだバンプ13のスズが酸化し、はんだバンプ13を冷却した後にスズの酸化物によってはんだバンプ13の表面に凹凸が形成され易くなる。
そのため、リフロー雰囲気に含まれる酸素濃度を3000ppm以下とし、大気中におけるよりも酸素濃度が低減された雰囲気内でこのリフローを行うことで、はんだバンプ13に凹凸が形成されるのを防止するのが好ましい。
また、本工程におけるはんだバンプ13の加熱温度(180℃〜200℃程度)は、はんだバンプ5(図5参照)の融点よりも低い。そのため、本工程ではんだバンプ5が溶融することはなく、溶融したはんだバンプ5によって配線基板2と半導体素子3との接続信頼性が低下するのを防止できる。
次に、図7に示すように、はんだバンプ13を室温にまで自然冷却することにより、はんだバンプ13を固化させる。
このとき、本実施形態では前述のようにバリアメタル層7の構成元素がはんだバンプ13に溶出していない。そのため、その構成元素がはんだバンプ13の冷却途中においてスズと反応することがなく、バリアメタル層7とはんだバンプ13との金属間化合物がはんだバンプ13の表面に析出するのが抑制される。
その結果、金属間化合物に起因してはんだバンプ13の表面に凹凸が生じるのが抑制され、はんだバンプ13の形状を球形に近づけることが可能となる。
ここまでの工程により、図8(a)に示すように、半導体パッケージ1に複数のはんだバンプ13が接合した構造が完成する。
続いて、図8(b)に示すように、マザーボード等の回路基板18を用意し、その回路基板18の電極パッド21の上に印刷法ではんだペースト22を塗布する。
後でそのはんだペースト22をリフローするときの加熱温度を低くするため、はんだペースト22の材料としてはなるべく低融点のはんだを使用するのが好ましい。そのような材料としては、例えば、融点が139℃のSn-57Bi-1Agはんだがある。
その後に、半導体パッケージ1と回路基板18との位置合わせを行い、はんだペースト22にはんだバンプ13を当接させる。
次に、図9に示す工程について説明する。
まず、はんだバンプ13とはんだペースト22の各々を、これらの融点よりも高い180℃〜200℃程度の温度に加熱して溶融させる。この温度は、はんだバンプ5の融点よりも低いため、本工程ではんだバンプ5が溶融することはなく、溶融したはんだバンプ5によって配線基板2と半導体素子3との接続信頼性が低下するのを防止できる。
また、このように低い温度ではんだバンプ13を溶融できるため、はんだバンプ13を溶融させる目的で回路基板18を高温に加熱する必要がなくなり、本工程において回路基板18が熱変形するのを抑制することもできる。
その後に、はんだバンプ13を室温にまで自然冷却して固化させることにより、はんだバンプ13を介して半導体パッケージ1と回路基板18とを接続する。
このとき、本実施形態では前述のようにはんだバンプ13の表面に凹凸が生じていないので、各はんだバンプ13の高さhがほぼ同一となる。その結果、複数のはんだバンプ13の中で回路基板18と未接触となるものが存在しなくなり、回路基板18と半導体パッケージ1との接続信頼性が向上する。
以上により、回路基板18に半導体パッケージ1を接続してなる電子装置30の基本構造が完成する。
上記した本実施形態によれば、はんだバンプ13に金、パラジウム、及びニッケルの少なくとも一の元素13aを予め添加するため、前述のようにはんだバンプ13の形状がいびつになり難くなる。そのため、複数のはんだバンプ13の各々を回路基板18に確実に接触させることができ、半導体パッケージ1と回路基板18との接続信頼性を向上させることが可能となる。
本願発明者は、本実施形態の効果を確かめるための調査を行った。以下に、その調査の結果について説明する。
図10(a)、(b)は、その調査で使用したバリアメタル層7の構造について説明するための断面図である。
図10(a)の例では、上記と同様にバリアメタル層7としてニッケル層7a、パラジウム層7b、及び金層7cの積層膜を採用した。
一方、図10(b)の例では、パラジウム層7bを省くことにより、ニッケル層7aと金層7cの積層膜をバリアメタル層7として採用した。
本願発明者は、元素13aの種類と濃度が異なる様々なはんだ組成のはんだバンプ13を用意した。
そして、図10(a)と図10(b)のそれぞれのバリアメタル層7の上に各サンプルのはんだバンプ13を搭載し、本実施形態と同じ条件でそのはんだバンプ13をリフローしてバリアメタル層7に接合した。その後、複数のはんだバンプ13の各々の形状に異常があるか否かを調べた。
なお、形状の異常の有無については、複数のはんだバンプ13同士の高さのばらつきが10%以上のときに異常があるとし、高さのばらつきが10%未満の場合に異常がないとした。
この調査結果を図11及び図12に示す。
図11及び図12に示すように、この調査では、はんだバンプ13に添加する元素13aとして金、パラジウム、及びニッケルを使用した。そして、はんだバンプ13の残りの成分は、元素13aよりも大きい質量パーセント濃度のスズと、元素13aよりも大きい質量パーセント濃度のビスマスとした。
なお、スズの濃度における「Bal.」は、スズがはんだバンプ13の残部を占めることを表す。また、はんだバンプ13に添加しなかった元素には「−」を付してある。
更に、図11のサンプル1〜19では、はんだバンプ13の材料として、銀を含むSn-57Bi-1Agはんだに金、パラジウム、及びニッケルのいずれかの元素13aを添加したはんだを使用した。前述のように、このようにはんだバンプ13に銀を添加すると、はんだ13の延性が良好となる。
そして、図12のサンプル20〜38では、はんだバンプ13の材料として、Sn-58Biはんだに金、パラジウム、及びニッケルのいずれかの元素13aを添加したはんだを使用した。
以下に、各々の元素13aに好適な濃度について説明する。
<元素13aが金の場合>
サンプル2〜5、21〜24においては、はんだバンプ13における金の濃度を0.05wt%以上1wt%以下とすることにより、はんだバンプ13の形状に異常が発生しないことが明らかとなった。
これは、バリアメタル膜7の構成元素である金がはんだバンプ13に溶出するのが元素13aによって抑制されたためと考えられる。
一方、金の濃度が0.05wt%未満のサンプル1、20では、はんだバンプ13の形状に異常が見られた。これは、濃度を0.05wt%未満とすると、はんだバンプ13aにバリアメタル膜7の金が溶出する余地が生まれてしまい、バリアメタル膜7の金がはんだバンプ13に溶出するのを防止するという元素13aの機能が十分に発揮されないためと考えられる。
また、金の濃度が1wt%を超えるサンプル6、25においても、はんだバンプ13の形状に異常が見られた。これは、濃度が1wt%を超えると、リフローによって溶融したはんだバンプ13が冷却する際に、元素13aとスズとの反応が促進されてこれらの金属間化合物が大きく成長し、その金属間化合物がはんだバンプ13の表面に析出するためと考えられる。
以上のように、元素13aとして金を用いる場合には、はんだバンプ13における元素13aの濃度を0.05wt%以上1wt%以下とすることにより、はんだバンプ13の形状に異常が発生するのを抑制できることが明らかとなった。
<元素13aがパラジウムの場合>
元素13aがパラジウムの場合も、元素13aが金の場合と同様の傾向が見られる。
例えば、サンプル8〜11、27〜30においては、はんだバンプ13におけるパラジウムの濃度を0.05wt%以上1wt%以下とすることにより、はんだバンプ13の形状に異常が発生しなかった。
これは、金の場合と同様に、前述のようにバリアメタル膜7の構成元素であるパラジウムがはんだバンプ13に溶出するのが元素13aによって抑制されたためと考えられる。
一方、パラジウムの濃度が0.05wt%未満のサンプル7、26では、はんだバンプ13の形状に異常が見られた。これは、濃度を0.05wt%未満とすると、はんだバンプ13aにバリアメタル膜7のパラジウムが溶出する余地が生まれ、バリアメタル膜7のパラジウムがはんだバンプ13に溶出するのを防止するという元素13aの機能が十分に発揮されないためと考えられる。
また、パラジウムの濃度が1wt%を超えるサンプル12、31においても、はんだバンプ13の形状に異常が見られた。これは、金の場合と同様に、濃度が1wt%を超えると、元素13aとスズとの金属間化合物が大きく成長するためと考えられる。
以上のように、元素13aとしてパラジウムを用いる場合においても、はんだバンプ13における元素13aの濃度を0.05wt%以上1wt%以下とすることにより、はんだバンプ13の形状に異常が発生するのを抑制できることが明らかとなった。
<元素13aがニッケルの場合>
サンプル16〜18、35〜37においては、はんだバンプ13におけるニッケルの濃度を0.5wt%以上2wt%以下とすることにより、はんだバンプ13の形状に異常が発生しないことが明らかとなった。
これは、金やパラジウムの場合と同様に、バリアメタル膜7の構成元素であるニッケルがはんだバンプ13に溶出するのが元素13aによって抑制されたためと考えられる。
一方、ニッケルの濃度が0.5wt%未満のサンプル13〜15、32〜34では、はんだバンプ13の形状に異常が見られた。これは、濃度を0.5wt%未満とすると、はんだバンプ13aにバリアメタル膜7のニッケルが溶出する余地が生まれ、バリアメタル膜7のニッケルがはんだバンプ13に溶出するのを防止するという元素13aの機能が十分に発揮されないためと考えられる。
なお、本願発明者は、サンプル19、38においてニッケルの濃度を2wt%よりも高めようとしたが、ニッケルがはんだバンプ13において飽和してしまい、はんだバンプ13にニッケルを溶かし切ることができなかった。よって、Sn-57Bi-1Agはんだにニッケルを単体で添加する場合(サンプル19)や、Sn-58Biはんだにニッケルを単体で添加する場合(サンプル38)においては、ニッケルの濃度の上限は2wt%となる。
以上のように、元素13aとしてニッケルを用いる場合においては、はんだバンプ13における元素13aの濃度を0.5wt%以上2wt%以下とすることにより、はんだバンプ13の形状に異常が発生するのを抑制できることが明らかとなった。
以上説明した各実施形態に関し、更に以下の付記を開示する。
(付記1) 電子部品が備える金、パラジウム、及びニッケルの少なくとも一を含む金属層の上にバンプを載せる工程と、
前記バンプを加熱して溶融させることにより、前記金属層に前記バンプを接続する工程とを有し、
前記バンプは、0.05wt%以上1wt%以下の金、0.05wt%以上1wt%以下のパラジウム、及び0.5wt%以上2wt%以下のニッケルの少なくとも一の元素と、前記元素よりも大きい質量パーセント濃度のスズと、前記元素よりも大きい質量パーセント濃度のビスマスとを含むことを特徴とする電子装置の製造方法。
(付記2) 前記電子部品は、前記金属層を備えた配線基板と、前記配線基板の上にはんだを介して接続された半導体素子とを有し、
前記金属層に前記バンプを接続する工程は、前記はんだの融点よりも低い温度に前記バンプを加熱することにより行われることを特徴とする付記1に記載の電子装置の製造方法。
(付記3) 前記金属層に前記バンプを接続する工程は、大気中よりも酸素濃度が低減された雰囲気内において行われることを特徴とする付記1又は付記2に記載の電子装置の製造方法。
(付記4) 前記バンプに銀が添加されたことを特徴とする付記1乃至付記3のいずれかに記載の電子装置の製造方法。
(付記5) 前記金属層は、ニッケル層、パラジウム層、及び金層が順に積層された積層膜であることを特徴とする付記1乃至付記4のいずれかに記載の電子装置の製造方法。
(付記6) 前記金属層に前記バンプを接続する工程の後に、前記バンプを介して前記電子部品と回路基板とを接続する工程を更に有することを特徴とする付記1乃至付記5のいずれかに記載の電子装置の製造方法。
(付記7) 金、パラジウム、及びニッケルの少なくとも一を含む金属層を備えた電子部品と、
前記金属層に接続されたバンプとを有し、
前記バンプは、0.05wt%以上1wt%以下の金、0.05wt%以上1wt%以下のパラジウム、及び0.5wt%以上2wt%以下のニッケルの少なくとも一の元素と、前記元素よりも大きい質量パーセント濃度のスズと、前記元素よりも大きい質量パーセント濃度のビスマスとを含むことを特徴とする電子装置。
1…半導体パッケージ、2…配線基板、2a…一方の主面、2b…他方の主面、3…半導体素子、5…はんだバンプ、6…アンダーフィル樹脂、7…バリアメタル層、7a…ニッケル層、7b…パラジウム層、7c…金層、7x…元素、7y…金属間化合物、8…電極パッド、12…メタルマスク、12a…孔、13…はんだバンプ、13a…元素、21…電極パッド、22…はんだペースト、30…電子装置。

Claims (4)

  1. 電子部品が備える、パラジウム層を有する金属層の上にバンプを載せる工程と、
    前記バンプを加熱して溶融させることにより、前記金属層に前記バンプを接続する工程とを有し、
    前記バンプは、0.05wt%以上1wt%以下のパラジウムと、前記パラジウムよりも大きい質量パーセント濃度のスズと、前記パラジウムよりも大きい質量パーセント濃度のビスマスとを含み、前記バンプにおいて前記パラジウムはほぼ飽和状態にあり、前記金属層に前記バンプを接続する工程で、前記金属層の前記パラジウム層から前記バンプの表面へのパラジウムの局在を抑制することを特徴とする電子装置の製造方法。
  2. 前記電子部品は、前記金属層を備えた配線基板と、前記配線基板の上にはんだを介して接続された半導体素子とを有し、
    前記金属層に前記バンプを接続する工程は、前記はんだの融点よりも低い温度に前記バンプを加熱することにより行われることを特徴とする請求項1に記載の電子装置の製造方法。
  3. 前記金属層に前記バンプを接続する工程は、大気中よりも酸素濃度が低減された雰囲気内において行われることを特徴とする請求項1又は請求項2に記載の電子装置の製造方法。
  4. 前記バンプに銀が添加されたことを特徴とする請求項1乃至請求項3のいずれか1項に記載の電子装置の製造方法。
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JP3761678B2 (ja) * 1997-07-17 2006-03-29 松下電器産業株式会社 錫含有鉛フリーはんだ合金及びそのクリームはんだ並びにその製造方法
JP3363393B2 (ja) * 1998-12-21 2003-01-08 千住金属工業株式会社 鉛フリーはんだ合金
JP2004034134A (ja) * 2002-07-08 2004-02-05 Hitachi Ltd 線はんだおよび電子機器の製造方法
JP4939891B2 (ja) * 2006-10-06 2012-05-30 株式会社日立製作所 電子装置
JP2009155668A (ja) * 2007-12-25 2009-07-16 Hitachi Chem Co Ltd 無電解パラジウムめっき反応開始促進前処理液、この前処理液を用いた無電解めっき方法、無電解めっき方法で形成された接続端子並びにこの接続端子を用いた半導体パッケージ及びその製造方法
JP5470816B2 (ja) * 2008-11-26 2014-04-16 富士通株式会社 電子装置の製造方法
JP2013163207A (ja) * 2012-02-10 2013-08-22 Nihon Superior Co Ltd Sn−Bi系はんだ合金

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