DE112022000145T5 - Halbleitervorrichtung - Google Patents

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Fumihiko Momose
Hirohisa Oyama
Yasuaki Hozumi
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Fuji Electric Co Ltd
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Fuji Electric Co Ltd
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Abstract

Eine Halbleitervorrichtung weist ein Befestigungselement (1) mit einer Verdrahtungsschicht (1b) auf Kupferbasis auf; eine erste Abdeckschicht (2), die Nickel enthält und die Verdrahtungsschicht (1b) abdeckt, sodass ein Teil einer oberen Fläche der Verdrahtungsschicht (1b) in einer Öffnung (8) freigelegt ist; eine Verbindungsschicht (3), die mit der Verdrahtungsschicht (1b) in der Öffnung (8) metallurgisch verbunden ist; eine zweite Abdeckschicht (6), die Nickel enthält und mit der Verbindungsschicht (3) auf einer oberen Fläche der Verbindungsschicht (3) metallurgisch verbunden ist; einen Halbleiterchip (7) mit einer unteren Fläche, die mit der zweiten Abdeckschicht (6) abgedeckt ist. Die Verbindungsschicht (3) weist eine untere Schicht (5a), die mit der Verdrahtungsschicht (1b) in Kontakt steht, eine obere Schicht (5b), die mit der zweiten Abdeckschicht (6) in Kontakt steht, und eine Zwischenschicht (4) zwischen der unteren Schicht (5a) und der oberen Schicht (5b) auf, wobei die untere Schicht (5a) und die obere Schicht (5b) intermetallische Verbindungen als Hauptkomponenten aufweisen, die Zinn, Kupfer und Nickel enthalten, und die Zwischenschicht (4) eine Legierung ist, die Zinn als Hauptkomponente und kein Blei enthält.

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung.
  • 2. Beschreibung des Standes der Technik
  • Bei einer typischen Halbleitervorrichtung wird ein Halbleiterchip mit einem Halbleiterelement mit einer Befestigungsplatte, wie beispielsweise einer gedruckten Leiterplatte (PWB) oder einer isolierten Leiterplatte, einem Leiterrahmen und dergleichen, verbunden. In den letzten Jahren hat sich ein bleifreies (Pb-freies) Lot, das kein Blei (Pb) enthält, welches für die Umwelt und den menschlichen Körper schädlich ist, als Verbindungsmaterial für Halbleitervorrichtungen durchgesetzt. Beispielsweise wird ein Lot, das als Hauptkomponente ein Zinn (Sn) enthält (ein Sn-basiertes Lot), wie beispielsweise ein Zinn-Silber (Sn-Ag)-Lot und ein Zinn-Antimon (Sn-Sb)-Lot, als das bleifreie Lot verwendet. Während das konventionelle eutektische Sn-Pb-Lot einen Schmelzpunkt von ungefähr 183 Grad Celsius aufweist, weist das Sn-Ag-Lot einen Schmelzpunkt von ungefähr 40 Grad Celsius höher und das Sn-Sb-Lot einen Schmelzpunkt von ungefähr 60 Grad Celsius höher auf. Für die Befestigungsplatte wird eine Metallbeschichtung, wie beispielsweise eine Kupferfolie und ein Silberlötmaterial, verwendet und auf die Fläche der Metallschicht wird eine Nickel (Ni)-Beschichtung aufgebracht, um die Korrosion von Kupfer (Cu) und Silber (Ag) in der Metallbeschichtung durch Schwefelwasserstoff zu verhindern.
  • Bei einer Halbleitervorrichtung, in welcher der Halbleiterchip mit dem Sn-basierten Lot mit dem Befestigungssubstrat verbunden wird, das mit einer Ni-Beschichtung beschichtet ist, wird eine intermetallische Ni-Sn-Verbindung in einer flachen Schicht an der Grenzfläche der Verbindungsschicht gebildet. Wenn eine solche Halbleitervorrichtung einem Temperaturzyklustest oder einem Leistungszyklustest unterzogen wird, erstreckt sich ein Riss parallel zu dem Halbleiterchip von der Kante des Halbleiterchips in Richtung der Innenseite der Verbindungsschicht, was zu einem vorzeitigen Ausfall der Halbleitervorrichtung führt.
  • Die Patentliteratur 1 beschreibt, dass die zwischen der Cu-Verdrahtungsschicht des Befestigungssubstrats und dem Halbleiterchip gebildete Verbindungsschicht mit einer zweischichtigen Struktur aus einer intermetallischen Cu3Sn-Verbindungschicht auf der Seite der Cu-Verdrahtungsschicht und einer intermetallischen (Cu, Ni)6Sn5-Verbindungsschicht auf der Seite des Halbleiterchips versehen ist, um eine Risserzeugung zu verhindern. In der Patentliteratur 1 wird das Verbindungsmaterial, in dem ein dünner Ni-Film, ein dünner Sn-Film, ein dünner Ni-Film und ein dünner Cu-Film in Reihenfolge zwischen der Cu-Verdrahtungsschicht und dem Halbleiterchip gestapelt sind, verwendet und das Verbinden erfolgt bei einer Temperatur von ungefähr 232 Grad Celsius bis 400 Grad Celsius durch ein Flüssigphasen-Diffusionsbondverfahren.
  • Die Patentliteraturen 2 und 3 beschreiben ein Verfahren zum Bilden der Verbindungsschicht durch Platzieren einer Cu-Schicht zwischen dem zu verbindenden mit Ni beschichteten Element und dem Sn-basierten Lötmaterial, um eine Ni-Auswaschung zu verhindern. Patentliteratur 2 offenbart, dass eine Cu6Sn5- oder (Cu, Ni)6Sn5-Verbindungsschicht in der Mitte gebildet wird und eine Ni3Sn4- oder (Ni, Cu)3Sn4-Verbindungsschicht in der äußeren Peripherie zwischen der Verbindungsschicht und dem zu verbindenden Element gebildet wird. Patentliteratur 3 offenbart, dass eine Cu6Sn5- oder (Cu, Ni)6Sn5-Verbindungsschicht zwischen dem zu verbindenden Element und einer Sn-basierten Lotschicht durch Erhitzen auf eine Temperatur oberhalb der Solidustemperatur und unterhalb der Liquidustemperatur des Sn-basierten Lötmaterials gebildet wird.
  • Die Patentliteratur 4 beschreibt die Verwendung von Sn-basiertem Lot, dem Cu hinzugefügt ist, als Verbindungsmaterial beim Löten auf der mit Ni beschichteten Schicht, um eine Cu-Sn-Verbundschicht auf der mit Ni beschichteten Schicht zu bilden.
  • Bei der Verwendung von Sn-basiertem Lot, dem Cu hinzugefügt ist, wird die Cu-Sn-Verbundschicht an der Verbindungsgrenzschicht gebildet, um eine Rissausbreitung zu verhindern. Wenn dem Lötmaterial jedoch CU hinzugefügt wird, erhöht sich der Schmelzpunkt. Daher erhöht sich die Verbindungstemperatur des Lots und die thermische Verformung des Verbindungselements nimmt zu. Da sich die Viskosität auch erhöht, verschlechtert sich zusätzlich die Druckfähigkeit des Lötmaterials. Dadurch wird die Zusammensetzbarkeit der Halbleitervorrichtung verschlechtert.
  • Quellenangabe
  • Patentliteratur
    • [Patentliteratur 1] JP 2020 -155761 A
    • [Patentliteratur 2] JP 2018 -85366 A
    • [Patentliteratur 3] JP 2018 -85360 A
    • [Patentliteratur 4] JP 6429208 B
  • Technisches Problem
  • In Anbetracht der vorstehend genannten Probleme ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung bereitzustellen, die einfach zusammenzusetzen ist und eine hohe Zuverlässigkeit und Beständigkeit gegen Auswaschen aufweist.
  • KURZDARSTELLUNG DER ERFINDUNG
  • Ein Aspekt der vorliegenden Erfindung wird bereitgestellt mit (a) einem Befestigungselement mit einer Verdrahtungsschicht auf Kupferbasis; (b) einer ersten Abdeckschicht, die Nickel enthält und die Verdrahtungsschicht abdeckt, sodass ein Teil einer oberen Fläche der Verdrahtungsschicht in einer Öffnung freigelegt ist; (c) einer Verbindungsschicht, die mit der Verdrahtungsschicht in der Öffnung metallurgisch verbunden ist; (d) einer zweiten Abdeckschicht, die Nickel enthält und mit der Verbindungsschicht auf einer oberen Fläche der Verbindungsschicht metallurgisch verbunden ist; und (e) einem Halbleiterchip mit einer unteren Fläche, die mit der zweiten Abdeckschicht abgedeckt ist, wobei die Verbindungsschicht eine untere Schicht, die mit der Verdrahtungsschicht in Kontakt steht, eine obere Schicht, die mit der zweiten Abdeckschicht in Kontakt steht, und eine Zwischenschicht zwischen der unteren Schicht und der oberen Schicht aufweist, und die untere Schicht und die obere Schicht intermetallische Verbindungen als Hauptkomponenten aufweisen, die Zinn, Kupfer und Nickel enthalten, und die Zwischenschicht eine Legierung ist, die Zinn als Hauptkomponente und kein Blei enthält.
  • Vorteilhafte Auswirkungen der Erfindung
  • Die vorliegende Erfindung stellt eine Halbleitervorrichtung bereit, die einfach zusammenzusetzen ist und eine hohe Zuverlässigkeit und Beständigkeit gegen Auswaschen aufweist.
  • Figurenliste
    • 1 ist eine schematische Querschnittansicht, die ein Beispiel für eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht;
    • 2 ist eine vergrößerte Ansicht des Abschnitts A in 1;
    • 3 ist eine schematische Querschnittsansicht, die ein Beispiel für eine konventionelle Halbleitervorrichtung veranschaulicht;
    • 4 ist eine vergrößerte Ansicht von Abschnitt B in 3;
    • 5 ist eine schematische Querschnittansicht der Halbleitervorrichtung gemäß der Ausführungsform nach einem Leistungszyklustest;
    • 6A ist ein REM-Bild von Abschnitt C in 5;
    • 6B ist ein Sn-Verteilungsbild von Abschnitt C in 5;
    • 6C ist ein Ni-Verteilungsbild von Abschnitt C in 5;
    • 6D ist ein Cu-Verteilungsbild von Abschnitt C in 5;
    • 7 ist eine schematische Querschnittansicht einer herkömmlichen Halbleitervorrichtung nach einem Leistungszyklustest;
    • 8A ist ein REM-Bild von Abschnitt D in 7;
    • 8B ist ein Sn-Verteilungsbild von Abschnitt D in 7;
    • 8C ist ein Ni-Verteilungsbild von Abschnitt D in 7;
    • 9 ist eine schematische Querschnittansicht, die ein Beispiel eines Prozesses in einem Herstellungsverfahren der Halbleitervorrichtung gemäß der Ausführungsform veranschaulicht;
    • 10 ist eine schematische Querschnittansicht, die ein Beispiel eines Prozesses nach 9 in dem Herstellungsverfahren der Halbleitervorrichtung gemäß der Ausführungsform veranschaulicht; und
    • 11 ist eine schematische Querschnittansicht, die ein Beispiel eines Prozesses nach 10 in dem Herstellungsverfahren der Halbleitervorrichtung gemäß der Ausführungsform veranschaulicht.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Nachfolgend werden Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen beschrieben. In den Beschreibungen der Zeichnungen sind gleiche oder ähnliche Teile mit gleichen oder ähnlichen Bezugsziffern bezeichnet, und eine doppelte Erläuterung ist ausgelassen. Die Zeichnungen sind jedoch schematisch und die Beziehung der Abmessung zwischen der Dicke und der Fläche, das Verhältnis der Dicke von jeder Schicht usw. kann von der tatsächlichen abweichen. Darüber hinaus können auch Teile mit unterschiedlichen Abmessungsbeziehungen und Verhältnissen unter den Zeichnungen umfasst sein. Die im Folgenden beschriebenen Ausführungsformen veranschaulichen Vorrichtungen und Verfahren zur Verkörperung der technischen Idee der vorliegenden Erfindung und die technische Idee der Erfindung legt nicht das Material, die Form, die Struktur oder die Anordnung der im Folgenden beschriebenen Elemente fest.
  • In den folgenden Beschreibungen werden die Begriffe, die sich auf Richtungen beziehen, wie beispielsweise „links und rechts“ und „oben und unten“, lediglich zu veranschaulichenden Zwecken definiert und daher schränken solche Definitionen die technische Idee der vorliegenden Erfindung nicht ein. Daher sind beispielsweise bei einer Drehung der Papierebene um 90 Grad die Begriffe „links und rechts“ und „Oberseite und Unterseite“ vertauscht. Wenn die Papierebene um 180 Grad gedreht wird, wird die „Oberseite“ zur „Unterseite“ und die „Unterseite“ zur „Oberseite“. Wird die Papierebene um 180 Grad gedreht, dann werden auf ähnliche Weise die umgekehrten Begriffe für die Beziehung zwischen „vorne“ und „hinten“ definiert.
  • Wie in 1 veranschaulicht, weist eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung ein Befestigungselement 1, eine Abdeckschicht (erste Abdeckschicht) 2, eine Verbindungsschicht 3, eine Abdeckschicht (zweite Abdeckschicht) 6 und einen Halbleiterchip 7 auf. Das Befestigungselement 1 weist beispielsweise ein Isoliersubstrat 1a und eine Verdrahtungsschicht 1b auf, die hauptsächlich aus Kupfer (Cu) besteht. Die Abdeckschicht 2 enthält Nickel (Ni) und deckt die Verdrahtungsschicht 1b ab. Die Abdeckschicht 2 weist eine Öffnung 8 auf, durch die ein Teil einer oberen Fläche der Verdrahtungsschicht 1b freigelegt ist. Die Verbindungsschicht 3 weist eine untere Schicht 5a, die mit der Verdrahtungsschicht 1b in der Öffnung 8 der Abdeckschicht 2 metallurgisch verbunden ist, eine obere Schicht 5b, die mit der Abdeckschicht 6 metallurgisch verbunden ist, und eine Zwischenschicht 4 zwischen der unteren Schicht 5a und der oberen Schicht 5b auf. Die Zwischenschicht ist eine Legierungsschicht, die als Hauptkomponente Sn enthält. Die Abdeckschicht 6 enthält Nickel (Ni) und deckt eine untere Fläche des Halbleiterchips 7 ab.
  • Bei der Ausführungsform ist eine isolierende Leiterplatte, welche die Verdrahtungsschicht 1b auf einer oberen Fläche der Isolierplatte 1a aufweist, beispielhaft als das Befestigungselement 1 veranschaulicht. Für die isolierende Leiterplatte kann beispielsweise ein Direct Copper Bonding (DCB)-Substrat, in dem Kupfer (Cu) eutektisch an die Fläche des Keramiksubstrats gebondet ist, ein AMB-Substrat, in dem ein Metall wie Kupfer (Cu) durch das Active Metal Brazing (AMB)-Verfahren auf die Fläche des Keramiksubstrats abgeschieden ist, und dergleichen verwendet werden. Als Material für das Keramiksubstrat kann beispielsweise Siliziumnitrid (Si3N4), Aluminiumnitrid (AlN), Aluminiumoxid (Al2O3) und dergleichen verwendet werden. Es sollte beachtet werden, dass das Befestigungselement 1 eine gedruckte Leiterplatte (PCB) mit einer auf Kupfer (Cu) basierenden Verdrahtungsschicht auf einer Harzplatte oder ein Verdrahtungselement, wie beispielsweise ein Leiterrahmen, eine Metallplatte, eine Metallfolie und dergleichen sein kann, das hauptsächlich aus Kupfer (Cu) oder Aluminium (Al) besteht.
  • In der Beschreibung der Ausführungsform wird Siliziumkarbid (SiC) als Halbleitermaterial für den Halbleiterchip 7 verwendet. Neben SiC können auch andere Halbleitermaterialien, wie beispielsweise Silizium (Si), Galliumnitrid (GaN), Lonsdalit (hexagonaler Diamant), Aluminiumnitrid (AlN) und dergleichen, für den Halbleiterchip 7 verwendet werden. Für ein Halbleiterelement, das den Halbleiterchip 7 implementiert, kann ein Element mit drei Anschlüssen, wie beispielsweise ein IGBT und ein MOSFET, oder ein Element mit zwei Anschlüssen, wie beispielsweise eine Freilaufdiode (FWD) und eine Schottky-Barriere-Diode (SBD), verwendet werden. Für das Halbleiterelement kann auch ein Bipolartransistor (BPT), ein statischer Induktionstransistor (SIT), ein statischer Induktionsthyristor (SI-Thyristor), ein Gate-Turn-Off-Thyristor (GTO-Thyristor) und dergleichen verwendet werden. Vom Gesichtspunkt der Korrosionsbeständigkeit sind die obere Fläche der Verdrahtungsschicht 1b des Befestigungselements 1 und die untere Fläche des Halbleiterchips 7 mit den Abdeckschichten 2 und 6 entsprechend durch Ni-Beschichtung oder dergleichen abgedeckt.
  • Wenn der Halbleiterchip 7 mit der Verdrahtungsschicht 1b des Befestigungselements 1 verbunden wird, wird das bleifreie Lot, das kein für die Umwelt und den menschlichen Körper schädliches Pb enthält, als Verbindungsmaterial verwendet. Als das bleifreie Lot wird beispielsweise ein Sn-basiertes Lot verwendet, das Sn als Hauptkomponente enthält, wie beispielsweise ein Sn-Ag-Lot oder ein Sn-Sb-Lot. Zusätzlich zu den Hauptzusatzelementen Ag und Sb kann das Sn-basierte Lot Spuren von Zusatzelementen, wie beispielsweise Indium (In), Zink (Zn), Wismut (Bi), Magnesium (Mg) und dergleichen enthalten. Das Sn-basierte Lot enthält bevorzugt kein Cu, kann aber Cu enthalten, solange der Gehalt im Spurenbereich liegt, wie beispielsweise 0,5 Massenprozent oder weniger. Das Verbindungsmaterial, d. h. das bleifreie Lot, wird auf der oberen Fläche der Verdrahtungsschicht 1b, die in der Öffnung 8 der Abdeckschicht 2 freigelegt ist, die in 1 veranschaulicht ist, durch eine Drucktechnologie und dergleichen abgeschieden und der Halbleiterchip 7, dessen untere Fläche mit der Abdeckschicht 6 abgedeckt ist, wird auf dem Verbindungsmaterial platziert. Dann wird in einem Verbindungsprozess der Halbleiterchip 7 durch Erhitzen auf ungefähr 260 Grad Celsius unter Verwendung eines Aufschmelzofens und dergleichen an das Befestigungselement 1 gelötet und daran befestigt. Das beim Löten im Verbindungsprozess aufgeschmolzene Verbindungsmaterial wird mit der Verdrahtungsschicht 1b und der Abdeckschicht 6 benetzt, sodass die Verbindungsschicht 3 mit der in der Öffnung 8 der Abdeckschicht 2 freigelegten Verdrahtungsschicht 1b metallurgisch verbunden und mit der Abdeckschicht 6 metallurgisch verbunden wird. Dadurch wird die Verbindungsschicht 3 mit der unteren Schicht 5a in Kontakt mit der Verdrahtungsschicht 1b, der oberen Schicht 5b in Kontakt mit der Abdeckschicht 6 und der Zwischenschicht 4 zwischen der unteren Schicht 5a und der oberen Schicht 5b gebildet.
  • Während des Erhitzens des Verbindungsmaterials in dem Verbindungsprozess diffundiert entsprechend Cu aus der Verdrahtungsschicht 1b und Ni aus der Abdeckschicht 6 in das geschmolzene Verbindungsmaterial. An der Grenzfläche zwischen dem geschmolzenen Verbindungsmaterial und der Abdeckschicht 6 entsteht durch Ni, das aus der Abdeckschicht 6 diffundiert, eine intermetallische Verbindung, die Sn und Ni enthält (im Folgenden auch als Sn-Ni-Verbindung bezeichnet). Gleichzeitig wird eine intermetallische Verbindung, die Sn, Cu und Ni enthält (im Folgenden auch als (intermetallische) Sn-Cu-Ni-Verbindung bezeichnet), an der Grenzfläche auf einer Seite der Abdeckschicht 6 durch Cu erzeugt, das aus der Verdrahtungsschicht 1b in das Verbindungsmaterial diffundiert, das als Barriere gegen die Diffusion von Ni von der Abdeckschicht 6 wirkt. Daher kann die Erzeugung der Sn-Ni-Verbindung auf der Seite der Abdeckschicht 6 eingeschränkt werden. Des Weiteren verfestigt sich die Sn-Cu-Ni-Verbindung während des Abkühlens des Verbindungsmaterials an der Grenzfläche zwischen der Verdrahtungsschicht 1b und der Abdeckschicht 6 zu Säulenformen. Als Resultat bilden sich in der abgekühlten Verbindungsschicht 3 die untere Schicht 5a und die obere Schicht 5b, die jeweils die Sn-Cu-Ni-Verbindung enthalten, wie es in 1 veranschaulicht ist. Die Sn-Cu-Ni-Verbindung enthält hauptsächlich (Cu, Ni)6Sn5 und kann Cu3Sn enthalten, das Spuren von Ni enthält. Die Zwischenschicht 4 ist eine Legierung, die als Hauptkomponente Sn und kein Pb enthält. Die Zwischenschicht 4 enthält auch Ag oder Sb, das als eine Komponente des Verbindungsmaterials enthalten ist. Die Zwischenschicht 4 kann Cu und Ni enthalten, die aus der Verdrahtungsschicht 1b und der Abdeckschicht 6 diffundiert sind. Die untere Schicht 5a und die obere Schicht 5b weisen eine raue Fläche mit mehreren säulenförmigen Vorsprüngen auf, die sich in Richtung der Zwischenschicht 4 gebildet haben. Die intermetallische Sn-Cu-Ni-Verbindung, auf der die untere Schicht 5a und die obere Schicht 5b basieren, weist eine höhere mechanische Festigkeit auf als die Sn-basierte Legierung, welche die Zwischenschicht 4 implementiert. Vom Gesichtspunkt der Korrosionsbeständigkeit ist es wünschenswert, dass das Verbindungsmaterial im Aufschmelzprozess schmilzt, um ein Lötverbindungsende (eine Hohlkehle) 9 zu bilden, sodass die Verdrahtungsschicht 1b abgedeckt wird, wo das Ende der Verbindungsschicht 3 in der Öffnung 8 der Abdeckschicht 2 freiliegt, und um Kontakt mit der oberen Fläche der Abdeckschicht 2 herzustellen, wie es in 1 veranschaulicht ist.
  • 2 ist eine vergrößerte Ansicht von Abschnitt Ain 1, d. h. ein Verbindungsabschnitt zwischen der den Halbleiterchip 7 abdeckenden Abdeckschicht 6 und der Verbindungsschicht 3. Wie in 2 veranschaulicht, weist der Halbleiterchip 7 eine Halbleiterschicht 7a, wie beispielsweise SiC und dergleichen, und eine Elektrodenschicht 7b, wie beispielsweise Titan (Ti) und dergleichen, auf. An einer Verbindungsgrenzfläche zwischen der Abdeckschicht 6 und der Verbindungsschicht 3 tritt in der Abdeckschicht 6 eine kleine Menge an Ni-Auswaschung auf. Des Weiteren weist die obere Schicht 5b der Verbindungsschicht 3 die raue Fläche mit säulenförmigen Vorsprüngen auf, die sich in Richtung der Zwischenschicht 4 gebildet haben. Wenn an der Halbleitervorrichtung ein Temperaturzyklustest oder ein Leistungszyklustest ausgeführt wird, entsteht aufgrund der thermischen Belastung an der Verbindungsgrenzfläche nahe der Kante des Halbleiterchips 7 ein Riss 10. Selbst wenn der erzeugte Riss 10 dazu neigt, sich in die Zwischenschicht 4 zu erstrecken, die hauptsächlich aus Sn mit einer geringen mechanischen Festigkeit besteht, wird der Riss 10, wie in 2 veranschaulicht, durch die Vorsprünge der oberen Schicht 5b, die hauptsächlich aus der intermetallischen Verbindung mit hoher mechanischer Festigkeit besteht, dazu gezwungen, sich zu winden, sodass der Riss 10 daran gehindert wird, sich in die Zwischenschicht 4 zu erstrecken. Des Weiteren weist die untere Schicht 5a der Verbindungsschicht 3, obwohl dies nicht veranschaulicht ist, auch die raue Fläche mit den säulenförmigen Vorsprüngen auf, die sich in Richtung der Zwischenschicht 4 gebildet haben. Daher kann ein Riss, der an der Verbindungsgrenzfläche auf einer Seite des Befestigungselements 1 erzeugt wird, auch daran gehindert werden, sich in die Zwischenschicht 4 zu erstrecken. Da die Verdrahtungsschicht 1b des Befestigungselements 1 mit Ausnahme der Öffnung 8 mit der Abdeckschicht 2 abgedeckt ist, kann zusätzlich die Korrosionsbeständigkeit gewährleistet werden. Daher wird bei der Ausführungsform das Sn-basierte Lot, wie beispielsweise das Sn-Ag-Lot oder das Sn-Sb-Lot, in das keine große Menge an Cu hinzugefügt ist, als das Verbindungsmaterial verwendet. Daher ist es aufgrund der Anstiege im Schmelzpunkt und der Viskosität des Verbindungsmaterials möglich, eine thermische Verformung und Verschlechterung der Druckfähigkeit des Lötmaterials zu verhindern und die Verschlechterung in der Zusammensetzbarkeit der Halbleitervorrichtung zu unterdrücken.
  • Bei der konventionellen Halbleitervorrichtung wird die gesamte Fläche der Cu-basierten Verdrahtungsschicht des Befestigungssubstrats mit Ni beschichtet, um die Korrosionsbeständigkeit sicherzustellen. 3 ist eine Querschnittansicht der Halbleitervorrichtung, bei der das herkömmliche Befestigungssubstrat mit Ni-Beschichtung verwendet wird. Die konventionelle Halbleitervorrichtung weist das Befestigungselement 1, eine Abdeckschicht 12, eine Verbindungsschicht 13, eine Abdeckschicht 16 und den Halbleiterchip 7 auf, wie es in 3 veranschaulicht ist. Das Befestigungselement 1 weist das Isoliersubstrat 1a und die Verdrahtungsschicht 1b auf, die hauptsächlich aus Cu besteht. Die Abdeckschicht 12 enthält Ni und deckt die gesamte obere Fläche der Verdrahtungsschicht 1b ab. Die Verbindungsschicht 13 weist eine untere Schicht 15a, die mit einer oberen Fläche der Abdeckschicht 12 metallurgisch verbunden ist, eine obere Schicht 15b, die mit der Abdeckschicht 16 metallurgisch verbunden ist, und eine Zwischenschicht 14 zwischen der unteren Schicht 15a und der oberen Schicht 15b auf. Die untere Fläche des Halbleiterchips 7 ist mit der Ni enthaltenden Abdeckschicht 16 abgedeckt.
  • Wie in der Ausführungsform, in der konventionellen Halbleitervorrichtung, wird das Verbindungsmaterial, welches das bleifreie Lot ist, auf die Abdeckschicht 12, welche die obere Fläche des Befestigungselements 1 abdeckt, durch Drucktechnologie oder dergleichen abgeschieden und der Halbleiterchip 7, dessen untere Fläche von der Abdeckschicht 16 abgedeckt ist, wird auf dem Verbindungsmaterial platziert. Dann wird in dem Verbindungsprozess der Halbleiterchip 7 durch Erhitzen auf ungefähr 260 Grad Celsius unter Verwendung des Aufschmelzofens und dergleichen an das Befestigungselement 1 gelötet. Durch das Löten in dem Verbindungsprozess wird das Verbindungsmaterial mit der Abdeckschicht 12 metallurgisch verbunden und mit der Abdeckschicht 16 metallurgisch verbunden. Dadurch wird die Verbindungsschicht 13 mit der unteren Schicht 15a in Kontakt mit der Abdeckschicht 12, der oberen Schicht 15b in Kontakt mit der Abdeckschicht 16 und der Zwischenschicht 14 zwischen der unteren Schicht 15a und der oberen Schicht 15b gebildet.
  • Während des Erhitzens in dem Verbindungsprozess diffundiert Ni aus der Abdeckschicht 12 und der Abdeckschicht 16 in das geschmolzene Verbindungsmaterial, aber eine Diffusion von Cu aus der von der Abdeckschicht 12 abgedeckten Verdrahtungsschicht 1b wird verhindert. Daher werden, wie in 3 veranschaulicht, intermetallische Verbindungen, die Sn und Ni enthalten, in Schichten als die untere Schicht 15a und obere Schicht 15b in der abgekühlten Verbindungsschicht 13 gebildet. Beispielsweise wird als die untere Schicht 15a die intermetallische Ni3Sn2-Verbindung hauptsächlich auf der Seite der Abdeckschicht 12 und die intermetallische Ni3Sn4-Verbindung hauptsächlich auf der Seite der Zwischenschicht 14 laminiert. Als die obere Schicht 15b wird die intermetallische Ni3Sn2-Verbindung hauptsächlich auf der Seite der Abdeckschicht 16 und die intermetallische Ni3Sn4-Verbindung hauptsächlich auf der Seite der Zwischenschicht 14 laminiert. Die Zwischenschicht 14 der Verbindungsschicht 13 ist eine Legierung, die als Hauptkomponente Sn und kein Pb enthält. Die Zwischenschicht 14 enthält auch Ag oder Sb und Ni.
  • 4 ist eine vergrößerte Ansicht des Abschnitts B in 3, d. h. ein Verbindungsabschnitt zwischen der den Halbleiterchip 7 abdeckenden Abdeckschicht 16 und der Verbindungsschicht 13. Wie in 4 veranschaulicht, weist der Halbleiterchip 7 die Halbleiterschicht 7a und die Elektrodenschicht 7b auf. An einer Verbindungsgrenzfläche zwischen der Abdeckschicht 16 und der Verbindungsschicht 13 tritt in der Abdeckschicht 16 eine große Menge an Ni-Auswaschung auf. Da die obere Schicht 15b, die hauptsächlich aus der intermetallischen Sn-Ni-Verbindung besteht, in einer flachen Schicht gebildet wird, erstreckt sich ein am Ende der Verbindungsschicht 13 erzeugter Riss 10a leicht in einer Richtung durch die Zwischenschicht 14 parallel zu dem Halbleiterchip 7, was in einem vorzeitigen Ausfall der Halbleitervorrichtung resultiert. Obwohl dies nicht veranschaulicht ist, tritt in der Abdeckschicht 12 an der Verbindungsgrenzfläche mit der Verbindungsschicht 13 eine starke Ni-Auswaschung auf und die untere Schicht 15a, die hauptsächlich aus der intermetallischen Sn-Ni-Verbindung besteht, wird in einer flachen Schicht gebildet, die der Zwischenschicht 14 zugewandt ist.
  • 5 ist eine Querschnittansicht der Halbleitervorrichtung nach einem Leistungszyklustest von 100.000 Zyklen. Wie in 5 veranschaulicht, wird die Hohlkehle 9 derart gebildet, dass das Ende der Verbindungsschicht 3 die in der Öffnung 8 der Abdeckschicht 2 freigelegte Verdrahtungsschicht 1b abdeckt und in Kontakt mit der oberen Fläche der Abdeckschicht 2 kommt. Der an der Grenzfläche mit der Verbindungsschicht 3 erzeugte Riss 10 befindet sich nahe der Kante des Halbleiterchips 7.
  • Die 6A bis 6D veranschaulichen mit einem Rasterelektronenmikroskop und einem energiedispersiven Röntgenanalysator (REM/EDX) beobachtete Ergebnisse für den Abschnitt C in 5. 6A veranschaulicht ein REM-Bild, 6B veranschaulicht ein Sn-Verteilungsbild, 6C veranschaulicht ein Ni-Verteilungsbild und 6D veranschaulicht ein Cu-Verteilungsbild. Wie in 6A veranschaulicht, ist der Riss 10, der nach dem Leistungszyklustest an der Grenzfläche der Verbindungsschicht 3 nahe der Kante des Halbleiterchips 7 erzeugt wurde, in seiner Ausdehnung begrenzt und in einem Zustand geringer Rissbildung lokalisiert. Wie in dem Sn-Verteilungsbild in 6B veranschaulicht, hat sich ein dunkelgrauer Abschnitt in Form eines Vorsprungs nahe der Grenzfläche der Abdeckschicht 6 in der Verbindungsschicht 3 gebildet und ein grauer Abschnitt innerhalb der Verbindungsschicht 3 gebildet. In 6B wird abgeschätzt, dass der graue Abschnitt der Zwischenschicht 4 entspricht, die einen höheren Sn-Gehalt aufweist, und der in der Form eines Vorsprungs gebildete dunkelgraue Abschnitt entspricht der oberen Schicht 5b, die einen niedrigeren Sn-Gehalt als die Zwischenschicht 4 aufweist. Wie in dem Ni-Verteilungsbild in 6C veranschaulicht, hat sich ein hellgrauer Abschnitt gebildet, welcher der Ni-haltigen Abdeckschicht 6 entspricht, und graue Abschnitte sind entsprechend dem Ni, das in einer körnigen Form in der Verbindungsschicht 3 abgeschieden ist, verstreut. Wie in dem Cu-Verteilungsbild in 6D veranschaulicht, hat sich ein grauer Abschnitt in Form eines Vorsprungs gebildet, welcher der oberen Schicht 5b entspricht, die Cu enthält. Daher ist in der Halbleitervorrichtung gemäß der Ausführungsform zu erkennen, dass die obere Schicht 5b, die hauptsächlich aus der intermetallischen Sn-Ni-Cu-Verbindung besteht, in Form eines Vorsprungs gebildet wird, und die Ausdehnung des an der Grenzfläche der Verbindungsschicht 3 erzeugten Risses 10 wird verhindert.
  • 7 ist eine Querschnittansicht der konventionellen Halbleitervorrichtung nach 30.000 Zyklen Leistungszyklustest. Wie in 7 veranschaulicht, wird die Verbindungsschicht 13 auf der oberen Fläche der Abdeckschicht 12 gebildet. Die Risse 10a, die an der Grenzfläche mit der Verbindungsschicht 13 erzeugt werden, erstrecken sich parallel zu dem Halbleiterchip 7 in der Verbindungsschicht 13.
  • 8 veranschaulicht Ergebnisse der REM/EDX-Untersuchung für den Abschnitt D in 7. 8A veranschaulicht ein REM-Bild, 8B veranschaulicht ein Sn-Verteilungsbild und 8C veranschaulicht ein Ni-Verteilungsbild. Wie in 8A veranschaulicht, ist ersichtlich, dass sich der Riss 10a, der nach dem Leistungszyklustest an der Grenzfläche der Verbindungsschicht 13 nahe der Kante des Halbleiterchips 7 erzeugt wurde, in der Verbindungsschicht 13 parallel zu dem Halbleiterchip 7 erstreckt. Aus den Sn- und Ni-Verteilungsbildern der 8B und 8C wird abgeschätzt, dass Sn und Ni in Schichten nahe der Grenzfläche der Abdeckschicht 16 der Verbindungsschicht 13 verteilt werden, und dass die Schicht, in der Sn und Ni verteilt werden, der oberen Schicht 15b der Verbindungsschicht 13 entspricht. Da in der konventionellen Halbleitervorrichtung die obere Schicht 15b, die hauptsächlich aus der intermetallischen Sn-Ni-Verbindung besteht, in einer Schicht gebildet wird, erstreckt sich der an der Grenzfläche der Verbindungsschicht 13 erzeugte Riss 10a daher in das Innere der Verbindungsschicht 13 parallel zu dem Halbleiterchip 7, was den vorzeitigen Ausfall der Halbleitervorrichtung verursacht.
  • Als Nächstes wird unter Bezugnahme auf die 9 und 11 ein Herstellungsverfahren der Halbleitervorrichtung gemäß der Ausführungsform beschrieben. Im Folgenden wird eine isolierte Leiterplatte als das Befestigungselement 1 verwendet, es kann aber auch eine gedruckte Leiterplatte (PCB) oder ein Verdrahtungselement, wie beispielsweise ein Leiterrahmen, eine Metallplatte, eine Metallfolie und dergleichen, verwendet werden.
  • Zuerst wird die isolierende Leiterplatte, in der die hauptsächlich aus Cu bestehende Verdrahtungsschicht 1b auf der oberen Fläche des Isoliersubstrats 1a gebildet wird, als das Befestigungselement 1 vorbereitet. Ein Fotoresistfilm wird auf die obere Fläche der Verdrahtungsschicht 1b aufgebracht und eine Resistmaske 20 durch Strukturieren des Fotoresistfilms unter Verwendung einer Fotolithografietechnologie und dergleichen gebildet, wie es in 9 veranschaulicht ist. Unter Verwendung der Resistmaske 20 als Beschichtungsmaske wird auf der oberen Fläche der Verdrahtungsschicht 1b eine mit Ni beschichtete Schicht selektiv gebildet. Die Resistmaske 20 wird entfernt, um die Ni enthaltende Abdeckschicht 2 mit der Öffnung 8 auf der oberen Fläche der Verdrahtungsschicht 1b zu bilden, wie es in 10 veranschaulicht ist. Außerdem kann nach dem Anwenden von Ni-Beschichtung auf die gesamte Fläche der Verdrahtungsschicht 1b des Befestigungselements 1 die Abdeckschicht 2 durch selektives Bilden der Öffnung 8 in der mit Ni-beschichteten Schicht durch Laserbearbeitung oder maschinelle Bearbeitung vorgesehen werden. Alternativ kann die Abdeckschicht 2 durch selektives Bilden der Öffnungen 8 in der mit Ni-beschichteten Schicht auf der gesamten Fläche der Verdrahtungsschicht 1b unter Verwendung einer Fotolithografietechnologie und einer Ätztechnologie vorgesehen werden.
  • Als Nächstes wird, wie in 11 veranschaulicht, ein Verbindungsmaterial 3a, das aus Sn-basiertem bleifreiem Lot hergestellt ist, wie beispielsweise Sn-Ag-Lot, auf der oberen Fläche der Verdrahtungsschicht 1b, die in der Öffnung 8 der Abdeckschicht 2 freiliegt, durch eine Drucktechnik oder dergleichen abgeschieden. Ein Halbleiterchip 7, dessen untere Fläche mit der Ni enthaltenden Abdeckschicht 6 abgedeckt ist, wird auf dem abgeschiedenen Verbindungsmaterial 3a platziert. Dann wird in dem Verbindungsprozess der Halbleiterchip 7 durch Erhitzen auf ungefähr 260 Grad Celsius unter Verwendung des Aufschmelzofens und dergleichen an das Befestigungselement 1 gelötet und daran befestigt. Während des Erhitzens mittels des Aufschmelzofens schmilzt das Verbindungsmaterial 3a und benetzt sich mit der Verdrahtungsschicht 1b und der Abdeckschicht 6 und Cu von der Verdrahtungsschicht 1b und Ni von der Abdeckschicht 6 diffundieren entsprechend in das geschmolzene Verbindungsmaterial 3a. Nach dem Verbindungsprozess werden die untere Schicht 5a, die Zwischenschicht 4 und die obere Schicht 5b in der abgekühlten Verbindungsschicht 3 gebildet, wie es in 1 veranschaulicht ist. Die untere Schicht 5a wird mit der in der Öffnung 8 der Abdeckschicht 2 freigelegten Verdrahtungsschicht 1b metallurgisch verbunden. Die obere Schicht 5b wird mit der Abdeckschicht 6 metallurgisch verbunden. Die Zwischenschicht 4 wird zwischen der unteren Schicht 5a und der oberen Schicht 5b gebildet. Die untere Schicht 5a und die obere Schicht 5b enthalten die intermetallischen Verbindungen, die entsprechend Sn, Cu und Ni verfestigt in vorstehenden Formen enthalten, und die Zwischenschicht 4 enthält die hauptsächlich aus Sn bestehende Legierung. Das geschmolzene Verbindungsmaterial 3a breitet sich in dem Verbindungsprozess über die Öffnung 8 hinaus auf die obere Fläche der Abdeckschicht 2 aus, um die Hohlkehle 9 am Ende der Verbindungsschicht 3 zu bilden. Daher ist die in 1 veranschaulichte Halbleitervorrichtung fertiggestellt.
  • In der Ausführungsform ist die obere Fläche der Verdrahtungsschicht 1b des Befestigungselements 1 mit der Abdeckschicht 2 selektiv abgedeckt und das Sn-basierte Lot auf der in der Öffnung 8 freigelegten Verdrahtungsschicht 1b abgeschieden. In dem Verbindungsprozess diffundiert Cu aus der Verdrahtungsschicht 1b in das geschmolzene Verbindungsmaterial 3a, um die untere Schicht 5a und die obere Schicht 5b zu bilden, welche die Sn-Cu-Ni-Verbindung enthalten. Der nahe der Kante des Halbleiterchips 7 erzeugte Riss 10 wird durch die Vorsprünge der oberen Schicht 5b, die hauptsächlich aus der Sn-Cu-Ni-Verbindung mit hoher mechanischer Festigkeit besteht, gezwungen, sich zu winden. Daher kann das sich Erstrecken des Risses 10 in die Zwischenschicht 4 unterdrückt werden. Da die Verdrahtungsschicht 1b des Befestigungselements 1 mit Ausnahme der Öffnung 8 mit der Ni enthaltenden Abdeckschicht 2 abgedeckt ist, kann zusätzlich die Korrosionsbeständigkeit gewährleistet werden. Des Weiteren kann bei der Ausführungsform, da das Sn-basierte Lot verwendet wird, in das im Wesentlichen kein Cu hinzugefügt ist, die thermische Verformung aufgrund der Anstiege im Schmelzpunkt und der Viskosität des Verbindungsmaterials 3a und die Verschlechterung der Druckfähigkeit des Lötmaterials verhindert werden und die Verschlechterung in der Zusammensetzbarkeit der Halbleitervorrichtung unterdrückt werden.
  • (ANDERE AUSFÜHRUNGSFORMEN)
  • Während die vorliegende Erfindung unter Bezugnahme auf die Ausführungsformen und modifizierten Beispiele vorstehend beschrieben wurde, versteht es sich, dass die vorliegende Erfindung nicht auf die Beschreibungen der Patentschrift und der Zeichnungen, die ein Teil dieser Offenbarung sind, beschränkt werden soll. Verschiedene alternative Ausführungsformen, Beispiele und technische Anwendungen werden für den Fachmann gemäß dem Sinn und Umfang der Offenbarung der Ausführungsformen offensichtlich sein. Es sollte beachtet werden, dass die vorliegende Erfindung verschiedene Ausführungsformen umfasst, die hierin nicht offenbart sind, einschließlich Elementen, die optional modifiziert sind, als Alternativen zu den in den vorstehend veranschaulichten Ausführungsformen und modifizierten Beispielen. Daher wird der Umfang der vorliegenden Erfindung nur durch den Gegenstand gemäß den Ansprüchen definiert, die aus der vorstehenden Beschreibung angemessen abgeleitet sind.
  • Bezugszeichenliste
    • 1
    Befestigungselement
    1a
    Isoliersubstrat
    1b
    Verdrahtungsschicht
    2
    Abdeckschicht (erste Abdeckschicht)
    3, 13
    Verbindungsschicht
    3a
    Verbindungsmaterial
    4, 14
    Zwischenschicht
    5a, 15a
    Untere Schicht
    5b, 15b
    Obere Schicht
    6
    Abdeckschicht (zweite Abdeckschicht)
    7
    Halbleiterchip
    7a
    Halbleiterschicht
    7b
    Elektrodenschicht
    8
    Öffnung
    9
    Lötverbindungsende (Hohlkehle)
    10, 10a
    Riss
    12, 16
    Abdeckschicht
    20
    Resistmaske
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2020155761 A [0007]
    • JP 2018085366 A [0007]
    • JP 2018085360 A [0007]
    • JP 6429208 B [0007]

Claims (4)

  1. Halbleitervorrichtung, aufweisend: ein Befestigungselement mit einer Verdrahtungsschicht auf Kupferbasis; eine erste Abdeckschicht, die Nickel enthält und die Verdrahtungsschicht abdeckt, sodass ein Teil einer oberen Fläche der Verdrahtungsschicht in einer Öffnung freigelegt ist; eine Verbindungsschicht, die mit der Verdrahtungsschicht in der Öffnung metallurgisch verbunden ist; eine zweite Abdeckschicht, die Nickel enthält und mit der Verbindungsschicht auf einer oberen Fläche der Verbindungsschicht metallurgisch verbunden ist; und einen Halbleiterchip mit einer unteren Fläche, die mit der zweiten Abdeckschicht abgedeckt ist, wobei, die Verbindungsschicht eine untere Schicht in Kontakt mit der Verdrahtungsschicht, eine obere Schicht in Kontakt mit der zweiten Abdeckschicht und eine Zwischenschicht zwischen der unteren Schicht und der oberen Schicht aufweist und die untere Schicht und die obere Schicht intermetallische Verbindungen als Hauptkomponenten aufweisen, die Zinn, Kupfer und Nickel enthalten, und die Zwischenschicht eine Legierung ist, die Zinn als eine Hauptkomponente und kein Blei enthält.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die Hauptkomponenten der intermetallischen Verbindungen (Cu, Ni) 6Sn5 sind.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die Legierung Silber oder Antimon enthält.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei ein Ende der Verbindungsschicht eine obere Fläche der ersten Abdeckschicht kontaktiert, um die Öffnung abzudecken.
DE112022000145.3T 2021-05-18 2022-03-07 Halbleitervorrichtung Pending DE112022000145T5 (de)

Applications Claiming Priority (3)

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JP2021083670 2021-05-18
JP2021-083670 2021-05-18
PCT/JP2022/009784 WO2022244395A1 (ja) 2021-05-18 2022-03-07 半導体装置

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DE112022000145.3T Pending DE112022000145T5 (de) 2021-05-18 2022-03-07 Halbleitervorrichtung

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