JP4878030B2 - エッチング処理されたリードフレームを用いる再分散型ハンダパッド - Google Patents

エッチング処理されたリードフレームを用いる再分散型ハンダパッド Download PDF

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Description

本出願は、２００４年９月２３日出願の米国仮特許出願第６０／６１２３７２号の利益を主張するものであり、その開示全体は、参照事項として本願に包含されるものである。
本発明は、半導体装置に関し、特に、半導体パッケージを製造するためのプロセス、及び半導体パッケージの構造に関する。
ハンダにより、金属パターンをＦＲ−４プリント回路基板等の支持体ボード上に形成し、搭載しようとする複数の電極を、底面上に離間して配置した、パワー半導体のダイは周知である。
パッケージの寸法が縮小するにつれて、電極の面積や間隔も縮小するため、装置の温度特性といったハンダの接触におけるエレクトロマイグレーションの問題や、パッケージを支持体ボードへ誤差なく正しい位置に配置すること等に関する問題点は大となる。
図１は、銅などの導電材料により形成される導電クリップ（ないしカン）１２と、パワーMOSFETなどの半導体デバイス１４とを有する従来技術のチップスケール半導体パッケージ１０を示す。このパッケージ１０は、インターナショナル レクテイファイヤ コーポレーション（International Rectifier Corporation）より、商標Direct FETにより入手可能である。
半導体デバイス１４は、たとえばハンダ、導電エポキシ等により、導電クリップ１２の内面に接続される第１の電極１６を有している。また半導体デバイス１４は、ハンダ、導電エポキシその他により、基板のそれぞれの導電パッドに電気的に接続されるように構成されている別の電極１８を、対向する面上に有している。
また、半導体デバイス１４は、電極１８に隣接し、電極１８と同様に電気的に接続するように構成された制御電極２０を有していてもよい。先行技術に係る半導体パッケージに関するさらなる詳細は、本出願の譲受人に譲渡される米国特許出願第６，６２４，５２２号に記載されている。
半導体デバイス１４は、パワーMOSFETダイとしてもよく、その場合、電極１６、１８、２０は、順にそれぞれ、ドレイン電極、ソース電極、ゲート電極である。ソース電極１６と同じ電位にある導電クリップ１２のフランジと、接点１８及び２０とが、共通の面において終端していることにより、受容ボード面上のマッチングパッドへの接続が容易となる。
デバイスの寸法が縮小するにつれ、接点１８、２０及び導電クリップ１２のフランジの面積及び間隔も縮小するため、熱特性が低下し、また、針状結晶のハンダブリッジが成長することにより、電極が短絡する危険性が増大する。
パッド面積が縮小すると、エレクトロマイグレーションが生じやすいという別の問題も生じる。この場合、ハンダが移動し、その結果、ハンダ接合部に空隙が形成されたり、ジュール加熱や開回路の断線の危険性が増大する。
図１に示すようなデバイスを製造するには、通常、先ず、導電クリップ１２を、打抜きあるいはパンチングにより、導電材料から抜き出し、その後、例えば、ピックアンドプレース法を用いて、そこに半導体デバイス１４を配置する。
本発明は、図１に示したと同様の方法でありながら、さらに、パッケージの特性を向上させたチップスケールパッケージの新規な製造方法に関する。特に、個片化された薄化ダイが、導電フレーム内のエッチングによる凹部内に配置され、これは、デバイスフレームになる。
このダイ電極は、その底面上に予め成膜された銅電極を有し、その上面電極を凹部のベースに固定した後、開いた面を更に成型することにより、開口内にダイをカプセル化し、次いで、平坦に研削することにより、底部パッドを露出させる。
次いで、別の接点群を、プレート領域の底部誘電体と重なる部分にメッキし、接点パッド群を再配分する。次いで、ハンダ付け可能な金属をパッドに整合し、ダイ/パッケージを個片化する。
本発明の上記した以外の特徴および利点は、添付図面を参照して、以下に行う本発明の説明から明らかになると思う。
図２Ａ及び図２Ｂに示すように、本発明に係る方法では、先ず、例えばエッチングにより、離間して位置する複数の凹部２４を、導電リードフレーム部材２２に形成する。この導電リードフレーム部材２２は、銅等で形成することができる。
上記のようにして形成された各凹部２４は、例えばパワーMOSFETダイ等の幅が狭くて薄い半導体ダイを受容するのに、十分に広く、かつ十分に深い形状を有している。
次に図２Ｃにおいては、パワーMOSFETダイ２６は、リードフレーム部材２２の各凹部２４内に配置されている。本発明の好適な具体例では、各パワーMOSFET ２６のドレイン電極２８は、それぞれの凹部２４の内面に対し、ハンダ、導電エポキシその他により、電気的及び機械的に固定されている。
MOSFETダイ２６の厚さは、例えば、約１００ミクロン未満であって、凹部２４の深さよりも若干薄いことが好ましい。
次に、図２Ｄを参照すると、例えば誘電体エポキシ等の絶縁材３０が、パワーMOSFET２６の上、及びリードフレーム部材２２の凹部２４内に形成される。
その後、図２Ｅに示すように、研削やエッチング等により絶縁材３０を除去し、パワーMOSFET ２６のソース電極３２とゲート電極３４を、露出させ出現させる。
最終デバイスの高さを更に薄くする必要がある場合には、図２Ｆに示すように、リードフレーム部材２２の上面部分（破線で示す部分）を、研削等によって除去して、平らにするのがよい。
その後、複数のハンダ接点３６（好ましくは銅）を、好ましくはソース電極３２及びゲート電極３４の上に、めっきやエッチングによって形成し、そこに、ハンダ付け可能な金属を塗布して、ハンダ付け可能な部分とする。これらの接点３６は、絶縁３０の底部上に重なり、接点３２、３４に対し、所用の関係位置と大きさで再配分されていることに留意されたい。
次いで、リードフレーム部材２２をソーライン３８に沿って切断すると、図３に示すような個々のパッケージが得られる。
好適な具体例として、パワーMOSFET２６の電極の上には、予め銅を付着させておいてもよい。
さらに、好適な具体例として、リードフレーム部材２２の厚さは０．２５mmであり、また、パワーMOSFET２６の厚さは、１００μｍ以下であるのがよい。
メッキ形成したハンダ付け可能な接点３６は、凹部２４内に残留する絶縁材３０の上まで延在していることが好ましいことに、留意する必要がある。
メッキしたハンダ付け可能な接点３６の利点として、優れたエレクトロマイグレーション特性、優れた熱特性、および、パッケージを基板にハンダで固定するための面積を大きくすることができることを挙げることができる。
別の例としては、図２Ｃで示す構造から出発し、その表の面を、例えば光転写性エポキシ等、光転写可能な誘電材料でコーティングする。次いで、光転写可能な誘電体内に開口を形成し、ゲート電極３４とソース電極３２を露出させる。
次いで、電極３２、３４のそれぞれの上の個々の接点に対してメッキすることにより、またはパッケージ全面にメッキすることにより、接点３６を形成する。次いで接点３６をエッチングして、基板から削る。次いで、Ni 、Au、Ag等のハンダ付け可能な仕上げ材料を、接点３６に塗布する。
この代替の方法では、ダイのめっきのコストを削減することが可能である。また、グリッドの形状等を縮小させることができる。
また別の例として、図２Ｃにおいて、ダイ２６を、例えば金属窒化物デバイス等のラテラルデバイスとしてもよい。この場合、ダイを、ハンダや導電接着剤により、凹部２４の内面に機械的に接続することができる。
更に別の本発明の具体例として、２つのデバイス、例えばラテラルパワーデバイスとコントローラＩＣとを、導電性又は絶縁性の接着剤により、凹部２４の内面に固定してもよい。この具体例では、ラテラルパワーダイの電極を、メッキトラックを用いて、コントローラダイに接続することができる。
上記全ての例では、ソルダーマスク材料を、隣接の電極に重なり合うように、また再配分されたハンダ付け可能な接点群を部分的に露出するように、塗布してもよい。この材料を塗布することにより、次のボード組立プロセス中に、ダイ上の電極のハンダがブリッジングを起こすことが防止される。ソルダーマスク材料は、光転写可能なエポキシ等であってもよい。
また、完成した組立体に対して、打抜き、レーザー蒸着、噴射水切削等により、デバイスを個片化してもよい。
以上、本発明を、特定の具体例に即して説明してきたが、その他の変形・修正・用例等が可能であることは、当業者にとって自明であると思う。したがって、本発明は、上記した特定の具体例の開示内容によってではなく、特許請求の範囲のみによって、限定されるものである。
従来の半導体パッケージの縦断面図である。 本発明に係る製造法における工程を概略的に例示する縦断面図である。 本発明に係る製造法における工程を概略的に例示する縦断面図である。 本発明に係る製造法における工程を概略的に例示する縦断面図である。 本発明に係る製造法における工程を概略的に例示する縦断面図である。 本発明に係る製造法における工程を概略的に例示する縦断面図である。 本発明に係る製造法における工程を概略的に例示する縦断面図である。 本発明に従って製造されたパッケージの縦断側面図である。
符号の説明
１０ 半導体パッケージ
１２ 導電クリップ
１４ 半導体デバイス
１６ 第１の電極
１８ 第２の電極
２０ 制御電極
２２ 導電リードフレーム部材
２４ 凹部
２６ MOSFET
３０ 絶縁材
３２ ソース電極
３４ ゲート電極
３６ 接点
３８ ソーライン

Claims (15)

  1. 半導体デバイスであって、
    内部空間と、この内部空間へ通じる開口を囲むフランジとを有する導電クリップと、
    前記内部空間内に配置され、電気的かつ機械的に、前記導電クリップ内部の下面に固定されている上面電極と、前記内部空間内に配置されている下面電極とを有する半導体ダイと、
    前記半導体ダイの外周の少なくとも一部と、前記導電クリップの内部壁との間に配置されている内部空隙と、
    前記内部空隙を充填し、かつ前記下面電極と同一平面上にある底面を有する絶縁部材と、
    前記下面電極に固定され、前記絶縁部材の底表面の少なくとも一部上に延在する少なくとも１つの接点と
    を備え、
    前記接点は、前記下面電極に対して位置および大きさが再配分されている半導体デバイス。
  2. 前記下面電極と離間し、かつこれと同一平面上にある、前記ダイの底部の第２の下面電極と、
    前記少なくとも１つの接点から側方に離間する第２の接点と
    を更に有し、
    前記第２の接点は、前記第２の下面電極に固定され、少なくとも前記絶縁部材の前記底面の第２の部分上に延在し、前記第２の下面電極に対して位置および大きさが再配分されている請求項１に記載の半導体デバイス。
  3. 前記下面電極は、メッキされた銅であり、前記接点は、ハンダ付け可能である請求項１に記載の半導体デバイス。
  4. 前記内部空間は、約１５０ミクロン未満の深さを有し、前記ダイは、前記深さと同等の厚さを有することにより、前記下面電極と前記フランジ底部は、同一平面上となっている請求項１に記載の半導体デバイス。
  5. 半導体パッケージを製造するためのプロセスであって、
    導電リードフレーム部材内に、底部が前記部材の表面と平行な面内に存在する浅い開口を形成するステップと、
    下面電極が前記部材の表面と同一平面上にあり、周囲が前記開口の包囲壁から離間される前記半導体ダイにおける上面電極を、前記開口の底部に導電的及び機械的に固定するステップと、
    前記ダイの周囲と絶縁材による前記開口の壁の間の環状空隙を充填し、かつ、前記絶縁材の露出面を前記部材の表面とともに平坦化し、前記ダイの下面電極を露出させるステップと、
    前記開口の反対側の前記導電部材の表面を薄化するステップと
    を有するプロセス。
  6. 前記下面電極、及び前記開口に隣接する前記導電部材の前記表面を銅メッキするステップを更に有する請求項５に記載のプロセス。
  7. 前記下面電極に対して、前記絶縁材の底面上に重なるよう、接点を形成するステップを更に有し、
    前記接点は、前記下面電極に対して位置および大きさが再配分されるように形成される請求項５に記載のプロセス。
  8. 前記複数の浅い開口は、前記導電部材内において、側方において相互に変位し、前記開口のそれぞれは、個別に半導体ダイを受容し、前記絶縁材で充填されることにより、同時に複数のダイ及びパッケージ組立体を形成し、その後、前記ダイ及びパッケージ組立体を個片化する請求項５に記載のプロセス。
  9. 半導体デバイスであって、
    内部空間と、この内部空間へ通じる開口を囲むフランジとを有する導電クリップと、
    前記内部空間内に配置され、機械的に前記導電クリップ内部の下面に固定されている上面と、前記内部空間内に配置されている下面とを有する半導体ダイと、
    前記ダイの前記下面に固定されている少なくとも１つの下面電極と、
    前記半導体ダイ外周の少なくとも一部と前記導電クリップの内部壁との間に配置されている内部空間と、
    前記内部空間を充填し、前記下面電極と同一平面上にある底面を有する絶縁部材と、
    前記下面電極の少なくとも１つに固定され、前記絶縁部材の前記底面の少なくとも一部上に延在する少なくとも１つの接点と
    を備え、
    前記少なくとも１つの接点は、少なくとも１つの前記下面電極に対して位置および大きさが再配分されている半導体デバイス。
  10. 前記下面電極から離間し、かつ前記下面電極と同一平面上にある、前記ダイの前記下面の第２の下面電極と、
    前記少なくとも１つの接点から側方に離間する第２の接点と
    を更に有し、
    前記第２の接点は、前記第２の下面電極に固定され、前記絶縁部材の前記底面の第２の部分の上に少なくとも延在し、前記第２の下面電極に対して位置および大きさが再配分されている請求項９に記載の半導体デバイス。
  11. 前記ダイは、ラテラル導通型半導体デバイスである請求項９に記載の半導体デバイス。
  12. マルチチップ型半導体デバイスであって、
    内部空間と、前記内部空間へ通じる開口を囲むフランジとを有する導電クリップと、
    前記導電クリップの内部に配置され、相互接続する第１及び第２の半導体ダイであって、前記第１及び第２の半導体ダイはそれぞれ、前記内部空間内に配置される上面及び下面を有し、電気的かつ機械的に、前記導電クリップの前記内部空間の下面に固定されている上面電極を有する前記第１及び第２の半導体ダイと、
    前記第１及び第２のダイの下面の１つに固定されている少なくとも１つの下面電極と、
    前記第１及び第２の半導体ダイ外周の少なくとも一部と前記導電クリップの内部壁との間に配置されている内部空間と、
    前記内部空間を充填し、前記少なくとも１つの下面電極と同一平面上にある底面を有する絶縁部材と、
    前記少なくとも１つの下面電極に固定され、前記絶縁部材の前記底表面の少なくとも一部上に延在する少なくとも１つの接点と
    を備え、
    前記少なくとも１つの接点は、前記少なくとも１つの下面電極に対して位置および大きさが再配分されている半導体デバイス。
  13. 前記少なくとも１つの下面電極と離間しかつこれと同一平面上にある、前記第１及び第２のダイの１つの前記下面上の第２の下面電極と、
    前記少なくとも１つの接点から側方に離間する第２の接点と
    を更に有し、
    前記第２の接点は、前記第２の下面電極に固定され、少なくとも前記絶縁部材の底面の第２の部分上に延在し、前記第２の下面電極に対して位置および大きさが再配分されている請求項１２に記載の半導体デバイス。
  14. 前記第１の半導体ダイは、ラテラル導通型半導体デバイスであり、前記第２の半導体ダイは、前記第１のダイ用の制御デバイスである請求項１２に記載の半導体デバイス。
  15. 前記少なくとも１つの接点の少なくとも一部の上に配置され、基板実装プロセス中に前記少なくとも１つの接点から、他の露出された接点へのハンダのブリッジングを防止するソルダーマスクを更に備える請求項１２に記載の半導体デバイス。
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