KR101410514B1 - 리드프레임과 클립을 이용하는 반도체 다이 패키지 및 그제조방법 - Google Patents
리드프레임과 클립을 이용하는 반도체 다이 패키지 및 그제조방법 Download PDFInfo
- Publication number
- KR101410514B1 KR101410514B1 KR1020087014584A KR20087014584A KR101410514B1 KR 101410514 B1 KR101410514 B1 KR 101410514B1 KR 1020087014584 A KR1020087014584 A KR 1020087014584A KR 20087014584 A KR20087014584 A KR 20087014584A KR 101410514 B1 KR101410514 B1 KR 101410514B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor die
- clip
- pedestals
- lead frame
- lead
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 135
- 238000004519 manufacturing process Methods 0.000 title description 3
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims description 54
- 229910000679 solder Inorganic materials 0.000 claims description 54
- 239000012778 molding material Substances 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 17
- 238000000465 moulding Methods 0.000 claims description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 239000010949 copper Substances 0.000 claims description 3
- 230000000712 assembly Effects 0.000 claims 1
- 238000000429 assembly Methods 0.000 claims 1
- 229910000765 intermetallic Inorganic materials 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229920001940 conductive polymer Polymers 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 229920006332 epoxy adhesive Polymers 0.000 description 1
- 244000144992 flock Species 0.000 description 1
- -1 for example Substances 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- RHZWSUVWRRXEJF-UHFFFAOYSA-N indium tin Chemical compound [In].[Sn] RHZWSUVWRRXEJF-UHFFFAOYSA-N 0.000 description 1
- LQBJWKCYZGMFEV-UHFFFAOYSA-N lead tin Chemical compound [Sn].[Pb] LQBJWKCYZGMFEV-UHFFFAOYSA-N 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910000510 noble metal Inorganic materials 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
- H01L23/49551—Cross section geometry characterised by bent parts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
- H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/29109—Indium [In] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/29111—Tin [Sn] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/29116—Lead [Pb] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/3205—Shape
- H01L2224/32057—Shape in side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
- H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
- H01L2224/37001—Core members of the connector
- H01L2224/37099—Material
- H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/37147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/83801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
- H01L2224/848—Bonding techniques
- H01L2224/8485—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01049—Indium [In]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01057—Lanthanum [La]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/0665—Epoxy resin
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1203—Rectifying Diode
- H01L2924/12032—Schottky diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12041—LED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
- H01L2924/15747—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/183—Connection portion, e.g. seal
- H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19043—Component type being a resistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/36—Material effects
- H01L2924/365—Metallurgical effects
- H01L2924/3651—Formation of intermetallics
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Die Bonding (AREA)
Abstract
반도체 패키지를 위한 클립 구조가 개시된다. 클립 구조는 주 부분, 주 부분으로부터 연장된 적어도 하나의 페데스탈, 다운셋 부분, 및 리드 부분을 포함한다. 다운셋 부분은 리드 부분과 주 부분 사이에 위치한다. 클립 구조는 마이크로 리드프레임 패키지(MLP) 내에 사용될 수 있다.
반도체 패키지, 리드프레임, 클립, 페데스탈, 다운셋
Description
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 클립 구조들, 상기 클립 구조들을 포함하는 반도체 다이 패키지들, 및 클립 구조들을 포함하는 반도체 다이 패키지들의 제조방법에 관한 것이다.
(관계 출원들과의 상호참조)
없음
외부 터미널들로의 외부 연결부들을 형성하기 위하여, 많은 반도체 다이 패키지들은 와이어들 대신에 클립들(clips)을 이용한다. 이러한 반도체 다이 패키지들은 종종 "와이어리스(wireless)" 패키지들로 지칭된다. 통상적인 와이어리스 패키지는 반도체 다이에 부착된 클립을 포함한다. 와이어를 기초로 하는 전기적 연결부들을 사용하는 패키지들에 비하여, 와이어리스 패키지들은 우수한 전기적 및 열적 성능을 일반적으로 가진다.
통상적으로, 종래의 와이어리스 패키지들은 소비자들의 회로 보드들 내로 설 계될 필요가 있고, 이는 회로 보드들이 특유의 풋프린트(footprints) 및 핀 할당들을 가지기 때문이다. 우수한 전기적 및 열적 성능을 보유하면서, 종래의 패키지 풋프린트들 및 핀 할당들에 상응할 수 있는 풋프린트 및 핀 할당을 가지는 반도체 다이 패키지를 제공하는 것이 바람직하다.
또한, 와이어리스 패키지들을 제공하는 경우에, 깊은 다운셋(downset)을 가지는 클립(예를 들어, 소스 클립)을 생성하는 것은 종종 어렵다. 클립의 "다운셋"은 상기 클립의 주 부분과 상기 클립의 리드 부분 사이의 수직 거리와 상응할 수 있다. 다른 유형의 패키지들을 제조할 수 있도록, 종래의 클립에 비하여 더 깊은 다운셋을 가지는 클립을 제공하는 것이 또한 바람직할 수 있다.
존재하는 다른 문제점은 클립과 반도체 다이 사이에 불균질하거나 불균일하게 솔더 양이 공급되는 것이다. 다이와 클립 사이에 불균질하거나 불균일한 솔더 양이 사용되는 경우에는, 최종 패키지들은 낮은 성능을 보일 수 있다.
상술한 문제점에 추가하여, 반도체 다이 패키지를 신속하고 신뢰성있게 형성하도록 이용할 수 있는 방법을 제공하는 이점이 있다. 또한, 상기 방법은 바람직하게는 무연(lead-free) 공정과 호환된다.
본 발명의 실시예들은 상기 문제점 및 다른 문제점들을 다룬다.
본 발명의 실시예들은 클립 구조들, 상기 클립 구조들을 포함하는 반도체 다이 패키지들, 및 클립 구조들을 포함하는 반도체 다이 패키지들의 제조방법과 관련된다.
본 발명의 일실시예는 반도체 패키지를 위한 클립 구조와 관련된다. 상기 클립 구조는, 주 부분, 상기 주 부분으로부터 연장된 적어도 하나의 페데스탈, 다운셋 부분, 및 리드 부분을 포함하고, 상기 다운셋 부분은 상기 리드 부분과 상기 주 부분 사이에 위치한다.
본 발명의 다른 실시예는 반도체 패키지를 위한 클립 구조와 관련된다. 상기 클립 구조는, 주 부분, 단차 구성을 포함하는 다운셋 부분; 및 리드 부분을 포함하고, 상기 다운셋 부분은 상기 리드 부분과 상기 주 부분 사이에 위치한다.
본 발명의 다른 실시예들은 상술한 클립 구조들을 포함하는 반도체 다이 패키지들과 관련되고, 상기 클립 구조들을 사용하는 상기 반도체 다이 패키지들의 제조방법과 관련된다.
본 발명의 다른 실시예는 반도체 다이 패키지와 관련된다. 상기 반도체 다이 패키지는, 클립 구조, 리드프레임 구조, 및 반도체 다이를 포함한다. 상기 클립 구조는 주 부분, 상기 주 부분으로부터 연장된 적어도 하나의 페데스탈, 다운셋 부분, 및 리드 부분을 포함한다. 상기 다운셋 부분은 상기 리드 부분 및 상기 주 부분사이에 위치하고, 또한 단차 구성을 가진다. 상기 반도체 다이는 상기 리드프레임 구조 및 상기 클립 구조 사이에 위치한다.
본 발명의 다른 실시예는 반도체 다이 패키지의 제조방법과 관련된다. 상기 방법은 클립 어셈블리를 구하는 단계, 적어도 하나의 정렬 구조를 포함하는 리드프레임 구조를 구하는 단계, 상기 리드프레임 구조에 반도체 다이의 제2 표면을 부착하는 단계, 및 상기 클립 어셈블리에 상기 반도체 다이의 제1 표면을 부착하는 단계를 포함한다. 상기 반도체 다이 패키지가 어셈블링되는 동안, 상기 정렬 구조는 상기 클립 어셈블리를 상기 리드프레임 구조에 대하여 정렬한다.
본 발명의 이러한 실시예들 또는 다른 실시예들은 하기에 상세하게 설명된다.
도 1은 본 발명의 일 실시예에 따른 반도체 다이 패키지의 측단면도를 도시한다.
도 2는 본 발명의 일 실시예에 따른 클립 구조 내의 페데스탈의 측단면도를 도시한다.
도 3은 본 발명의 일 실시예에 따른 반도체 다이 패키지의 사시도를 도시한다.
도 4는 본 발명의 일 실시예에 따른 반도체 다이 패키지의 개략적인 상면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 다이 패키지의 측면도이다.
도 6은 본 발명의 일 실시예에 따른 리드프레임 구조의 저면도를 도시한다.
도 7은 본 발명의 일 실시예에 따른 클립 어셈블리의 상부 평면도를 도시한다.
도 8은 본 발명의 일 실시예에 따른 클립 구조의 측단면도를 도시한다.
도 9는 본 발명의 일 실시예에 따른 페데스탈의 측단면도를 도시한다.
도 10은 모스펫(MOSFET) 다이 및 쇼트키(Schottky) 다이오드 다이를 포함하 는 반도체 다이 패키지의 개략적인 상면도를 도시한다.
도 11은 두 개의 모스펫 다이들을 포함하는 반도체 다이 패키지의 상면도를 도시한다.
도 12는 본 발명의 다른 실시예에 따른 반도체 다이 패키지를 도시한다. 본 실시예에서는 상기 클립 구조 및 상기 리드프레임 구조의 표면들이 몰딩 물질을 통하여 노출된다.
도 13a 내지 도 13d는 반도체 다이 패키지들로 모두 어셈블링되는 구조들의 측단면도들을 도시한다.
본 발명의 실시예들은 와이어리스(wireless) 패키지들을 포함할 수 있다. 본 발명의 일 실시예에 따른 와이어리스 패키지는 반도체 다이 내의 전기 소자의 입력 및/또는 출력 터미널들과 연결하기 위하여 와이어들을 사용하지 않는다. 다른 실시예들에 있어서, 상기 반도체 다이 패키지들은 와이어리스일 필요는 없다. 예를 들어, 하기에 도시된 바와 같이, 본 발명의 실시예들은 특정한 구성들을 가지는 특유의 소스 클립 구조들(source clip structures)을 포함한다. 이러한 소스 클립 구조들은 게이트 와이어 본드와 함께 반도체 다이 패키지 내에 사용될 수 있다. 그러나, 터미널 연결부들을 위하여 와이어들을 사용하는 반도체 다이 패키지들에 비하여 와이어리스 반도체 다이 패키지들은 우수한 열적 및 전기적 특성들을 일반적으로 가지므로 바람직하다.
반도체 다이 패키지의 일 실시예에 있어서, 상기 반도체 다이 패키지는 주 부분(major portion), 상기 주 부분으로부터 연장된 적어도 하나의 페데스탈(pedestal), 다운셋(downset) 부분, 및 리드(lead) 부분을 가지는 클립 구조(clip structure)를 포함한다. 상기 다운셋 부분은 상기 리드 부분과 상기 주 부분 사이에 위치하고, 단차 구성을 가질 수 있다. 반도체 다이는 상기 클립 구조 및 리드프레임 구조 사이에 개재되고 그들과 접촉한다.
본 발명의 실시예들에 있어서, 제1 솔더 물질은 상기 반도체 다이를 상기 리드프레임 구조에 기계적 및 전기적으로 커플링하기 위하여 사용될 수 있다. 제2 솔더 물질은 상기 반도체 다이를 상기 클립 구조에 기계적 및 전기적으로 커플링하기 위하여 사용될 수 있다. 상기 제1 및 제2 솔더 물질들은 동일하거나 또는 다를 수 있다. 바람직하게는 그들은 동일한 물질이고, 무연(lead-free) 솔더 물질들을 포함할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 다이 패키지의 측단면도를 도시한다. 반도체 다이 패키지(100)는 소스 클립 구조(14)와 리드프레임 구조(18) 사이에 위치한 반도체 다이(16)를 포함한다. 몰딩 물질(20)은 반도체 다이(16), 클립 구조(14), 및 리드프레임 구조(18)를 적어도 부분적으로 덮는다. 몰딩 물질(20)은 에폭시 몰딩 물질 또는 다른 적절하고 상업적으로 구할 수 있는 몰딩 물질일 수 있다.
도 1에 도시된 바와 같이, 반도체 다이 패키지(100)는 또한 제1 측 표면(100(a)) 및 제2 측 표면(100(b)), 상측 표면(100(c)), 및 하측 표면(100(d))을 포함한다.
최종 반도체 다이 패키지(100)가 임베디드(embedded)된 리드들을 포함한다고 하여도, 리드들이 몰딩 물질(20)의 측 표면들을 넘어서 연장되지 않으므로 반도체 다이 패키지(100)는 "리드없는(leadless)" 패키지로 지칭될 수 있다. 또한, 이것은 블록(block)의 형태도 가능하며, 일부 실시예들에서 반도체 다이 패키지(100)는 또한 마이크로-리드프레임 패키지(micro-leadframe package, MLP)형 패키지로 지칭될 수 있다. 본 명세서에서 리드없는 다이 패키지가 상세하게 설명된다고 하여도, 클립 구조(14)는 리드있는 다이 패키지에도 또한 사용될 수 있음을 이해할 수 있다.
솔더(24)는 반도체 다이(16)의 제1 표면(16(a))과 클립 구조(14) 사이에 위치한다. 솔더(90)는 또한 반도체 다이(16)의 제2 표면(16(b))과 리드프레임 구조(18) 사이에 위치한다.
솔더(24)와 솔더(90)에 모든 적절한 솔더 물질이 사용될 수 있다. 예를 들어 납-주석(lead-tin) 솔더가 솔더(24)와 솔더(90)에 사용될 수 있다. 바람직하게는, 솔더(24)와 솔더(90)는 인듐-주석(indium-tin)계 솔더와 같은 무연 솔더 물질을 포함한다. 반면, 솔더를 대신하여, 전도성 폴리머 접착제(예를 들어, 전도성 에폭시 접착제)를 사용할 수 있다.
반도체 다이(16)는 모든 적절한 반도체 소자를 포함할 수 있다. 적절한 반도체 소자들은 실리콘과 같은 반도체 물질을 포함할 수 있고, 수직 또는 수평 소자들을 포함할 수 있다. 수직 소자들은, 전류가 다이를 통하여 수직으로 흐르도록, 상기 다이의 일측에 적어도 하나의 입력부를 가지고 상기 다이의 타측에 출력부를 가진다. 수평 소자들은, 전류가 다이를 통하여 수평으로 흐르도록, 적어도 상기 다이의 일측에 적어도 하나의 입력부와 상기 다이의 동일 측에 적어도 하나의 출력부를 가진다. 반도체 다이(16) 내의 반도체 소자는 바람직하게는 수직 전력 트랜지스터(vertical power transistor)이다.
수직 전력 트랜지스터는 VDMOS 트랜지스터들 및 수직 바이폴라(bipolar) 트랜지스터들을 포함한다. VDMOS 트랜지스터는 확산에 의하여 형성된 둘 또는 그 이상의 반도체 영역들을 가지는 모스펫(MOSFET)이다. 이는 소스 영역, 드레인 영역, 및 게이트를 가진다. 상기 소자는 수직이며, 상기 소스 영역과 상기 드레인 영역이 상기 반도체 다이의 대향하는 표면들에 위치한다. 상기 게이트는 트랜치 게이트 구조 또는 평면(planar) 게이트 구조일 수 있고, 상기 소스 영역과 동일한 표면에 형성된다. 평면 게이트 구조들에 비하여 트랜치 게이트 구조들이 좁고 적은 공간을 차지하므로, 트랜치 게이트 구조들이 바람직하다. 동작 중에, 전류는 상기 다이 표면들에 대하여 실질적으로 수직인 VDMOS 소자 내에서 상기 소스 영역으로부터 상기 드레인 영역으로 흐른다.
본 실시예에 있어서, 반도체 다이(16)는 수직 모스펫을 포함한다. 상기 수직 모스펫은 반도체 다이(16)의 제1 표면(16(a))에 소스 영역과 게이트 영역을 가지고, 반도체 다이(16)의 제2 표면(16(b))에 드레인 영역을 가진다. 상기 소스 영역은 소스 금속(예를 들어, 솔더 가능한 상측 금속, 또는 솔더 범프들(bumps))을 가질 수 있고, 클립 구조(14)에 (소스 클립 구조일 수 있음) 전기적으로 커플링될 수 있다. 상기 게이트 영역은 상응하는 게이트 클립 구조(미도시)에 전기적으로 커플링될 수 있고, 반면 제2 표면(16(b))의 상기 드레인 영역은 리드프레임(18)에 전기적으로 커플링될 수 있다.
리드프레임 구조(18)는 제1 표면(18(a))과 제2 표면(18(b))을 포함한다. 또한, 리드프레임 구조(18)는 식각 공정에 의하여 형성된 부분(18(c)), 패드 부분(18(e)), 및 리드 부분(18(d))을 포함한다. 패드 부분(18(e))은 리드프레임 구조(18)의 다이 부착 패드(die attach pad, DAP)를 형성할 수 있다.
도 1에 도시된 바와 같이, 리드 부분(18(d))은 몰딩 물질(20)을 넘어서 연장하지 않고, 몰딩 물질(20)의 하측 외측 표면(20(a))과 실질적으로 동일 평면이다. 반도체 다이 패키지(100)의 제1 측 표면(100(a))은 몰딩 물질(20)의 측 표면과 리드 부분(18(d))의 측 표면과 부합한다. 반도체 다이 패키지(100)의 하측 표면(100(d))은 리드프레임 구조(18)의 하측 표면 및 몰딩 물질(20)의 하측 외측 표면과 부합한다.
리드프레임 구조(18)의 하측은 몰딩 물질(20)을 통하여 노출된다. 리드프레임 구조(18)의 상기 노출된 하측 표면은 반도체 다이 패키지(100)를 위한 추가적인 드레인 연결 및 추가적인 냉각 경로를 제공한다.
리드프레임 구조(18)는 모든 적절한 물질을 포함할 수 있다. 예를 들어, 리드프레임 구조(34)는 구리, 구리 합금들, 또는 다른 모든 적절한 전도성 물질을 포함할 수 있다. 필요한 경우, 이것은 솔더 가능한 금속으로 도금될 수 있다.
클립 구조(14)는 모든 적절한 구성을 가질 수 있다. 본 실시예에 있어서, 클립 구조(14)는 주 부분(14(a)), 리드 부분(14(c)), 및 다운셋 부분(14(b))을 포 함한다. 다운셋 부분(14(b))은 주 부분(14(a))과 리드 부분(14(c)) 사이에 위치한다. 이것은 단차 구조 또는 지그재그(zigzag) 구조를 포함한다. 도 1에서는 하나의 "단차(step)"가 도시되어 있다고 하여도, 다른 실시예에서 있어서 클립 구조(14)는 다중 단차들을 포함할 수 있다.
클립 구조(14)는 모든 적절한 물질을 가질 수 있다. 예를 들어, 구리, 알루미늄, 귀금속들(noble metals), 및 이들의 합금들과 같은 전도성 물질들이 클립 구조(14)에 사용될 수 있다. 또한 필요한 경우, 클립 구조(14)는 솔더 가능한 층들로 도금될 수 있다.
클립 구조(14)의 단차 다운셋 부분(14(b))은 많은 이점을 제공한다. 예를 들어, 상기 단차 구조는 리드 부분(14(c))의 하측 표면과 리드프레임 구조(18)의 하측 표면 사이에 더 좋은 정렬 공차(tolerance)를 제공한다. 다운셋 부분(14(b))은 구부러지기 때문에, 단차없는 다운셋 부분에 비하여 더 "유연(flex)"할 수 있다. 이는 리드 부분(14(c))이 리드프레임 구조(18)의 하측 표면에 대하여 더 용이하게 정렬하는 것을 허용한다. 또한, 단차 다운셋 부분(14(b))은 종래의 클립 구조들에 비하여 더 깊은 다운셋을 가지는 클립 구조(14)를 허용한다.
클립 구조(14)에 있어서, 많은 수의 분리된 페데스탈들(14(a)-1)이 클립 구조(14)의 주 부분(14(a))의 수평 표면에 하측방향 및 수직방향으로 연장된다. 페데스탈(14(a)-1)은 도 2에 더 명확하게 도시되어 있다. 도시된 바와 같이, 페데스탈(14(a)-1)의 일단부는 반도체 다이(16)의 제1 표면(16(a))과 접촉할 수 있고, 솔더(24)는 상기 페데스탈을 둘러싼다. 페데스탈(14(a)-1)과 대향하는 클립 구 조(14)의 표면은 어느 정도 오목하다. 이러한 오목한(concave) 구조 및 이에 상응하는 페데스탈(14(a)-1)은 스탬핑과 같은 방법에 의하여 형성될 수 있다. 스탬핑 공정이 설명되었으나, 본 발명의 실시예들에 따른 상기 페데스탈들은 본 기술 분야의 당업자에게 공지된 다른 모든 적절한 방법에 의하여 형성될 수 있다. 예를 들어, 페데스탈들은 평면 클립 구조 상에 상기 클립 구조들의 식각에 의하여 형성될 수 있고, 이에 따라 적절한 돌출부들이 형성된다. 또는, 돌출부들은 도금에 의하거나 또는 클립 구조의 평평한 표면 상에 전도성 컬럼들(columns)을 위치시켜 형성할 수 있다.
클립 구조(14) 내의 페데스탈들(14(a)-1)은 많은 이점들을 제공한다. 예를 들어, 이들은 소스 클립 구조(14)의 주 부분(14(a))의 하측 표면과 반도체 다이(16)의 제1 표면(16(a)) 사이에 균일한 공간을 제공할 수 있다. 클립 구조(14)의 주 부분(14(a))과 상기 반도체 다이의 제1 표면(16(a)) 사이에 균일한 공간을 제공하기 때문에, 그들 사이에 균일한 양의 솔더가 언제나 존재한다. 과잉의 솔더는 클립 구조(14)와 반도체 다이(16) 사이로부터 밀려나올 수 있다. 더 균일한 솔더 증착을 제공하는 것 외에도, 페데스탈들(14(a)-1)은 클립 구조(14)를 위한 더 큰 부착 표면 면적을 제공하고, 이에 따라 소스 클립 구조(14)와 반도체 다이(16) 사이에 더 우수한 결합과 전기적 연결을 제공한다. 또한, 페데스탈들(14(a)-1)은 클립 구조(14)를 원하지 않는 "기울어짐(tilting)"으로부터 방지한다. 페데스탈들(14(a)-1)이 없는 경우에는, 상기 클립은 기울어질 수 있고, 이에 따라 반도체 다이(16)의 상측 표면에 솔더가 불균일하게 제공될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 다이 패키지의 사시도를 도시한다. 도면에서는, 상기 몰딩 물질은 도시되지 않는다. 도 3에 도시된 바와 같이, 상기 반도체 다이 패키지는 소스 클립 구조(14) 및 게이트 클립 구조(28)를 포함할 수 있다. 게이트 클립 구조(28) 및 소스 클립 구조(14)는 서로 전기적으로 커플링되지 않는다. 하기에 상세하게 설명하는 바와 같이, 소스 클립 구조(14)와 게이트 클립 구조(28)는 클립 어셈블리로부터 유도될 수 있다. 도 1에서와 같이 도 3에서 있어서, 반도체 다이(16)는 소스 클립 구조(14)와 리드프레임 구조(18) 사이에 개재된다. 또한, 도 3에 도시된 바와 같이, 반도체 다이(16)는 또한 게이트 클립 구조(28)와 리드프레임 구조(18) 사이에 개재된다. 또한, 소스 클립 구조(14)와 유사하게, 균일한 솔더 증착을 제공하기 위하여 게이트 클립 구조(28)는 하나 또는 그 이상의 페데스탈들(미도시)을 포함할 수 있다.
도 4는 패키지 어셈블리 내의 반도체 다이 패키지의 상면도를 도시한다. 부재번호 40으로 표시된 점선은 상기 어셈블리는 쏘우(saw) 등에 의하여 절단되는 위치를 나타낸다. 절단되기 전에, 게이트 클립 구조(18) 및 소스 클립 구조(14)는 브릿지 구조(52)에 의하여 연결된다. 브릿지 구조(52)는 게이트 클립 구조(18)의 리드들과 소스 클립 구조(14)를 전기적 및 기계적으로 연결한다. 또한, 절단되기 전에, 리드프레임 구조(18)는 정렬 레일 구조(70)를 포함하는 리드프레임 어셈블리의 일부이다. 정렬 레일 구조(70)는 두 개의 정렬 말단 구조들(70(a))을 포함한다. 본 실시예에 있어서, 정렬 말단 구조들(70(a))은 금속 정사각형의 형상을 가지는 반면, 본 발명에 다른 실시예들에서는 다른 형상을 가질 수도 있다. 클립 어 셈블리(102)가 반도체 다이(16)의 터미널들과 적절하게 정렬되도록, 정렬 말단 구조들(70(a))는 브릿지 구조(52)를 한정한다. 특히, 반도체 다이(16) 내의 모스펫의 소스 터미널들과 전기적으로 커플링되도록, 소스 클립 구조(14)와 소스 클립 구조 페데스탈들(14(a)-1)은 자동적으로 정렬된다. 동시에, 반도체 다이(16) 내의 모스펫의 게이트 터미널과 전기적으로 커플링되도록, 게이트 클립 구조(18) 및 게이트 페데스탈(18(a)-1)은 자동적으로 정렬된다. 이러한 정렬 공정은 하나의 단계로 수행되고, 이에 따라 공정 시간과 비용을 감소할 수 있다.
솔더를 이용하여 클립 어셈블리(102)와 리드프레임 구조(18)를 반도체 다이(16)에 부착하면, 패키지 내의 모든 솔더를 동시에 리플로우(reflow)하기 위한 리플로우 공정이 최종 어셈블리에 수행될 수 있다. 이어서, 몰딩 물질은 엔캡슐레이션 공정에서 상기 다이 주위에 형성될 수 있다. 이어서, 상기 어셈블리는 부재번호 40으로 표시된 점선을 따라 절단될 수 있다. 이러한 절단은 형성된 패키지로부터 브릿지 구조(52)를 분리하고, 게이트 리드 구조(18)와 소스 리드 구조(16)를 전기적으로 커플링되지 않게 한다. 상기 최종 패키지를 형성하기 위하여 단지 하나의 리플로우 공정이 필요하므로, 상기 패키지는 신속하고 효율적으로 형성될 수 있다. 또한, 단지 하나의 리플로우 공정의 수행은 상기 솔더 내에 금속간 화합물들이 형성될 기회를 감소시킨다. 금속간 화합물들은 반복되는 가열에 의하여 형성되기가 더욱 용이하다. 또한, 금속간 화합물들은 솔더를 취약하게 하고, 솔더 연결부의 결함을 증가시킨다.
도 5는 도 4의 어셈블리를 측방향에서 도시한다. 도 5에 도시된 바와 같이, 리드프레임 구조(18)와 리드 부분(14(c))은 서로 동일 평면이고, 임시 기판(34) 상에 위치한다. 임시 기판(34)은 모든 적절한 물질로 형성될 수 있다. 예를 들어, 임시 기판(34)은 테이프로 형성될 수 있다. 상기 패키지가 형성된 후에, 임시 기판(34)은 제거될 수 있다.
도 6은 본 발명의 일 실시예에 따른 리드프레임 구조의 저면도를 도시한다. 상기 리드프레임 어셈블리는 많은 수의 드레인 리드들(18(a)) 및 식각 부분(18(c))을 가지는 리드프레임 구조(18)를 포함한다. 식각 부분(18(c))은 상기 반도체 다이 패키지를 위한 드레인 패드(18(b))를 형성할 수 있고, 최종적으로 회로 보드(미도시)에 솔더링될 수 있다. 연결 레일들(20)은 리드프레임 구조(18)를 프레임(74)에 연결할 수 있다. 프레임(74)은 상술한 레일 구조(70) 및 정렬 말단 구조들(70(a))를 포함할 수 있고, 홀(60)을 한정할 수 있다. 상기 소스 클립 구조(미도시)의 리드들은 패키지 어셈블리 동안 홀(60) 내에 위치할 수 있다.
도 7는 절단되기 전의 클립 어셈블리(102)를 도시한다. 도 7에 도시된 바와 같이, 브릿지 구조(52)는 소스 클립 구조(14)의 리드들과 게이트 클립 구조(18)의 리드들을 커플링한다. 상술한 바와 같이, 브릿지 구조(52)는 게이트 클립 구조(18)와 소스 클립 구조(14)로부터 분리되고, 그들은 상기 형성된 반도체 다이 패키지 내에서 서로 전기적으로 커플링되지 않는다. 도 7에 도시된 다른 요소들은 상술한 바와 같다.
도 8은 본 발명의 일 실시예에 따른 클립 구조(14)의 측단면도를 도시한다. 도 8에 도시된 바와 같이, 페데스탈(14(a)-1)은 메사(mesa) 구조와 유사하다. 그 러나, 다른 실시예에 있어서, 상기 페데스탈들은 원뿔형. 원통형, 또는 다른 모든 돌출된 형상일 수 있다. 또한, 주 부분(14(a))의 하측 표면과 리드 부분(14(c))의 하측 표면 사이의 다운셋 높이는 높이 "D"로 설계될 수 있다. 바람직한 실시예들에 있어서, 상기 다운셋 높이는 리드프레임 구조(18)의 두께 또는 클립 구조(14)의 두께의 약 두 배(또는 그 이상)일 수 있다. 일부 실시예들에 있어서, 리드프레임 구조(18) 및/또는 클립 구조(14)의 두께는 약 100 μm 이상일 수 있다.
도 9에 도시된 바와 같이, 페데스탈(14(a)-1)의 높이는 약 50 μm 일 수 있으며, 반면 상기 페데스탈의 폭은 약 150 μm 일 수 있다. 물론, 본 발명의 다른 실시예들에 있어서, 다른 페데스탈의 치수들은 다를 수 있다.
도 10은 모스펫 다이(82) 및 쇼트키(Schottky) 다이오드 다이(84)를 포함하는 반도체 다이 패키지(202)를 도시한다. 클립 어셈블리(102)는 모스펫 다이(82) 내의 소스 및 게이트 연결부들에 대한 터미널 연결부들 및 쇼트키 다이오드 다이(84)에 대한 입력부 및/또는 출력부을 포함할 수 있다. 상술한 실시예들에 있어서, 클립 어셈블리(102)는 브릿지 구조(52)를 포함할 수 있고, 정렬 구조들(70(a)) 사이에 정렬된다.
도 11은 두 개의 모스펫 다이(82)를 포함하는 반도체 다이 패키지(204)를 도시한다. 클립 어셈블리(102)는 모스펫 다이(82) 내의 소스 및 게이트 연결부들에 대한 터미널 연결부들을 포함할 수 있다. 상술한 실시예들에 있어서, 클립 어셈블리(102)는 브릿지 구조(52)를 포함할 수 있고, 정렬 구조들(70(a)) 사이에 정렬된다.
도 12는 본 발명의 다른 실시예에 따른 반도체 다이 패키지를 도시한다. 본 실시예는 상기 패키지의 상측 부분에서 몰딩 물질(20)이 클립 구조(14)의 상부 표면을 노출하는 것을 제외하고 도 1에 도시된 실시예와 유사하다. 필요한 경우에는, 히트 싱크(미도시)가 클립 구조(14)의 상측 표면(14(f))에 부착될 수 있다. 노출된 클립 구조 표면(14(f))은 몰딩 물질(20)의 외측 표면(20(b))과 실질적으로 동일 평면이다. 노출된 클립 표면(14(f))은 더 우수한 방열을 허용하고, 또한 이에 따라 더 얇은 반도체 다이 패키지를 허용한다. 노출된 클립 표면(14(f))은 테이프 또는 몰딩 다이 또는 본 기술분야의 당업자에게 공지된 모든 적절한 방법을 이용하여 상기 표면을 덮어 형성될 수 있고, 이어서 반도체 다이(16)의 주위를 몰딩 물질(20)로 몰딩한다. 도 12의 다른 형상들은 상술한 바와 같다.
도 13a 내지 도 13d는 본 발명의 실시예들에 따른 반도체 다이 패키지들이 어셈블링 방법을 도시한다.
도 13a는 리드프레임 구조들(34) 상에 반도체 다이들(16)이 실장된 것을 도시한다. 리드프레임 구조(34)는 리드프레임 구조들의 배열 또는 "무리(gang)" 내에 위치한다. 상기 무리는 레일들 등에 의하여 함께 연결된 리드프레임 구조들의 2차원적 또는 1차원적 배열이다. 상술한 바와 같이, 반도체 다이들(16)를 리드프레임 구조들(18)에 부착하기 위하여, 솔더(예를 들어, 무연 솔더)가 사용될 수 있다. 본 공정에서, 리드프레임 구조들(18)은 테이프와 같은 임시 기판(34) 상에 위치한다. 몰딩 물질에 의하여 덮이지 않도록, 리드프레임 구조(18) 하측 표면을 덮도록 수행된다. 여기에서, 리드프레임 구조들(18)을 반도체 다이들(16)에 부착하 기 위하여 사용되는 상기 솔더는 아직 리플로우되지 않는다.
도 13b는 반도체 다이들(16) 상에 위치한 클립 구조들(14)을 도시한다. 클립 구조들(14)의 다운셋 부분들은 단차를 갖는 것으로 도시되지 않는다. 그러나, 다른 실시예들에 있어서, 단차 다운셋 부분들을 가지는 클립 구조들(14)이 사용될 수 있음을 이해할 수 있다. 다른 실시예들에 있어서, 클립 구조들(14)은 클립 구조들(14)의 주 부분들을 반도체 다이들(16)의 상측 표면들로부터 이격시키는 페데스탈들(14(a)-1)을 가질 수 있다.
일부 실시예들에 있어서, 솔더는 반도체 다이들(16)의 상측 표면들 상에 증착될 수 있고, 또한 클립 구조들(14)은 그 상에 실장될 수 있다. 다른 대안으로 또는 추가적으로, 솔더는 클립 구조들(14) 상에 증착될 수 있고, 솔더 코팅된 클립 구조들은 반도체 다이들(16)의 상측 표면들에 부착될 수 있다.
상술한 바와 같이, 리드프레임 구조들(18)에 반도체 다이들(16)를 부착하기 위하여 사용하는 상기 솔더 물질은 반도체 다이들(16)에 클립 구조들(14)을 부착하기 위하여 사용하는 솔더 물질과 동일하거나 또는 다를 수 있다. 반도체 다이들(16)에 클립 구조들(14)을 부착한 후에, 이러한 구성요소들을 함께 부착하기 위하여 사용한 상기 솔더 물질들은 동시에 리플로우된다. 적절한 리플로우 공정 조건들은 본 기술분야의 당업자에게는 공지되어 있다.
도 13c는 몰딩 공정이 수행된 후의 어셈블리를 도시한다. 상기 몰딩 공정을 수행하기 위하여, 상업적으로 얻을 수 있는 몰딩 도구들이 사용될 수 있다. 에폭시 몰딩 물질들과 같은 몰딩 물질들이 사용될 수 있다.
도 13d는 싱귤레이션(singulation) 공정을 도시한다. 상기 싱귤레이션 공정에 있어서, 서로 연결된 반도체 다이 패키지들(100)는 서로 분리된다. 이러한 목적을 위하여 모든 적절한 절단 도구가 사용될 수 있다. 상기 반도체 다이 패키지들을 서로 분리하기 위하여, 예를 들어, 물 제트(water jet), 레이저(laser), 쏘우(saw), 등이 사용될 수 있다.
상기 설명들은 예시적이며 제한적인 것은 아니다. 본 발명의 많은 변형들이 본 개시의 검토에 의거하여 본 기술 분야의 당업자에게 자명할 것이다. 따라서, 본 발명의 범위는 상기 설명의 참조에 의하여 결정되는 것이 아니라, 그 대신에 전체 범위 또는 이와 동일성에 따라 계류중인 청구항의 참조에 의하여 결정되어야 한다. 또한, 하나 또는 그 이상의 실시예들의 하나 또는 그 이상의 형상들이 본 발명의 범위를 벗어나지 않고 다른 모든 실시예들의 하나 또는 그 이상의 형상들과 결합할 수 있다. 예를 들어, 도 10 및 도 11의 실시예들의 형상들은 본 발명의 범위를 벗어나지 않고 다른 모든 도면의 모든 실시예들의 형상들과 결합할 수 있다.
"상측(top)", "하측(bottom)", "상부(upper)", "하부(lower)", 등과 같은 위치들의 모든 참조는 도면들을 지칭하고 편의를 위하여 사용된다. 이들은 절대적인 위치를 지칭하기 위한 의미는 아니다. 예를 들어, 도 1이 반도체 다이 패키지의 "하측(bottom)" 표면을 도시한다고 하여도, 상기 반도체 다이 패키지는 비스듬히(sideways), 뒤집혀(upside-down), 또는 겉을 위로하여(right side up) 실장될 수 있고, 이는 청구항들의 범위의 포함된다.
상반되는 의미로 특정하게 지칭되지 않는 한, 단수형은 하나 또는 그 이상을 의미한다.
본 명세서에 상술한 모든 특허들, 특허출원들, 공보들, 및 설명들은 모든 목적을 위하여 전체적으로 참조로서 결합된다. 종래기술로서 이들은 인정하는 것은 아니다.
본 발명의 실시예들은 많은 이점들을 제공한다. 예를 들어, 본 발명의 실시예들은, 다른 종류의 종래의 패키지들과 동일한 풋프린트 및 핀 할당을 가질 수 있고, 우수한 전기적 및 열적 성능을 보인다. 또한, 본 발명의 실시예들에 따른 방법들은, 반도체 다이의 상측 상에 클립 구조들 상기 반도체 다이의 하측의 리드프레임 구조와 정렬하기 위하여, 정렬 구조들을 사용할 수 있다. 이는 공정을 보다 효율적으로 하고, 본 발명의 실시예들에서는 플립칩 부착 공정이 수행될 필요가 없다. 또한, 본 발명의 실시예들은 강건하다(robust). 일부 실시예들에 있어서, 상기 반도체 다이들은 환경에 노출되지 않는다.
또한, 본 발명의 실시예들에 있어서, 상기 반도체 다이의 하측 표면에 상기 리드프레임 구조를 부착하고, 또한 상기 반도체 다이의 상측 표면에 하나 또는 그 이상의 클립 구조들을 부착하기 위하여, 동일한 종류의 솔더 페이스트 또는 전도성 접착제가 사용될 수 있다. 일 회의 솔더-페이스트 리플로우 공정이 다이 부착과 클립 부착을 위하여 수행될 수 있다. 본 실시예에서는 단지 일 회의 리플로우 공정이 필요하므로, 솔더 접합부들에서 과도한 양의 금속간 화합물들의 형성이 최소화되거나 또는 방지된다. 또한, 본 실시예에서는 단지 일 회의 리플로우 공정이 필요하므로, 다른 융점을 가지는 두 종류의 무연 솔더가 필요하지 않다.
종래의 공정에 있어서, 솔더를 이용하여 다이를 리드프레임 구조에 부착하고, 상기 솔더는 리플로우된다. 이어서, 클립 구조가 반도체 다이에 부착되고, 또한 리플로우 된다. 상기 다이와 상기 리드프레임 구조 사이의 솔더는 두 번의 가열 공정을 거치게 된다. 가열의 증가는 금속간 화합물들이 형성되는 기회를 증가시킨다.
Claims (26)
- 서로 이격된 적어도 제1 및 제2 수평면들을 포함하는 주 부분(major portion);다이로부터 상기 수평면들의 일관된 이격(spacing)을 위하여 상기 주 부분의 하나의 수평면으로부터 연장된 복수의 페데스탈들(pedestals) 및 상기 주 부분의 다른 하나의 수평면으로부터 연장된 적어도 하나의 페데스탈;다운셋(downset) 부분; 및리드(lead) 부분;을 포함하고,상기 다운셋 부분은 상기 리드 부분과 상기 주 부분 사이에 위치하는 반도체 패키지를 위한 클립 어셈블리 구조(clip assembly structure).
- 제 1 항에 있어서,상기 클립 어셈블리 구조의 상기 제1 수평면은 소스(source) 클립 구조이고, 상기 클립 어셈블리 구조의 상기 제2 수평면은 게이트(gate) 클립 구조인 것을 특징으로 하는 클립 어셈블리 구조.
- 제 1 항에 있어서,상기 다운셋 부분은 단차 구성(stepped configuration)을 포함하는 것을 특징으로 하는 클립 어셈블리 구조.
- 청구항 제 1 항에 따른 상기 클립 어셈블리 구조;상기 클립 어셈블리 구조에 커플링된 반도체 다이; 및상기 클립 어셈블리 구조와 상기 반도체 다이를 적어도 부분적으로 덮는 몰딩 물질;을 포함하는 반도체 다이 패키지.
- 제 4 항에 있어서,리드프레임 구조를 더 포함하고,상기 반도체 다이는 상기 리드프레임 구조 상에 위치하며,상기 리드프레임 구조 및 상기 클립 어셈블리 구조의 상기 리드 부분은 동일 평면 내에 위치하는 것을 특징으로 하는 반도체 다이 패키지.
- 제 4 항에 있어서,상기 반도체 다이는 수직 전력 모스펫(vertical power MOSFET)을 포함하는 것을 특징으로 하는 반도체 다이 패키지.
- 제 1 항에 있어서,상기 다운셋 부분은 지그재그 구성(zigzag configuration)을 포함하는 것을 특징으로 하는 클립 어셈블리 구조.
- 제 1 항에 있어서,상기 복수의 페데스탈들은 상기 주 부분의 상기 수평면들로부터 아래 방향으로 수직하게 연장하는 것을 특징으로 하는 클립 어셈블리 구조.
- 제 1 항에 있어서,상기 복수의 페데스탈들에 대향하는 상기 주 부분의 표면들은 오목한 것을 특징으로 하는 클립 어셈블리 구조.
- 제 4 항에 있어서,상기 반도체 다이 및 상기 주 부분 사이에 배치된 솔더를 더 포함하는 반도체 다이 패키지.
- 제 10 항에 있어서,상기 솔더는 상기 복수의 페데스탈들을 둘러싸는 것을 특징으로 하는 반도체 다이 패키지.
- 제 10 항에 있어서,상기 복수의 페데스탈들 중 적어도 하나는 상기 반도체 다이의 상면을 접촉하고, 상기 솔더는 상기 복수의 페데스탈들 중 적어도 하나를 둘러싸는 것을 특징으로 하는 반도체 다이 패키지.
- 서로 이격된 적어도 제1 및 제2 수평면들을 포함하는 주 부분, 상기 주 부분의 상기 제1 수평면으로부터 연장된 복수의 페데스탈들 및 상기 주 부분의 상기 제2 수평면으로부터 연장된 적어도 하나의 페데스탈, 다운셋 부분, 및 리드 부분을 포함하고, 상기 다운셋 부분은 상기 리드 부분과 상기 주 부분 사이에 위치하고 단차 구성을 가지는, 클립 어셈블리 구조;리드프레임 구조; 및반도체 다이;를 포함하고,상기 반도체 다이는 상기 리드프레임 구조과 상기 클립 어셈블리 구조 사이에 위치하는 반도체 다이 패키지.
- 제 13 항에 있어서,상기 클립 어셈블리 구조, 상기 리드프레임 구조, 및 상기 반도체 다이의 적어도 일부를 덮는 몰딩 물질을 더 포함하며,상기 반도체 다이는 상기 리드프레임 구조 상에 위치하고,상기 페데스탈들은 상기 다이로부터 상기 수평면들을 일관되게 이격시키며,상기 리드프레임 구조 및 상기 클립 어셈블리 구조의 상기 리드 부분은 동일 평면 내에 위치하는 것을 특징으로 하는 반도체 다이 패키지.
- 제 13 항에 있어서,상기 반도체 다이 패키지는 마이크로-리드프레임 패키지(micro-leadframe package, MLP)이고,전력 모스펫을 포함하는 것을 특징으로 하는 반도체 다이 패키지.
- 서로 이격된 제1 및 제2 수평 부분들을 포함하는 주 부분, 상기 주 부분의 상기 제1 수평 부분으로부터 연장된 복수의 페데스탈들 및 상기 주 부분의 상기 제2 수평 부분으로부터 연장된 적어도 하나의 페데스탈, 다운셋 부분, 및 리드 부분을 포함하고, 상기 다운셋 부분은 상기 리드 부분과 상기 주 부분 사이에 위치하고 단차 구성을 가지는, 클립 어셈블리 구조를 구하는 단계;반도체 다이를 구하는 단계; 및상기 복수의 페데스탈들이 상기 반도체 다이와 대면하도록, 상기 클립 구조를 상기 반도체 다이에 부착하는 단계;를 포함하며,상기 페데스탈들은 상기 다이로부터 상기 수평 부분들을 일관되게 이격시키는 것을 특징으로 하는 반도체 다이 패키지 형성방법.
- 제 16 항에 있어서,상기 반도체 다이를 리드프레임 구조에 부착하는 단계; 및상기 반도체 다이 주위를 몰딩 물질로 몰딩하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 다이 패키지 형성방법.
- 제16항에 있어서,상기 복수의 페데스탈들에 대향하는 상기 주 부분의 표면들은 오목하고, 상기 오목한 표면들 및 상기 복수의 페데스탈들은 스탬핑(stamping)에 의해 형성되는 것을 특징으로 하는 반도체 다이 패키지 형성방법.
- 제 16 항에 있어서,상기 클립 어셈블리 구조를 상기 반도체 다이에 부착하는 단계는, 상기 복수의 페데스탈들 중 적어도 하나가 상기 반도체 다이의 상면에 접촉하고, 솔더가 상기 복수의 페데스탈들 중 적어도 하나를 둘러싸도록 상기 반도체 다이의 상기 상면 및 상기 주 부분 사이에 상기 솔더를 배치하는 단계를 포함하는 것을 특징으로 하는 반도체 다이 패키지 형성방법.
- 클립 어셈블리를 구하는 단계;적어도 하나의 정렬 구조와 연관된 리드프레임 구조를 구하는 단계;반도체 다이의 제2 표면을 상기 리드프레임 구조에 부착하는 단계; 및상기 반도체 다이의 제1 표면을 상기 클립 어셈블리에 부착하는 단계를 포함하고,상기 클립 어셈블리는 클립 구조를 포함하며, 상기 클립 구조는 서로 이격된 제1 및 제2 수평면들을 포함하는 주 부분, 상기 주 부분의 상기 제1 수평면으로부터 연장된 복수의 페데스탈들 및 상기 주 부분의 상기 제2 수평면으로부터 연장된 적어도 하나의 페데스탈, 다운셋 부분, 및 리드 부분을 포함하고, 상기 다운셋 부분은 상기 리드 부분과 상기 주 부분 사이에 위치하며, 상기 리드프레임 구조와 상기 클립 구조의 상기 리드 부분은 동일 평면 내에 위치하고,반도체 다이 패키지가 어셈블링되는 동안, 상기 정렬 구조는 상기 클립 어셈블리를 상기 리드프레임 구조에 대하여 정렬하며,상기 페데스탈들은 상기 다이로부터 상기 수평면들을 일관되게 이격시키는 것을 특징으로 하는 반도체 다이 패키지 제조방법.
- 제 20 항에 있어서,상기 클립 어셈블리 및 상기 리드프레임 구조는 리드프레임 구조들 및 클립 어셈블리들의 무리(gang) 내에 위치하는 것을 특징으로 하는 반도체 다이 패키지 제조방법.
- 제 20 항에 있어서,상기 리드프레임 구조는 두 개의 정렬 구조들을 포함하고,상기 클립 어셈블리의 레일(rail)은 상기 두 개의 정렬 구조들 사이에 위치하는 것을 특징으로 하는 반도체 다이 패키지 제조방법.
- 제 20 항에 있어서,상기 클립 어셈블리 및 상기 리드프레임 구조는 구리를 포함하는 것을 특징으로 하는 반도체 다이 패키지 제조방법.
- 제 20 항에 있어서,상기 반도체 다이는 수직 전력 모스펫을 포함하는 것을 특징으로 하는 반도체 다이 패키지 제조방법.
- 제 20 항에 있어서,상기 반도체 다이의 제2 표면을 상기 리드프레임 구조에 부착하는 단계는, 제1 솔더 물질을 사용하는 단계를 포함하고,상기 클립 어셈블리를 상기 반도체 다이의 제1 표면에 부착하는 단계는, 제2 솔더 물질을 사용하는 단계를 포함하고,상기 방법은 상기 제1 및 제2 솔더 물질들을 단일 리플로우 공정 중에서 리플로우하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 패키지 제조방법.
- 제 20 항에 있어서,상기 리드프레임 구조로부터 상기 정렬 구조를 분리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 패키지 제조방법.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/282,967 | 2005-11-18 | ||
US11/282,967 US7285849B2 (en) | 2005-11-18 | 2005-11-18 | Semiconductor die package using leadframe and clip and method of manufacturing |
PCT/US2006/041543 WO2007061558A2 (en) | 2005-11-18 | 2006-10-24 | Semiconductor die package using leadframe and clip and method of manufacturing |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20080070068A KR20080070068A (ko) | 2008-07-29 |
KR101410514B1 true KR101410514B1 (ko) | 2014-07-02 |
Family
ID=38052513
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020087014584A KR101410514B1 (ko) | 2005-11-18 | 2006-10-24 | 리드프레임과 클립을 이용하는 반도체 다이 패키지 및 그제조방법 |
Country Status (7)
Country | Link |
---|---|
US (2) | US7285849B2 (ko) |
JP (2) | JP2009516389A (ko) |
KR (1) | KR101410514B1 (ko) |
CN (1) | CN101495014B (ko) |
DE (1) | DE112006003036T5 (ko) |
TW (1) | TWI447876B (ko) |
WO (1) | WO2007061558A2 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20210008243A (ko) * | 2019-07-12 | 2021-01-21 | 알파 앤드 오메가 세미컨덕터 (케이맨) 리미티드 | 고출력 밀도 충전 응용을 위한 초고속 과도 응답(str) ac/dc 컨버터 |
Families Citing this family (131)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006324320A (ja) * | 2005-05-17 | 2006-11-30 | Renesas Technology Corp | 半導体装置 |
US7622796B2 (en) * | 2005-09-13 | 2009-11-24 | Alpha And Omega Semiconductor Limited | Semiconductor package having a bridged plate interconnection |
US7683464B2 (en) * | 2005-09-13 | 2010-03-23 | Alpha And Omega Semiconductor Incorporated | Semiconductor package having dimpled plate interconnections |
US7777315B2 (en) * | 2006-05-19 | 2010-08-17 | Fairchild Semiconductor Corporation | Dual side cooling integrated power device module and methods of manufacture |
US7663211B2 (en) * | 2006-05-19 | 2010-02-16 | Fairchild Semiconductor Corporation | Dual side cooling integrated power device package and module with a clip attached to a leadframe in the package and the module and methods of manufacture |
US8198134B2 (en) | 2006-05-19 | 2012-06-12 | Fairchild Semiconductor Corporation | Dual side cooling integrated power device module and methods of manufacture |
US7961470B2 (en) * | 2006-07-19 | 2011-06-14 | Infineon Technologies Ag | Power amplifier |
US20080036078A1 (en) * | 2006-08-14 | 2008-02-14 | Ciclon Semiconductor Device Corp. | Wirebond-less semiconductor package |
US7768105B2 (en) * | 2007-01-24 | 2010-08-03 | Fairchild Semiconductor Corporation | Pre-molded clip structure |
US8106501B2 (en) * | 2008-12-12 | 2012-01-31 | Fairchild Semiconductor Corporation | Semiconductor die package including low stress configuration |
KR101391925B1 (ko) * | 2007-02-28 | 2014-05-07 | 페어차일드코리아반도체 주식회사 | 반도체 패키지 및 이를 제조하기 위한 반도체 패키지 금형 |
KR101489325B1 (ko) * | 2007-03-12 | 2015-02-06 | 페어차일드코리아반도체 주식회사 | 플립-칩 방식의 적층형 파워 모듈 및 그 파워 모듈의제조방법 |
DE102007030129A1 (de) * | 2007-06-29 | 2009-01-02 | Osram Opto Semiconductors Gmbh | Verfahren zur Herstellung einer Mehrzahl optoelektronischer Bauelemente und optoelektronisches Bauelement |
JP5090088B2 (ja) * | 2007-07-05 | 2012-12-05 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
GB2452594B (en) * | 2007-08-20 | 2012-04-25 | Champion Aerospace Inc | Switching assembly for an aircraft ignition system |
US7737548B2 (en) | 2007-08-29 | 2010-06-15 | Fairchild Semiconductor Corporation | Semiconductor die package including heat sinks |
US20090057855A1 (en) * | 2007-08-30 | 2009-03-05 | Maria Clemens Quinones | Semiconductor die package including stand off structures |
RU2486336C2 (ru) * | 2007-11-01 | 2013-06-27 | Лоджинд Б.В. | Способы имитации разрыва пласта-коллектора и его оценки и считываемый компьютером носитель |
US7589338B2 (en) * | 2007-11-30 | 2009-09-15 | Fairchild Semiconductor Corporation | Semiconductor die packages suitable for optoelectronic applications having clip attach structures for angled mounting of dice |
US20090140266A1 (en) * | 2007-11-30 | 2009-06-04 | Yong Liu | Package including oriented devices |
KR20090062612A (ko) * | 2007-12-13 | 2009-06-17 | 페어차일드코리아반도체 주식회사 | 멀티 칩 패키지 |
US7781872B2 (en) * | 2007-12-19 | 2010-08-24 | Fairchild Semiconductor Corporation | Package with multiple dies |
US7800219B2 (en) * | 2008-01-02 | 2010-09-21 | Fairchild Semiconductor Corporation | High-power semiconductor die packages with integrated heat-sink capability and methods of manufacturing the same |
US8106406B2 (en) | 2008-01-09 | 2012-01-31 | Fairchild Semiconductor Corporation | Die package including substrate with molded device |
US7626249B2 (en) * | 2008-01-10 | 2009-12-01 | Fairchild Semiconductor Corporation | Flex clip connector for semiconductor device |
KR101463074B1 (ko) * | 2008-01-10 | 2014-11-21 | 페어차일드코리아반도체 주식회사 | 리드리스 패키지 |
US20090179315A1 (en) * | 2008-01-14 | 2009-07-16 | Armand Vincent Jereza | Semiconductor Die Packages Having Solder-free Connections, Systems Using the Same, and Methods of Making the Same |
US20090194857A1 (en) * | 2008-02-01 | 2009-08-06 | Yong Liu | Thin Compact Semiconductor Die Packages Suitable for Smart-Power Modules, Methods of Making the Same, and Systems Using the Same |
US20090194856A1 (en) * | 2008-02-06 | 2009-08-06 | Gomez Jocel P | Molded package assembly |
KR101524545B1 (ko) * | 2008-02-28 | 2015-06-01 | 페어차일드코리아반도체 주식회사 | 전력 소자 패키지 및 그 제조 방법 |
US7972906B2 (en) * | 2008-03-07 | 2011-07-05 | Fairchild Semiconductor Corporation | Semiconductor die package including exposed connections |
US8018054B2 (en) * | 2008-03-12 | 2011-09-13 | Fairchild Semiconductor Corporation | Semiconductor die package including multiple semiconductor dice |
US7915721B2 (en) | 2008-03-12 | 2011-03-29 | Fairchild Semiconductor Corporation | Semiconductor die package including IC driver and bridge |
US7768108B2 (en) * | 2008-03-12 | 2010-08-03 | Fairchild Semiconductor Corporation | Semiconductor die package including embedded flip chip |
US8138585B2 (en) | 2008-05-28 | 2012-03-20 | Fairchild Semiconductor Corporation | Four mosfet full bridge module |
KR101519062B1 (ko) * | 2008-03-31 | 2015-05-11 | 페어차일드코리아반도체 주식회사 | 반도체 소자 패키지 |
US20090278241A1 (en) * | 2008-05-08 | 2009-11-12 | Yong Liu | Semiconductor die package including die stacked on premolded substrate including die |
US20090283137A1 (en) * | 2008-05-15 | 2009-11-19 | Steven Thomas Croft | Solar-cell module with in-laminate diodes and external-connection mechanisms mounted to respective edge regions |
US8680658B2 (en) * | 2008-05-30 | 2014-03-25 | Alpha And Omega Semiconductor Incorporated | Conductive clip for semiconductor device package |
US8227908B2 (en) * | 2008-07-07 | 2012-07-24 | Infineon Technologies Ag | Electronic device having contact elements with a specified cross section and manufacturing thereof |
US8373257B2 (en) * | 2008-09-25 | 2013-02-12 | Alpha & Omega Semiconductor Incorporated | Top exposed clip with window array |
US8138587B2 (en) * | 2008-09-30 | 2012-03-20 | Infineon Technologies Ag | Device including two mounting surfaces |
EP2340553A1 (en) * | 2008-10-20 | 2011-07-06 | Nxp B.V. | Method for manufacturing a microelectronic package comprising at least one microelectronic device |
US9059351B2 (en) | 2008-11-04 | 2015-06-16 | Apollo Precision (Fujian) Limited | Integrated diode assemblies for photovoltaic modules |
US8274164B2 (en) * | 2008-11-06 | 2012-09-25 | Microsemi Corporation | Less expensive high power plastic surface mount package |
US8188587B2 (en) * | 2008-11-06 | 2012-05-29 | Fairchild Semiconductor Corporation | Semiconductor die package including lead with end portion |
US8193618B2 (en) | 2008-12-12 | 2012-06-05 | Fairchild Semiconductor Corporation | Semiconductor die package with clip interconnection |
US7816784B2 (en) * | 2008-12-17 | 2010-10-19 | Fairchild Semiconductor Corporation | Power quad flat no-lead semiconductor die packages with isolated heat sink for high-voltage, high-power applications, systems using the same, and methods of making the same |
US8049312B2 (en) * | 2009-01-12 | 2011-11-01 | Texas Instruments Incorporated | Semiconductor device package and method of assembly thereof |
DE202009000615U1 (de) * | 2009-01-15 | 2010-05-27 | Danfoss Silicon Power Gmbh | Formmassenvergossenes Leistungshalbleiterelement |
US7973393B2 (en) | 2009-02-04 | 2011-07-05 | Fairchild Semiconductor Corporation | Stacked micro optocouplers and methods of making the same |
US8222718B2 (en) * | 2009-02-05 | 2012-07-17 | Fairchild Semiconductor Corporation | Semiconductor die package and method for making the same |
US8203200B2 (en) * | 2009-11-25 | 2012-06-19 | Miasole | Diode leadframe for solar module assembly |
US8486757B2 (en) | 2009-11-25 | 2013-07-16 | Infineon Technologies Ag | Semiconductor device and method of packaging a semiconductor device with a clip |
JP2011151109A (ja) * | 2010-01-20 | 2011-08-04 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
JP5473733B2 (ja) * | 2010-04-02 | 2014-04-16 | 株式会社日立製作所 | パワー半導体モジュール |
TWI453831B (zh) | 2010-09-09 | 2014-09-21 | 台灣捷康綜合有限公司 | 半導體封裝結構及其製造方法 |
JP2012099648A (ja) * | 2010-11-02 | 2012-05-24 | Fujitsu Semiconductor Ltd | 半導体装置とその製造方法 |
JP5903637B2 (ja) * | 2010-12-10 | 2016-04-13 | パナソニックIpマネジメント株式会社 | 導電路の製造方法及び半導体装置の製造方法 |
KR101249745B1 (ko) * | 2011-05-16 | 2013-04-03 | 제엠제코(주) | 반도체 패키지용 클립, 이를 이용한 반도체 패키지 및 그 제조방법 |
US8421204B2 (en) | 2011-05-18 | 2013-04-16 | Fairchild Semiconductor Corporation | Embedded semiconductor power modules and packages |
US8531016B2 (en) * | 2011-05-19 | 2013-09-10 | International Rectifier Corporation | Thermally enhanced semiconductor package with exposed parallel conductive clip |
US8987879B2 (en) * | 2011-07-06 | 2015-03-24 | Infineon Technologies Ag | Semiconductor device including a contact clip having protrusions and manufacturing thereof |
US20160277017A1 (en) * | 2011-09-13 | 2016-09-22 | Fsp Technology Inc. | Snubber circuit |
CN103035631B (zh) * | 2011-09-28 | 2015-07-29 | 万国半导体(开曼)股份有限公司 | 联合封装高端和低端芯片的半导体器件及其制造方法 |
US8951847B2 (en) * | 2012-01-18 | 2015-02-10 | Intersil Americas LLC | Package leadframe for dual side assembly |
US9018744B2 (en) | 2012-09-25 | 2015-04-28 | Infineon Technologies Ag | Semiconductor device having a clip contact |
JP6161251B2 (ja) | 2012-10-17 | 2017-07-12 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
US8884414B2 (en) * | 2013-01-09 | 2014-11-11 | Texas Instruments Incorporated | Integrated circuit module with dual leadframe |
US9054040B2 (en) | 2013-02-27 | 2015-06-09 | Infineon Technologies Austria Ag | Multi-die package with separate inter-die interconnects |
US9966330B2 (en) | 2013-03-14 | 2018-05-08 | Vishay-Siliconix | Stack die package |
US9589929B2 (en) | 2013-03-14 | 2017-03-07 | Vishay-Siliconix | Method for fabricating stack die package |
US9041170B2 (en) | 2013-04-02 | 2015-05-26 | Infineon Technologies Austria Ag | Multi-level semiconductor package |
US9054091B2 (en) * | 2013-06-10 | 2015-06-09 | Alpha & Omega Semiconductor, Inc. | Hybrid packaged lead frame based multi-chip semiconductor device with multiple semiconductor chips and multiple interconnecting structures |
JP6147588B2 (ja) * | 2013-07-01 | 2017-06-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
KR20150035253A (ko) * | 2013-09-27 | 2015-04-06 | 삼성전기주식회사 | 전력 반도체 패키지 |
US9620475B2 (en) | 2013-12-09 | 2017-04-11 | Infineon Technologies Americas Corp | Array based fabrication of power semiconductor package with integrated heat spreader |
US9570379B2 (en) | 2013-12-09 | 2017-02-14 | Infineon Technologies Americas Corp. | Power semiconductor package with integrated heat spreader and partially etched conductive carrier |
US9653386B2 (en) | 2014-10-16 | 2017-05-16 | Infineon Technologies Americas Corp. | Compact multi-die power semiconductor package |
US9704787B2 (en) * | 2014-10-16 | 2017-07-11 | Infineon Technologies Americas Corp. | Compact single-die power semiconductor package |
JP2015144217A (ja) * | 2014-01-31 | 2015-08-06 | 株式会社東芝 | コネクタフレーム及び半導体装置 |
KR101561920B1 (ko) * | 2014-02-19 | 2015-10-20 | 제엠제코(주) | 반도체 패키지 |
KR101569769B1 (ko) * | 2014-02-19 | 2015-11-17 | 제엠제코(주) | 반도체 패키지 및 이를 위한 클립 구조체, 이의 제조 방법 |
EP2930747A1 (en) * | 2014-04-07 | 2015-10-14 | Nxp B.V. | Lead for connection to a semiconductor device |
KR101673680B1 (ko) * | 2014-10-16 | 2016-11-07 | 현대자동차주식회사 | 전력 반도체 모듈 및 이의 제조 방법 |
US9324640B1 (en) | 2014-11-04 | 2016-04-26 | Texas Instruments Incorporated | Triple stack semiconductor package |
KR101631232B1 (ko) * | 2014-12-15 | 2016-06-27 | 제엠제코(주) | 클립을 이용한 적층 패키지 |
CN104600050B (zh) * | 2014-12-31 | 2018-07-27 | 杰群电子科技(东莞)有限公司 | 一种导线架及其芯片封装体 |
DE102015104995B4 (de) | 2015-03-31 | 2020-06-04 | Infineon Technologies Austria Ag | Verbindungshalbleitervorrichtung mit einem mehrstufigen Träger |
KR200478914Y1 (ko) * | 2015-04-23 | 2015-12-03 | 제엠제코(주) | 반도체 패키지 |
US9673097B2 (en) * | 2015-05-11 | 2017-06-06 | Texas Instruments Incorporated | Integrated clip and lead and method of making a circuit |
US9640465B2 (en) * | 2015-06-03 | 2017-05-02 | Infineon Technologies Ag | Semiconductor device including a clip |
JP2017028639A (ja) * | 2015-07-28 | 2017-02-02 | 新電元工業株式会社 | 半導体リレーモジュール |
US20170084521A1 (en) | 2015-09-18 | 2017-03-23 | Industrial Technology Research Institute | Semiconductor package structure |
US9496208B1 (en) * | 2016-02-25 | 2016-11-15 | Texas Instruments Incorporated | Semiconductor device having compliant and crack-arresting interconnect structure |
KR200482370Y1 (ko) * | 2016-03-18 | 2017-02-02 | 제엠제코(주) | 반도체 패키지를 위한 클립 구조체 및 이를 이용한 반도체 패키지 |
CN109075151B (zh) * | 2016-04-26 | 2023-06-27 | 亚德诺半导体国际无限责任公司 | 用于组件封装电路的机械配合、和电及热传导的引线框架 |
DE102016107792B4 (de) | 2016-04-27 | 2022-01-27 | Infineon Technologies Ag | Packung und halbfertiges Produkt mit vertikaler Verbindung zwischen Träger und Klammer sowie Verfahren zum Herstellen einer Packung und einer Charge von Packungen |
DE102017209780A1 (de) | 2016-06-17 | 2017-12-21 | Infineon Technologies Ag | Durch flussfreies Löten hergestelltes Halbleiterbauelement |
CN106098565A (zh) * | 2016-07-04 | 2016-11-09 | 重庆平伟实业股份有限公司 | 双面散热带引脚薄型扁平封装功率半导体器件的生产方法 |
US9911684B1 (en) * | 2016-08-18 | 2018-03-06 | Semiconductor Components Industries, Llc | Holes and dimples to control solder flow |
US9941193B1 (en) * | 2016-09-30 | 2018-04-10 | Infineon Technologies Americas Corp. | Semiconductor device package having solder-mounted conductive clip on leadframe |
US10128170B2 (en) | 2017-01-09 | 2018-11-13 | Silanna Asia Pte Ltd | Conductive clip connection arrangements for semiconductor packages |
JP6346717B1 (ja) * | 2017-02-20 | 2018-06-20 | 新電元工業株式会社 | 電子装置及び接続体 |
US9923059B1 (en) * | 2017-02-20 | 2018-03-20 | Silanna Asia Pte Ltd | Connection arrangements for integrated lateral diffusion field effect transistors |
US10083897B2 (en) | 2017-02-20 | 2018-09-25 | Silanna Asia Pte Ltd | Connection arrangements for integrated lateral diffusion field effect transistors having a backside contact |
US10262928B2 (en) * | 2017-03-23 | 2019-04-16 | Rohm Co., Ltd. | Semiconductor device |
US10896869B2 (en) * | 2018-01-12 | 2021-01-19 | Amkor Technology Singapore Holding Pte. Ltd. | Method of manufacturing a semiconductor device |
WO2019156420A1 (ko) * | 2018-02-07 | 2019-08-15 | 제엠제코(주) | 전도성 금속 구조체를 이용한 반도체 패키지 |
US10497635B2 (en) | 2018-03-27 | 2019-12-03 | Linear Technology Holding Llc | Stacked circuit package with molded base having laser drilled openings for upper package |
JP7150461B2 (ja) * | 2018-04-24 | 2022-10-11 | ローム株式会社 | 半導体装置 |
JP6437701B1 (ja) * | 2018-05-29 | 2018-12-12 | 新電元工業株式会社 | 半導体モジュール |
US10777489B2 (en) * | 2018-05-29 | 2020-09-15 | Katoh Electric Co., Ltd. | Semiconductor module |
JP6437700B1 (ja) * | 2018-05-29 | 2018-12-12 | 新電元工業株式会社 | 半導体モジュール |
US11410977B2 (en) | 2018-11-13 | 2022-08-09 | Analog Devices International Unlimited Company | Electronic module for high power applications |
CN111261596A (zh) * | 2018-12-03 | 2020-06-09 | 杰米捷韩国株式会社 | 利用多个夹件结构的半导体封装及其制造方法 |
IT201800020998A1 (it) | 2018-12-24 | 2020-06-24 | St Microelectronics Srl | Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente |
US10964629B2 (en) | 2019-01-18 | 2021-03-30 | Texas Instruments Incorporated | Siderail with mold compound relief |
US11515244B2 (en) * | 2019-02-21 | 2022-11-29 | Infineon Technologies Ag | Clip frame assembly, semiconductor package having a lead frame and a clip frame, and method of manufacture |
CN112913009B (zh) * | 2019-04-10 | 2024-08-16 | 新电元工业株式会社 | 半导体装置以及引线框材料 |
EP3761359A1 (en) | 2019-07-03 | 2021-01-06 | Nexperia B.V. | A lead frame assembly for a semiconductor device |
DE102019118174B3 (de) * | 2019-07-04 | 2020-11-26 | Infineon Technologies Ag | Verarbeitung von einem oder mehreren trägerkörpern und elektronischen komponenten durch mehrfache ausrichtung |
US11177197B2 (en) | 2019-09-25 | 2021-11-16 | Texas Instruments Incorporated | Semiconductor package with solder standoff |
KR102172689B1 (ko) * | 2020-02-07 | 2020-11-02 | 제엠제코(주) | 반도체 패키지 및 그 제조방법 |
US11844178B2 (en) | 2020-06-02 | 2023-12-12 | Analog Devices International Unlimited Company | Electronic component |
WO2022114280A1 (ko) * | 2020-11-24 | 2022-06-02 | 서민석 | 반도체 패키지 |
US20220208686A1 (en) * | 2020-12-30 | 2022-06-30 | UTAC Headquarters Pte. Ltd. | Semiconductor Device and Method of Forming Leadframe with Clip Bond for Electrical Interconnect |
US11611170B2 (en) | 2021-03-23 | 2023-03-21 | Amkor Technology Singapore Holding Pte. Ltd | Semiconductor devices having exposed clip top sides and methods of manufacturing semiconductor devices |
CN116034457A (zh) * | 2021-08-26 | 2023-04-28 | 株式会社新川 | 接合装置及位置对准方法 |
KR20240042225A (ko) * | 2021-08-26 | 2024-04-01 | 비샤이 제너럴 세미컨덕터 엘엘씨 | 전기 컴포넌트에 대한 향상된 열 관리를 위한 개선된 냉각 패키지 |
WO2023199808A1 (ja) * | 2022-04-12 | 2023-10-19 | ローム株式会社 | 半導体装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6040626A (en) | 1998-09-25 | 2000-03-21 | International Rectifier Corp. | Semiconductor package |
JP2001339028A (ja) * | 2000-05-26 | 2001-12-07 | Toshiba Components Co Ltd | コネクター型半導体素子 |
JP2005101293A (ja) | 2003-09-25 | 2005-04-14 | Renesas Technology Corp | 半導体装置 |
Family Cites Families (51)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5001545A (en) * | 1988-09-09 | 1991-03-19 | Motorola, Inc. | Formed top contact for non-flat semiconductor devices |
JP3747525B2 (ja) * | 1996-08-28 | 2006-02-22 | 株式会社日立製作所 | 並列データベースシステム検索方法 |
US6249041B1 (en) | 1998-06-02 | 2001-06-19 | Siliconix Incorporated | IC chip package with directly connected leads |
US6423623B1 (en) * | 1998-06-09 | 2002-07-23 | Fairchild Semiconductor Corporation | Low Resistance package for semiconductor devices |
US6133634A (en) | 1998-08-05 | 2000-10-17 | Fairchild Semiconductor Corporation | High performance flip chip package |
US6396127B1 (en) * | 1998-09-25 | 2002-05-28 | International Rectifier Corporation | Semiconductor package |
US6307755B1 (en) * | 1999-05-27 | 2001-10-23 | Richard K. Williams | Surface mount semiconductor package, die-leadframe combination and leadframe therefor and method of mounting leadframes to surfaces of semiconductor die |
KR100335481B1 (ko) * | 1999-09-13 | 2002-05-04 | 김덕중 | 멀티 칩 패키지 구조의 전력소자 |
US6521982B1 (en) | 2000-06-02 | 2003-02-18 | Amkor Technology, Inc. | Packaging high power integrated circuit devices |
US6459147B1 (en) | 2000-03-27 | 2002-10-01 | Amkor Technology, Inc. | Attaching semiconductor dies to substrates with conductive straps |
US6319755B1 (en) | 1999-12-01 | 2001-11-20 | Amkor Technology, Inc. | Conductive strap attachment process that allows electrical connector between an integrated circuit die and leadframe |
US6720642B1 (en) | 1999-12-16 | 2004-04-13 | Fairchild Semiconductor Corporation | Flip chip in leaded molded package and method of manufacture thereof |
US6762067B1 (en) * | 2000-01-18 | 2004-07-13 | Fairchild Semiconductor Corporation | Method of packaging a plurality of devices utilizing a plurality of lead frames coupled together by rails |
US6870254B1 (en) | 2000-04-13 | 2005-03-22 | Fairchild Semiconductor Corporation | Flip clip attach and copper clip attach on MOSFET device |
US6989588B2 (en) | 2000-04-13 | 2006-01-24 | Fairchild Semiconductor Corporation | Semiconductor device including molded wireless exposed drain packaging |
TW451392B (en) * | 2000-05-18 | 2001-08-21 | Siliconix Taiwan Ltd | Leadframe connecting method of power transistor |
KR100370231B1 (ko) * | 2000-06-13 | 2003-01-29 | 페어차일드코리아반도체 주식회사 | 리드프레임의 배면에 직접 부착되는 절연방열판을구비하는 전력 모듈 패키지 |
US6661082B1 (en) * | 2000-07-19 | 2003-12-09 | Fairchild Semiconductor Corporation | Flip chip substrate design |
JP3602453B2 (ja) * | 2000-08-31 | 2004-12-15 | Necエレクトロニクス株式会社 | 半導体装置 |
US6391687B1 (en) * | 2000-10-31 | 2002-05-21 | Fairchild Semiconductor Corporation | Column ball grid array package |
US6580165B1 (en) | 2000-11-16 | 2003-06-17 | Fairchild Semiconductor Corporation | Flip chip with solder pre-plated leadframe including locating holes |
US6798044B2 (en) * | 2000-12-04 | 2004-09-28 | Fairchild Semiconductor Corporation | Flip chip in leaded molded package with two dies |
KR100374629B1 (ko) * | 2000-12-19 | 2003-03-04 | 페어차일드코리아반도체 주식회사 | 얇고 작은 크기의 전력용 반도체 패키지 |
US6469384B2 (en) * | 2001-02-01 | 2002-10-22 | Fairchild Semiconductor Corporation | Unmolded package for a semiconductor device |
US6777786B2 (en) * | 2001-03-12 | 2004-08-17 | Fairchild Semiconductor Corporation | Semiconductor device including stacked dies mounted on a leadframe |
US6891257B2 (en) | 2001-03-30 | 2005-05-10 | Fairchild Semiconductor Corporation | Packaging system for die-up connection of a die-down oriented integrated circuit |
JP4112816B2 (ja) * | 2001-04-18 | 2008-07-02 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
US6645791B2 (en) * | 2001-04-23 | 2003-11-11 | Fairchild Semiconductor | Semiconductor die package including carrier with mask |
US6893901B2 (en) | 2001-05-14 | 2005-05-17 | Fairchild Semiconductor Corporation | Carrier with metal bumps for semiconductor die packages |
US6646329B2 (en) * | 2001-05-15 | 2003-11-11 | Fairchild Semiconductor, Inc. | Power chip scale package |
US6683375B2 (en) * | 2001-06-15 | 2004-01-27 | Fairchild Semiconductor Corporation | Semiconductor die including conductive columns |
US6774465B2 (en) * | 2001-10-05 | 2004-08-10 | Fairchild Korea Semiconductor, Ltd. | Semiconductor power package module |
US6891256B2 (en) | 2001-10-22 | 2005-05-10 | Fairchild Semiconductor Corporation | Thin, thermally enhanced flip chip in a leaded molded package |
US6674157B2 (en) * | 2001-11-02 | 2004-01-06 | Fairchild Semiconductor Corporation | Semiconductor package comprising vertical power transistor |
US6630726B1 (en) * | 2001-11-07 | 2003-10-07 | Amkor Technology, Inc. | Power semiconductor package with strap |
US6566749B1 (en) * | 2002-01-15 | 2003-05-20 | Fairchild Semiconductor Corporation | Semiconductor die package with improved thermal and electrical performance |
US6867489B1 (en) * | 2002-01-22 | 2005-03-15 | Fairchild Semiconductor Corporation | Semiconductor die package processable at the wafer level |
US6830959B2 (en) * | 2002-01-22 | 2004-12-14 | Fairchild Semiconductor Corporation | Semiconductor die package with semiconductor die having side electrical connection |
DE10392377T5 (de) * | 2002-03-12 | 2005-05-12 | FAIRCHILD SEMICONDUCTOR CORP. (n.d.Ges.d. Staates Delaware) | Auf Waferniveau beschichtete stiftartige Kontakthöcker aus Kupfer |
US6509582B1 (en) * | 2002-03-27 | 2003-01-21 | Fairchild Semiconductor Corporation | Semiconductor pad construction enabling pre-bump probing by planarizing the post-sort pad surface |
US7122884B2 (en) | 2002-04-16 | 2006-10-17 | Fairchild Semiconductor Corporation | Robust leaded molded packages and methods for forming the same |
US6836023B2 (en) * | 2002-04-17 | 2004-12-28 | Fairchild Semiconductor Corporation | Structure of integrated trace of chip package |
US6805580B2 (en) * | 2002-05-21 | 2004-10-19 | Gregory H. Piedmont | Electrical outlet safety cover |
US7061077B2 (en) | 2002-08-30 | 2006-06-13 | Fairchild Semiconductor Corporation | Substrate based unmolded package including lead frame structure and semiconductor die |
US6777800B2 (en) * | 2002-09-30 | 2004-08-17 | Fairchild Semiconductor Corporation | Semiconductor die package including drain clip |
US6943434B2 (en) | 2002-10-03 | 2005-09-13 | Fairchild Semiconductor Corporation | Method for maintaining solder thickness in flipchip attach packaging processes |
US6806580B2 (en) | 2002-12-26 | 2004-10-19 | Fairchild Semiconductor Corporation | Multichip module including substrate with an array of interconnect structures |
US7217594B2 (en) | 2003-02-11 | 2007-05-15 | Fairchild Semiconductor Corporation | Alternative flip chip in leaded molded package design and method for manufacture |
US6867481B2 (en) | 2003-04-11 | 2005-03-15 | Fairchild Semiconductor Corporation | Lead frame structure with aperture or groove for flip chip in a leaded molded package |
DE102004041904B4 (de) * | 2004-08-30 | 2011-08-18 | Infineon Technologies AG, 81669 | Verfahren zur Einstellung eines Serienwiderstandes am Gate eines Leistungstransistors |
CN100359686C (zh) * | 2004-11-30 | 2008-01-02 | 万代半导体元件(上海)有限公司 | 金属氧化物半导体场效应晶体管和肖特基二极管结合的瘦小外形封装 |
-
2005
- 2005-11-18 US US11/282,967 patent/US7285849B2/en not_active Expired - Fee Related
-
2006
- 2006-10-24 DE DE112006003036T patent/DE112006003036T5/de not_active Withdrawn
- 2006-10-24 KR KR1020087014584A patent/KR101410514B1/ko not_active IP Right Cessation
- 2006-10-24 CN CN2006800430747A patent/CN101495014B/zh not_active Expired - Fee Related
- 2006-10-24 WO PCT/US2006/041543 patent/WO2007061558A2/en active Application Filing
- 2006-10-24 JP JP2008541187A patent/JP2009516389A/ja active Pending
- 2006-11-03 TW TW095140735A patent/TWI447876B/zh not_active IP Right Cessation
-
2007
- 2007-09-17 US US11/856,635 patent/US8058107B2/en not_active Expired - Fee Related
-
2011
- 2011-06-06 JP JP2011126306A patent/JP2011223016A/ja not_active Abandoned
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6040626A (en) | 1998-09-25 | 2000-03-21 | International Rectifier Corp. | Semiconductor package |
JP2000114445A (ja) * | 1998-09-25 | 2000-04-21 | Internatl Rectifier Corp | 半導体パッケ―ジ |
JP2001339028A (ja) * | 2000-05-26 | 2001-12-07 | Toshiba Components Co Ltd | コネクター型半導体素子 |
JP2005101293A (ja) | 2003-09-25 | 2005-04-14 | Renesas Technology Corp | 半導体装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20210008243A (ko) * | 2019-07-12 | 2021-01-21 | 알파 앤드 오메가 세미컨덕터 (케이맨) 리미티드 | 고출력 밀도 충전 응용을 위한 초고속 과도 응답(str) ac/dc 컨버터 |
KR102587044B1 (ko) * | 2019-07-12 | 2023-10-06 | 알파 앤드 오메가 세미컨덕터 (케이맨) 리미티드 | 고출력 밀도 충전 응용을 위한 초고속 과도 응답(str) ac/dc 컨버터 |
Also Published As
Publication number | Publication date |
---|---|
CN101495014B (zh) | 2012-11-28 |
DE112006003036T5 (de) | 2008-10-23 |
JP2011223016A (ja) | 2011-11-04 |
JP2009516389A (ja) | 2009-04-16 |
TWI447876B (zh) | 2014-08-01 |
WO2007061558A3 (en) | 2009-04-23 |
US20080044946A1 (en) | 2008-02-21 |
CN101495014A (zh) | 2009-07-29 |
US20070114352A1 (en) | 2007-05-24 |
US7285849B2 (en) | 2007-10-23 |
KR20080070068A (ko) | 2008-07-29 |
WO2007061558A2 (en) | 2007-05-31 |
TW200729442A (en) | 2007-08-01 |
US8058107B2 (en) | 2011-11-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101410514B1 (ko) | 리드프레임과 클립을 이용하는 반도체 다이 패키지 및 그제조방법 | |
KR101539250B1 (ko) | 열적으로 강화된 박형 반도체 패키지 | |
US7541681B2 (en) | Interconnection structure, electronic component and method of manufacturing the same | |
US7838340B2 (en) | Pre-molded clip structure | |
US10424534B2 (en) | Semiconductor device including a clip | |
KR101561684B1 (ko) | 반도체 다이 패키지 및 그의 제조 방법 | |
US20090057855A1 (en) | Semiconductor die package including stand off structures | |
US11710681B2 (en) | Semiconductor packages and methods of packaging semiconductor devices | |
US20090194856A1 (en) | Molded package assembly | |
US20070045785A1 (en) | Reversible-multiple footprint package and method of manufacturing | |
US20090127677A1 (en) | Multi-Terminal Package Assembly For Semiconductor Devices | |
US20090042337A1 (en) | Method of Manufacturing an Integrated Circuit Module | |
TW201415596A (zh) | 無線模組 | |
US20210398882A1 (en) | Semiconductor package including undermounted die with exposed backside metal | |
US11676879B2 (en) | Semiconductor package having a chip carrier and a metal plate sized independently of the chip carrier | |
US11699640B2 (en) | Power semiconductor module for PCB embedding, power electronic assembly having a power module embedded in a PCB, and corresponding methods of production | |
US20070096301A1 (en) | Semiconductor device and method of manufacturing thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E90F | Notification of reason for final refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |