JP2000114445A - 半導体パッケ―ジ - Google Patents

半導体パッケ―ジ

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Kisel Dan
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Abstract

(57)【要約】 【課題】 ＭＯＳゲートデバイスを通る電流経路の抵抗
を低下させ、この電流経路のインダクタンスを低下させ
ること。 【解決手段】 半導体パッケージ１１０は、底部プレー
ト部分１３およびここから延びる少なくとも１つの第１
の端子１２ａを有する底部リードフレーム、第１の端子
１２ａと同一平面上にある少なくとも１つの第２の端子
１２ｂ、第１の端子が結合された、ドレイン接続を画定
する底部表面と、ソースを画定する第１の金属化領域１
８およびゲートを画定する第２の金属化領域がその上に
配置された上部表面とを有する半導体パワーＭＯＳＦＥ
Ｔダイ１６、ソース接続を画定する第１の金属化領域の
大部分に結合され、その大部分に及ぶ銅板３０、ならび
に銅板３０を第２の端子１２ｂに結合するようにサイズ
を取られ成形された、少なくとも１つのビーム部分３４
を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、上側プレート部材
と下側プレート部材の間に半導体ダイが配置された半導
体パッケージに関し、さらに詳細には、ＭＯＳＦＥＴ半
導体ダイのソースが上側プレート部材を介してリードフ
レームに電気的に結合され、ＭＯＳＦＥＴのゲートがワ
イヤボンディングを介してリードフレームに電気的に結
合された、ＳＯ８半導体パッケージに関する。
【０００２】
【従来の技術】図１を参照すると、従来技術による半導
体パッケージ１０が示してある。この半導体パッケージ
１０は、底部プレート部分１３および端子１２ａ、１２
ｂを含む。半導体ダイ１６は、底部プレート１３の上に
配置され、通常はエポキシ材料を使用してこれに固定さ
れる。半導体ダイ１６は、半導体ダイ１６の上部表面の
接続エリアを画定する金属化（ｍｅｔａｌｉｚｅｄ）領
域１８（通常はアルミニウム）を含む。端子１２ａ、１
２ｂの一部分、底部プレート部分１３、および半導体ダ
イ１６は、通常は成形性（ｍｏｌｄａｂｌｅ）材料で形
成されるハウジング２２中に封入される。金属化領域１
８と端子１２ｂの間の電気接続を得るために、１本また
は複数本のワイヤ２０を、一端２１ａで金属化領域１８
に、末端２１ｂで端子１２ｂに超音波ボンディングす
る。
【０００３】図２は、従来技術の別の半導体パッケージ
１００を示す図である。金属化領域１８と端子１２ｂと
を電気的に接続するために、１本または複数本のワイヤ
２４を位置２３でスティッチボンディングし、それによ
り半導体ダイ１６から端子１２ｂに電流が流れる追加経
路を提供する。これにより、半導体ダイ１６から端子１
２ｂまでの電流経路の抵抗がわずかに低下する。
【０００４】
【発明が解決しようとする課題】最適な半導体デバイス
の性能を確保するために、パワー半導体パッケージを通
る電流経路の抵抗およびインダクタンスを大幅に低下さ
せることが望ましい。残念ながら、従来技術の半導体パ
ッケージではこの目的は完全には達成されないが、これ
は特に、金属化領域１８の１つのエリアとワイヤ２０の
末端２１ａとの間の距離Ｄが金属化領域１８から端子１
２ｂへの電流経路の抵抗を増大させるからである。この
問題は、金属化領域１８の厚さが比較的薄い（通常はこ
の厚さは約４から８ミクロンである）ときに悪化する。
比較的薄い金属化領域１８と、距離Ｄおよびワイヤボン
ディング２０の断面プロフィルとが相まって、それを通
る電流経路の抵抗およびインダクタンスを比較的高くす
ることになる。
【０００５】いくつかのパッケージ（例えばＳＯ８パッ
ケージ）では、距離Ｄは約８０から１００ミルであり、
その結果、金属化領域１８の抵抗は約０．７９から１．
５８ミリオームとなる。ワイヤ２０、２４の直径は約２
ミルであり、約１．０５ミリオームの抵抗を生じる（ワ
イヤ１４本使用時）。端子およびエポキシの抵抗を合計
すると約０．３０７ミリオームとなるので、このような
パッケージは、約２．１４から２．９３ミリオームの全
抵抗を示す。その結果生じるパッケージの熱抵抗ＲＪＡ
は、６２．５ＥＣ／Ｗに達する可能性がある。
【０００６】半導体パッケージ１０が例えばＭＯＳＦＥ
Ｔ半導体ダイ１６を含むときには、距離Ｄおよびワイヤ
２０、２４の比較的小さな直径によって引き起こされる
抵抗がＭＯＳＦＥＴの全抵抗に加算される。実際には、
ダイ１６がＭＯＳＦＥＴダイであるときには、端子１２
ａは通常はＭＯＳＦＥＴのドレインに結合され、端子１
２ｂは１本または複数本のワイヤボンディング２０を介
してＭＯＳＦＥＴのソースに結合される。ＭＯＳＦＥＴ
ダイのオン抵抗が小さくなるほど、距離Ｄおよびワイヤ
ボンディング２０、２４によって引き起こされる抵抗
が、端子１２ａからもう一方の端子１２ｂまでの全抵抗
に占める割合は大きくなる。もちろん、ＭＯＳＦＥＴな
どの半導体デバイスの高周波性能は、デバイスを通る端
子から端子までの抵抗およびインダクタンスの影響をか
なり受ける。
【０００７】いくつかの従来技術のパッケージは、金属
化領域１８と端子１２ｂの間の電気的接続を得るため
に、大きな金属ストラップを組み込んでいる。残念なが
ら、この技法は、バイポーラ接合トランジスタやダイオ
ード、サイリスタなど、比較的単純な表面構造を有する
大規模な半導体パッケージでなければ可能でない。さら
に、金属ストラップは、外形の小さなパッケージ（ＳＯ
８や表面実装型デュアルインラインパッケージなど）で
は実用的ではない。
【０００８】ＭＯＳＦＥＴなどのＭＯＳゲートデバイス
で大きな金属ストラップを使用することは、このような
デバイスが比較的複雑な表面構造を有するので、これま
でのところ達成されていない。特にＭＯＳゲートデバイ
スは、通常は、ゲート電位がダイ表面全体に分配される
ように表面を横切る、半導体ダイの表面上に配置された
ゲートランナ（ｇａｔｅ ｒｕｎｎｅｒ）（またはバ
ス）を含む。その結果として、ゲートランナがダイ表面
へのアクセスを制限し、また金属ストラップに短絡する
可能性もあるので、大きな金属ストラップをダイ表面の
上に配置することには問題がある。したがって、ＭＯＳ
ゲート半導体デバイスで金属ストラップを使用すること
はできない。
【０００９】したがって、当技術分野では、とりわけＭ
ＯＳゲートデバイスを通る電流経路の抵抗を低下させ、
この電流経路のインダクタンスを低下させることによっ
て従来技術の半導体パッケージの欠点を克服する、新し
い半導体パッケージが必要とされている。
【００１０】
【課題を解決するための手段】従来技術の欠点を克服す
るために、本発明の１つの態様による半導体パッケージ
は、底部プレート部分およびこの底部プレート部分から
延びる少なくとも１つの第１の端子を有する底部リード
フレーム、この第１の端子と同一平面上にある少なくと
も１つの第２の端子、第１の端子がドレインに電気的に
接続されるようにリードフレームの底部プレートに結合
された、ドレイン接続を画定する底部表面と、ソースを
画定する第１の金属化領域、およびゲートを画定する第
２の金属化領域がその上に配置された上部表面とを有す
る半導体パワーＭＯＳＦＥＴダイ、ソース接続を画定す
る第１の金属化領域の大部分に結合され、その大部分に
及ぶ銅板、ならびに第２の端子がソースに電気的に結合
されるようにこの銅板部分を少なくとも１つの第２の端
子に結合するようにサイズを取られ成形された、少なく
とも１つのビーム部分を含む。
【００１１】本発明を図示するために、現在好ましいい
くつかの形態を図面に示すが、本発明は図示の配列およ
び手段に厳密に限定されるわけではないことを理解され
たい。
【００１２】
【発明の実施の形態】次に同様のエレメントを同じ参照
番号で示す図面を参照すると、本発明の一態様による半
導体パッケージ１１０の側面図が図３に示してある。半
導体パッケージ１１０は、底部表面が底部プレート１３
に結合された半導体ダイ１６を含む。好ましくは、半導
体ダイ１６はＭＯＳＦＥＴダイであり、端子１２ａはＭ
ＯＳＦＥＴダイ１６のドレインに電気的に結合される。
もちろん、半導体ダイ１６は、ダイオードや絶縁ゲート
バイポーラトランジスタなど、その他の形態をとること
もできる。
【００１３】半導体ダイ１６は、半導体ダイ１６への接
続を画定する金属化領域１８を有する上部表面を含む。
例えば、半導体ダイ１６がＭＯＳＦＥＴであるときに
は、金属化領域１８はソース接続を画定することができ
る。
【００１４】半導体パッケージ１１０は、金属化領域１
８を端子１２ｂに電気的に結合するために利用されるス
トラップ部材２８も含む。各ストラップ部材２８は、十
分に厚いプレート部分３０、および成形ビーム部分３４
を含むことが好ましい。プレート部分３０は銅で形成さ
れることが好ましく、金属化領域１８の大部分に及ぶ。
ビーム部分３４は、プレート部分３０を端子１２ｂに結
合するように成形され、サイズを取られている。
【００１５】ビーム部分３４は、一端でプレート部分３
０の側縁部に結合され、それぞれの端子１２ｂに結合さ
れた末端３６を含むことが好ましい。
【００１６】プレート３０が金属化領域１８と堅く結合
されるように、硬化性（ｃｕｒａｂｌｅ）導電材料４６
（銀充填導電性エポキシなど）を、プレート部分３０の
下側表面と金属化領域１８の間に配置することが好まし
い。軟質はんだを使用することもできる。
【００１７】半導体パッケージ１１０が成形性材料（プ
ラスチックなど）から形成されたハウジング２２を含
み、パッケージの構成がＳＯ８標準に準拠することが好
ましい。
【００１８】ストラップ部材２８が、端子１２ｂを金属
化領域１８に結合する比較的大きな接触領域を提供し、
それにより電流に対する抵抗を低下させ、インダクタン
スを低下させる。これにより、高周波での性能の改善が
もたらされる。さらに、この構造には、ストラップ部材
２８を介して半導体ダイ１６から熱が逃げる熱経路がも
たらされるという利点もある。
【００１９】半導体パッケージ１１０の上面図である図
４および図６で最もよく分かるように、ビーム部分３４
は、プレート部分３０の１つの側縁部から延びて端子１
２ｂで終端する１つの流れ部材（ｆｌｏｗｉｎｇ ｍｅ
ｍｂｅｒ）として一体化されて形成されることが好まし
い。図５は、図４のパッケージの斜視図である。
【００２０】金属化領域１９は、ＭＯＳＦＥＴダイ１６
のゲートを画定する。金属化領域１９はワイヤボンディ
ング２０を介して１つの端子１２ｃに電気的に結合され
る。このように、本発明では、ＭＯＳＦＥＴダイ１６の
上部表面への混合接続、すなわちソースに接続するため
の低抵抗プレート部分３０、およびゲート１９に接続す
るためのワイヤボンディング２０を利用する。
【００２１】図６で最もよく分かるように、ゲートラン
ナ（またはバス）１９ａは、ゲート金属化領域１９をダ
イ１６の表面のソース領域に結合する。プレート部分３
０は、ゲートランナ１９ａの最も外側の部分を超えて横
方向に延びることが好ましい。また、プレート部分３０
は、ゲートランナ１９ａを超えて延び、可能な限り大き
くこれを覆うことが好ましい。これにより、性能改善の
達成が保証される。
【００２２】図７は、図６の線７−７に沿って取った断
面図である。ゲートランナ１９ａの一部分は、金属化領
域１８の間に配置して示してある。はんだ濡れ性金属
（ＴｉＮｉＡｇなど）を金属化領域１８の上に配置する
ことが好ましい。ゲートランナ１９ａをプレート部分３
０から絶縁するために、窒化物層２７をゲートランナ１
９ａの上に配置する。硬化性導電材料４６（好ましくは
銀充填エポキシ）をはんだ濡れ性金属２５の上に配置
し、プレート部分３０を金属化領域１８に電気的かつ機
械的に結合する。プレート部分３０は、ゲートランナ１
９ａを妨害することなく電気的かつ熱的に金属化領域１
８と結合される。
【００２３】プレート部分３０は、望むなら、はんだ濡
れ性金属２５にはんだ付けすることもできることに留意
されたい。しかし、銀充填エポキシ４６を利用して、プ
レート部分３０を金属化領域１８に結合することが好ま
しい。導電性エポキシ４６を利用するときには、はんだ
濡れ性金属２５を除去し、エポキシを直接金属化領域１
８と接触させることができる。
【００２４】次に、本発明の代替実施形態を示す図８を
参照する。特に、ビーム部分３４の末端は、端子１２ｂ
の付近にボイド４２を形成するヒール３７と、トウ（ｔ
ｏｅ）３８とを含む。ビーム部分３４の末端は、ボイド
４２を通って端子１２ｂに向かって延びる下向きの突起
４０を含むことが好ましい。硬化性導電材料４４をボイ
ド４２中に導入し、ビーム部分３４の末端の端子１２ｂ
への電気的および機械的な結合を容易にすることが好ま
しい。本発明で使用するのに適した硬化性導電媒質４４
は、既知の導電性エポキシおよびその類似のもの（銀充
填エポキシであることが好ましい）のいずれかから選択
することができる。
【００２５】次に、本発明の別の態様による半導体パッ
ケージ１１６の切欠斜視図である図９を参照する。図９
の半導体パッケージ１１６は、複数のビーム部分３４が
クロスバー部分５０で終端する点を除けば、前述の実施
形態のパッケージとほぼ同じである。クロスバー部分５
０は少なくとも２つの端子１２ｂに結合される。
【００２６】クロスバー部分５０は、端子１２ｂの付近
に位置するボイドを画定する長手方向ヒール５２および
長手方向トウ５４を含むことが好ましい。ボイド５６
は、クロスバー部分５０のほぼ全長にわたって延びるチ
ャネルの形をしている。クロスバー部分５０は、チャネ
ルを通って端子１２ｂに向かって延びる下向きの突起５
８（壁面の形状）を含むことが好ましい。硬化性導電材
料（導電性エポキシなど）の層をチャネル内に配置し、
クロスバー部分５０を端子１２ｂに結合することが好ま
しい。
【００２７】次に、本発明の別の実施形態による半導体
パッケージ１１８の切欠斜視図を示す図１０を参照す
る。半導体パッケージ１１８は、プレート部分３０、ビ
ーム部分３４、および端子１２ｂが全て一体に結合さ
れ、好ましくは共通の材料シートから形成される点を除
けば、本発明の前述の実施形態と同様である。したがっ
て、端子１２ｂは、ハウジング２２の外側からハウジン
グ内部に、半導体ダイ１６の上部をかなり覆って延び、
半導体ダイ１６を上部プレート部分３０と底部プレート
部分１３の間に挟む。
【００２８】金属化領域１８をはんだ濡れ性金属（銅や
金、銀など）から形成することができること、および複
数の流動性導電バンプ（好ましくははんだバンプ、図示
せず）を金属化領域１８の表面上に配置することができ
ることに留意されたい。さらに、プレート部分３０は、
電気的かつ／または機械的に流動性導電バンプおよび金
属化領域１８と係合することができるように、流動性導
電バンプと反対に配向された下側表面を含むことができ
る。
【００２９】プレート部分３０の下側表面は、プレート
部分３０から流動性導電バンプおよび金属化領域１８に
向かって延びる、１つまたは複数の下向きの突起を含む
こともできる。
【００３０】プレート部分３０が約０．１０８×０．１
０４ミルであるときには、パッケージに導入される抵抗
はわずか約０．１１５ミリオームであることが分かって
いる。全体で約０．０８ミリオームとなる金属化領域１
８を使用すると、本発明によるパッケージの全抵抗はわ
ずか約０．５０６ミリオームとなる（従来技術のパッケ
ージより５０％から７５％の改善）。さらに、本発明の
パッケージの熱抵抗ＲＪＡは、最大でわずか約４６ＥＣ
／Ｗとなる（従来技術のパッケージより２５％の低
下）。
【００３１】本発明の好ましい実施形態についての前述
の説明は、例示および説明を目的として与えたものであ
る。これは本発明を網羅する、または本発明を開示の形
態に厳密に限定するものではない。上記の教示に照らし
て多くの修正および変形が可能である。本発明の範囲
は、この詳細な説明ではなく、添付の特許請求の範囲に
よって限定されるものとする。
【図面の簡単な説明】
【図１】従来技術による半導体パッケージの側面図であ
る。
【図２】従来技術による半導体パッケージの側面図であ
る。
【図３】本発明による半導体パッケージの側面図であ
る。
【図４】図３に示す半導体パッケージの代替実施形態の
上面図である。
【図５】図４の半導体パッケージの斜視図である。
【図６】図４の半導体パッケージの代替実施形態の上面
図である。
【図７】線７−７に沿って取った図６の半導体パッケー
ジの断面図である。
【図８】本発明の半導体パッケージの代替実施形態の切
欠斜視図である。
【図９】本発明による半導体パッケージの別の代替実施
形態の切欠斜視図である。
【図１０】本発明による半導体パッケージの別の代替実
施形態の切欠斜視図である。
【符号の説明】
１２ａ 端子 １２ｂ 端子 １３ 底部プレート １６ 半導体ダイ １８ 金属化領域 ２０ ワイヤボンディング ２２ ハウジング ３０ 上部プレート部分 ３４ ビーム部分 ５０ クロスバー部分 １１０ 半導体パッケージ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チュアン チェア アメリカ合衆国 90278 カリフォルニア 州 リダンド ビーチ ブールヒース ア ヴェニュ 1908 アパートメント ３ (72)発明者 ジョージ マノツ アメリカ合衆国 90630 カリフォルニア 州 サイプレス バルバドス アヴェニュ 6032 (72)発明者 ダン キゼル アメリカ合衆国 90245 カリフォルニア 州 エル セグンド センター ストリー ト 760

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 底部プレート部分および該底部プレート
    部分から延びる少なくとも１つの第１の端子を有する底
    部リードフレーム、 前記第１の端子と同一平面上にある少なくとも１つの第
    ２の端子、 前記第１の端子がドレインに電気的に接続されるように
    前記リードフレームの底部プレートに結合された、ドレ
    イン接続を画定する底部表面と、ソースを画定する第１
    の金属化領域、およびゲートを画定する第２の金属化領
    域がその上に配置された上部表面とを有する半導体パワ
    ーＭＯＳＦＥＴダイ、 ソース接続を画定する前記第１の金属化領域の大部分に
    結合され、その大部分に及ぶ銅板、および前記第２の端
    子が前記ソースに電気的に結合されるように前記銅板部
    分を少なくとも１つの前記第２の端子に結合するように
    サイズを取られ成形された、少なくとも１つのビーム部
    分を含むパワー半導体パッケージ。
  2. 【請求項２】 前記ゲートを第３の端子に結合するワイ
    ヤボンディングをさらに含む、請求項１に記載のパワー
    半導体パッケージ。
  3. 【請求項３】 前記銅板部分が前記ソースに堅く結合さ
    れるように前記銅板と前記第１の金属化領域との間に配
    置された硬化性導電材料の層をさらに含む、請求項１に
    記載のパワー半導体パッケージ。
  4. 【請求項４】 前記銅板が上部表面および底部表面を含
    み、前記底部表面が前記ソースに向かって延びる下向き
    の突起を有する、請求項１に記載のパワー半導体パッケ
    ージ。
  5. 【請求項５】 前記ＭＯＳＦＥＴダイが、前記ソースの
    一部分を覆って延びるゲートバスを含み、前記銅板がゲ
    ートバスのほぼ全体を覆う、請求項１に記載のパワー半
    導体パッケージ。
  6. 【請求項６】 前記ＭＯＳＦＥＴダイが、前記ソースの
    一部分を覆って延びるゲートバスを含み、さらに前記ゲ
    ートバスの少なくとも一部分を実質上覆う窒化物層を含
    み、前記銅板が窒化物層によって前記ゲートバスから電
    気的に絶縁された、請求項１に記載のパワー半導体パッ
    ケージ。
  7. 【請求項７】 前記銅板と前記ソースの間に配置された
    硬化性導電材料の層をさらに含む、請求項６に記載のパ
    ワー半導体パッケージ。
  8. 【請求項８】 前記窒化物層が、前記ゲートバスを前記
    硬化性導電材料から電気的に絶縁する、請求項７に記載
    のパワー半導体パッケージ。
  9. 【請求項９】 前記硬化性導電材料が銀充填エポキシで
    ある、請求項８に記載のパワー半導体パッケージ。
  10. 【請求項１０】 少なくとも１つの前記ビーム部分が前
    記銅板の側縁部から延び、その末端で少なくとも１つの
    前記第２の端子に結合された、請求項１に記載のパワー
    半導体パッケージ。
  11. 【請求項１１】 前記ビーム部分と少なくとも１つの前
    記第２の端子との間に配置された硬化性導電材料の層を
    さらに含む、請求項１０に記載のパワー半導体パッケー
    ジ。
  12. 【請求項１２】 少なくとも１つの前記第２の端子が少
    なくとも１つの前記ビーム部分と一体化された、請求項
    １０に記載のパワー半導体パッケージ。
  13. 【請求項１３】 前記ビーム部分が、前記銅板の側縁部
    から少なくとも１つの前記第２の端子まで延びる単一部
    材である、請求項１０に記載のパワー半導体パッケー
    ジ。
  14. 【請求項１４】 前記銅板の側縁部から延びて少なくと
    も１つの前記第２の端子で終端する少なくとも２つのビ
    ーム部分を含む、請求項１０に記載のパワー半導体パッ
    ケージ。
  15. 【請求項１５】 前記少なくとも２つのビーム部分が前
    記銅板の側縁部から前記クロスバー部分まで延び、前記
    クロスバー部分が少なくとも２つの前記第２の端子に結
    合された、請求項１４に記載のパワー半導体パッケー
    ジ。
  16. 【請求項１６】 前記クロスバー部分を前記第２の端子
    に結合するために配置された硬化性導電材料の層をさら
    に含む、請求項１５に記載のパワー半導体パッケージ。
  17. 【請求項１７】 前記硬化性導電材料が銀充填エポキシ
    である、請求項１６に記載のパワー半導体パッケージ。
  18. 【請求項１８】 前記クロスバー部分が、前記第２の端
    子の付近に位置し、前記第２の端子との係合を容易にす
    るようにサイズを取られ成形されたボイドを含む、請求
    項１５に記載のパワー半導体パッケージ。
  19. 【請求項１９】 前記ボイドが、前記クロスバー部分の
    ほぼ全長にわたって延びるチャネルの形をしている、請
    求項１８に記載のパワー半導体パッケージ。
  20. 【請求項２０】 前記チャネル内に配置され前記クロス
    バー部分を前記第２の端子に結合する硬化性導電材料を
    さらに含む、請求項１９に記載のパワー半導体パッケー
    ジ。
  21. 【請求項２１】 前記チャネルを通って前記第２の端子
    に向かって延びる下向きの突起をさらに含む、請求項２
    ０に記載のパワー半導体パッケージ。
  22. 【請求項２２】 前記突起が、前記クロスバー部分のほ
    ぼ全長にわたって延びる壁面の形をしている、請求項２
    １に記載のパワー半導体パッケージ。
  23. 【請求項２３】 前記ボイド内に配置され前記クロスバ
    ー部分を前記第２の端子に結合する硬化性導電材料をさ
    らに含む、請求項２２に記載のパワー半導体パッケー
    ジ。
  24. 【請求項２４】 前記硬化性導電材料が銀充填エポキシ
    である、請求項２３に記載のパワー半導体パッケージ。
  25. 【請求項２５】 ＳＯ８パッケージ構成に準拠するよう
    にサイズを取られ成形された、請求項１に記載のパワー
    半導体パッケージ。
  26. 【請求項２６】 前記底部リードフレーム、前記半導体
    ダイ、および前記銅板をほぼ封入するプラスチックハウ
    ジングを含む、請求項１に記載のパワー半導体パッケー
    ジ。
  27. 【請求項２７】 底部プレート部分および前記底部プレ
    ート部分から延びる少なくとも１つの第１の端子を有す
    る底部リードフレームと、 前記第１の端子と同一平面上にある少なくとも１つの第
    ２の端子と、 ソースを画定する第１の金属化領域、およびゲートを画
    定する第２の金属化領域がその上に配置された、前記ソ
    ースの一部分を覆って延びるゲートバスをさらに含む上
    部表面を有する半導体パワーＭＯＳＦＥＴダイであっ
    て、前記第１の端子がドレインに電気的に接続されるよ
    うに前記リードフレームの底部プレートに結合された、
    前記ドレイン接続を画定する底部表面をさらに含むＭＯ
    ＳＦＥＴダイと、 前記ゲートバスの少なくとも一部分を実質上覆う窒化物
    層と、 前記窒化物層および前記ソースの上に配置された硬化性
    導電材料の層と、 前記ソースの大部分に結合されてその大部分に及び、ゲ
    ートバスのほぼ全体を覆う銅板と、 前記第２の端子が前記ソースに電気的に結合されるよう
    に、前記銅板部分を少なくとも１つの前記第２の端子に
    結合するようにサイズを取られ成形された少なくとも１
    つのビーム部分と、 前記ゲートを第３の端子に結合するワイヤボンディング
    とを含み、前記硬化性導電材料は、前記銅板を前記ソー
    スに電気的に結合し、前記窒化物層によって前記ゲート
    バスからは電気的に絶縁されるパワー半導体パッケー
    ジ。
  28. 【請求項２８】 前記硬化性導電材料が銀充填エポキシ
    である、請求項２７に記載のパワー半導体パッケージ。
  29. 【請求項２９】 前記少なくとも１つのビーム部分が前
    記銅板の側縁部から延び、その末端で少なくとも１つの
    前記第２の端子に結合された、請求項２７に記載のパワ
    ー半導体パッケージ。
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