JP2014027293A - 半導体装置 - Google Patents
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Abstract
【解決手段】 半導体チップの裏面とヘッダの上面とが対向するように前記半導体チップが前記ヘッダの上面に搭載されていることにより、前記半導体チップのドレイン電極と前記ヘッダとは電気的に接続されており、平面視において、前記半導体チップのソース電極の一部が前記半導体チップのゲート電極とソースリードとの間に位置するように前記ソース電極は前記半導体チップの表面に配置されており、前記ゲート電極と第1導電ワイヤとが接続している部分は、前記ソース電極と第2導電ワイヤとが接続している部分よりも前記ソースリードから遠い位置にある。
【選択図】図1
Description
図1乃至図8は本発明の一実施形態(実施形態1)である半導体装置に係わる図である。図1は樹脂封止体を取り除いた半導体装置の模式的平面図、図2は半導体装置の断面図、図3は半導体装置に組み込まれる半導体チップの模式的平面図、図4は図3のA−A線に沿う断面図、図5はゲート電極パッドをチップのコーナに配置した状態を示すチップの一部を示す平面図、図6はゲート電極パッドをチップの辺の途中に配置した状態を示すチップの一部を示す平面図である。
図9は本発明の他の実施形態(実施形態2)である半導体装置の樹脂封止体を取り除いた模式的平面図、図10は半導体装置の断面図である。
図11は本発明の他の実施形態(実施形態3)である半導体装置の樹脂封止体を取り除いた模式的平面図、図12は半導体装置の断面図である。
図13は本発明の他の実施形態(実施形態4)である半導体装置の樹脂封止体を取り除いた模式的平面図である。
図14は本発明の他の実施形態(実施形態5)である半導体装置の樹脂封止体を取り除いた模式的平面図、図15は半導体装置の断面図、図16は半導体装置の製造で使用するリードフレームの平面図である。
図17は本発明の他の実施形態(実施形態6)である半導体装置の樹脂封止体を取り除いた模式的平面図、図18は半導体装置の断面図である。
図19は本発明の他の実施形態(実施形態7)である半導体装置の樹脂封止体を取り除いた模式的平面図、図20は半導体装置の断面図である。
図21は本発明の他の実施形態(実施形態8)である半導体装置の樹脂封止体を取り除いた模式的平面図である。
図22は本発明の他の実施形態(実施形態9)である半導体装置の模式的断面図である。本実施形態9は、実施形態1のパワートランジスタ1において、封止体2の端面から突出するドレインリード4,ソースリード5,ゲートリード6の3本のリードを、途中で折れ曲がるように成形し、先端は支持基板3の下面と略同じ高さに位置させて延在させた構造になっている。この先端の延在部分60は、パワートランジスタ1を実装基板等に支持基板3を固定する際、3本のリードの先端の延在部分60は実装基板に設けた配線との接続部分になる。実施形態9のパワートランジスタ1は面実装構造になっている。なお、ドレインリード4は支持基板3と同じ電位になることから、封止体2から突出する付け根部分で切断して実装基板には接続しない構造としてもよい。本実施形態8のパワートランジスタ1も実施形態1のパワートランジスタ1と同様の効果を有する。
Claims (12)
- 第1電極パッドが形成された主面を有する半導体チップと、
前記半導体チップが搭載された上面を有する金属製支持基板と、
第1リードと、
前記半導体チップの前記第1電極パッドと前記第1リードとを電気的に接続する第1金属導体と、
前記半導体チップ、前記第1リードの一部、および前記第1金属導体を封止する封止体と、を有し、
前記第1金属導体は、第1部分、第2部分、および第3部分を有し、
前記第1金属導体の前記第1および第2部分は、前記半導体チップの前記第1電極パッドに電気的にボンディングされ、
前記第1金属導体の前記第3部分は、前記第1および第2部分の間に配置され、かつ前記第1および第2部分と電気的に接続され、
前記第1金属導体の前記第3部分と前記半導体チップの前記第1電極パッドとの間には隙間が形成されている、半導体装置。 - 請求項1に記載の半導体装置において、
前記半導体チップの前記第1電極パッドは、第1領域と第2領域とを有し、
前記第1金属導体の前記第1部分は、前記第1電極パッドの前記第1領域の第1部分と電気的にボンディングされ、
前記第1金属導体の前記第2部分は、前記第1電極パッドの前記第2領域の第1部分と電気的にボンディングされている、半導体装置。 - 請求項2に記載の半導体装置において、
前記半導体チップの前記第1電極パッドと前記第1リードとを電気的に接続する第2金属導体をさらに有し、
前記第2金属導体は、第4部分、第5部分、および第6部分を有し、
前記第2金属導体の前記第4および第5部分は、前記半導体チップの前記第1電極パッドに電気的にボンディングされ、
前記第2金属導体の前記第6部分は、前記第4および第5部分の間に配置され、かつ前記第4および第5部分と電気的に接続され、
前記第2金属導体の前記第6部分と前記半導体チップの前記第1電極パッドとの間には隙間が形成されている、半導体装置。 - 請求項3に記載の半導体装置において、
前記第2金属導体の前記第4部分は、前記第1電極パッドの前記第1領域の第2部分と電気的にボンディングされ、
前記第2金属導体の前記第5部分は、前記第1電極パッドの前記第2領域の第2部分と電気的にボンディングされている、半導体装置。 - 請求項2に記載の半導体装置において、
前記半導体チップの前記第1電極パッド上には絶縁膜が形成され、
前記絶縁膜には第1開口部と第2開口部とが形成され、
前記第1電極パッドの前記第1および第2領域は、前記絶縁膜の前記第1および第2開口部からそれぞれ露出した領域である、半導体装置。 - 請求項2に記載の半導体装置において、
第2リードをさらに有し、
前記半導体チップの前記主面には第2電極パッドが形成され、
前記第2リードと前記第2電極パッドとは、第3金属導体を介して電気的に接続されている、半導体装置。 - 請求項6に記載の半導体装置において、
前記第1および第2リードは、平面視において、前記封止体の同一側面から第1方向に沿ってそれぞれ突出している、半導体装置。 - 請求項7に記載の半導体装置において、
前記半導体チップは、平面視において、前記第1電極パッドの前記第1および第2領域が前記第1方向に沿って並んで配置されるように、前記金属製支持基板の前記上面上に搭載されている、半導体装置。 - 請求項8に記載の半導体装置において、
前記金属製支持基板の前記上面とは反対側の下面は、前記封止体から露出している、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1金属導体は、アルミニウムを含む、半導体装置。 - パワートランジスタを備え、前記パワートランジスタと電気的に接続されたソース電極パッドが形成された主面を有する半導体チップと、
前記前記半導体チップが搭載された上面を有する金属製支持基板と、
ソースリードと、
前記半導体チップの前記ソース電極パッドと前記ソースリードとを電気的に接続するアルミニウム製導体と、
前記半導体チップ、前記ソースリードの一部、および前記アルミニウム製導体を封止する封止体と、を有し、
前記アルミニウム製導体は、第1部分、第2部分、および第3部分を有し、
前記アルミニウム製導体の前記第1および第2部分は、前記半導体チップの前記ソース電極パッドに電気的にボンディングされ、
前記アルミニウム製導体の前記第3部分は、前記第1および第2部分の間に配置され、かつ前記第1および第2部分と電気的に接続され、
前記アルミニウム製導体の前記第3部分と前記半導体チップの前記ソース電極パッドとの間には隙間が形成されている、半導体装置。 - 第1電極パッドが形成された主面を有する半導体チップと、
前記半導体チップが搭載された上面を有する金属製支持基板と、
第1リードと、
前記半導体チップの前記第1電極パッドと前記第1リードとを電気的に接続する第1金属導体と、
前記半導体チップ、前記第1リードの一部、および前記第1金属導体を封止する封止体と、を有する、半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013188170A JP5665206B2 (ja) | 2013-09-11 | 2013-09-11 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013188170A JP5665206B2 (ja) | 2013-09-11 | 2013-09-11 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011086201A Division JP5388235B2 (ja) | 2011-04-08 | 2011-04-08 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014218996A Division JP2015019115A (ja) | 2014-10-28 | 2014-10-28 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014027293A true JP2014027293A (ja) | 2014-02-06 |
JP5665206B2 JP5665206B2 (ja) | 2015-02-04 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013188170A Expired - Lifetime JP5665206B2 (ja) | 2013-09-11 | 2013-09-11 | 半導体装置 |
Country Status (1)
Country | Link |
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JP (1) | JP5665206B2 (ja) |
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---|---|
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
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