JP2008533694A - カップ形状のリードフレームとメサおよび谷を有するリードフレームとの間に置かれたダイを含む半導体パッケージ - Google Patents

カップ形状のリードフレームとメサおよび谷を有するリードフレームとの間に置かれたダイを含む半導体パッケージ Download PDF

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Abstract

半導体パッケージは、上部リードフレームと下部リードフレームとの間にフリップチップ形式で置かれたダイを含む。下部リードフレームは、ダイの下面の端子と整列した接点を有する。上部リードフレームは、ダイの上側の端子と接触しており、上部リードフレームの縁は、ダイの縁で下方に曲がっているので、上部リードフレームはカップ形状となっている。上部リードフレームの縁は下部リードフレームの別の部分と接触しているので、パッケージの接点はすべて同一平面上にあり、プリント回路基板の表面に取り付けることができる。ダイの端子は、はんだ層によってリードフレームに電気的に接続されている。リードフレームにダイを接続するそれぞれのはんだ層の厚さは、数多くの熱サイクルを通してパッケージの性能を最適化するようにあらかじめ定められる。これは、下部リードフレームを、複数のメサとともに、二重はんだリフロー処理を用いて製造することで行なわれる。

Description

発明の分野
この発明は、半導体ダイのパッケージに関し、特に、ダイの両側に端子を有する垂直ＭＯＳＦＥＴなどの半導体ダイのパッケージに関する。
背景
小型で、製造が容易で、かつ経済的な半導体ダイのパッケージに対するニーズが依然としてある。特に、ダイの両側の端子に接続するように使用できるパッケージが必要とされている。たとえば、垂直パワーＭＯＳＦＥＴは、平面またはトレンチゲートのいずれの種類でも、典型的には、ダイの前側にソース端子およびゲート端子があり、ダイの後側にドレイン端子がある。したがって、パッケージはダイの両側に対する接続性を備えていなければならない。同様に、集積回路は、過渡効果を最小限に抑えるために、前側に対する接地接触を必要とする場合がある。
特に、高周波ＤＣ−ＤＣ変換器などの高品質の電子システムでは、現在、垂直トレンチＭＯＳＦＥＴが広く用いられている。これらの部品は、デスクトップおよびノートブックのコンピュータおよびサーバで使用される。これらの用途では、ＭＯＳＦＥＴが有する電気抵抗および熱抵抗は最小であることが肝要である。
米国特許第６，７４４，１２４号は、多くの利点を有する半導体ダイパッケージを記載している。たとえばトレンチＭＯＳＦＥＴであるダイは、カップ形状のリードフレーム内部にフリップチップの態様で取り付けられている。ダイの上側のドレイン端子は、カップ形状のリードフレームと電気的に接触しており、リードフレームは、ダイの下面と同一平面になるよう構成されたリードを有し、ダイの下面には、ソース端子およびゲート端子が配置されている。
上記で参照した特許に記載されているパッケージは優れた電気特性および熱特性を有しているが、より良好な熱特性および電気特性を有するパッケージが依然として求められている。さらに、パッケージは、障害なく数多くの熱サイクルに耐え得るのに十分なほど頑丈にすべきであり、かつ、ダイの下面を傷がつかないように保護すべきである。
概要
この発明に従う半導体パッケージでは、上部リードフレームと下部リードフレームとの間に半導体ダイが置かれている。上部リードフレームは、カップ形状であり、ダイの上側の端子と電気的に接触している。下部リードフレームは、ダイの底部上の１つまたは複数の端子と電気的に接触している接点を含む。上部リードフレームの端部は、下部リードフレームの一部であるそれぞれの接点と電気的に接続されている。ダイの底部の端子も、下部リードフレームの一部であるそれぞれの接点と電気的に接続されている。
下部リードフレームは、一連の一段高いメサおよび谷を含む。一段高いメサは、谷によって分離されている。ダイの底部の端子は、下部リードフレームのメサを概ね覆っているはんだの層を介して、下部リードフレームに接続されている。上部リードフレームの端部
は、下部リードフレームの空洞に収容されている。
ダイの上側の端子は、はんだの層を介して上部リードフレームに接続されている。ダイに面する上部リードフレームの表面には、上部リードフレームとダイとの間でより大きいコンプライアンスを可能にする複数の溝があり、それによって、パッケージが熱サイクルを受けたときに、はんだ層および／またはダイのひび割れを最小限に抑えられる。上部リードフレームの上面は、完成したパッケージで露出させたままにして、パッケージからの熱伝達を最大にするようにしてもよい。
この発明の一局面に従って、上部はんだ層および下部はんだ層の相対的な厚さを、いずれのはんだ層にも破損または亀裂を生じさせることなく、パッケージが数多くの熱サイクルに耐えられるように設定する。概して、上部はんだ層には上部リードフレームとダイとの間でより広い接触領域があるので、上部はんだ層は下部はんだ層より薄くなっている。
上部はんだ層と下部はんだ層との厚さの相対的な比率は、独自のダブルリフロー処理によって得られる。この処理に従って、まず、下部リードフレーム、典型的にはメサの頂部にはんだペーストの滴を加える。それからはんだペースト滴の上にダイを置くと、はんだペーストが再び流れ出す。はんだペーストは、再び流れ出すと、下部リードフレームの谷に流れ込むはんだ層を形成する。
ダイと下部リードフレームとを接続するはんだが再び流れた後、ダイの上側にはんだペースト滴を加え、上側リードフレームを、ダイの後側のはんだペースト滴の上に載せて、ダイを覆うように所定の位置に置く。同時に、または個別の処理ステップとして、上部リードフレームが接触することになる下部リードフレームの部分にはんだペーストを置く。次に、第２のリフロー処理を行なう。はんだペーストが再び流れ出すと、ダイは、下部リードフレームから、上部および下部リードフレームの中間の位置まで浮き上がり、はんだが下部リードフレームの谷から引き出される。このダイの浮き上がりは、はんだの表面張力の結果として起こるものである。下部および上部リードフレームにそれぞれ加えるはんだペーストの分量を調整することにより、上部および下部リードフレームの間のダイの位置を最適化する。
でき上がったパッケージは、ダイの上側および下側の端子と上部および下部リードフレームとの間でそれぞれ、優れた電気伝導性および熱伝導性を備えている。ダイの上側および下側の端子のための接点は、単一の面に配置されているので、プリント回路基板またはその他の平坦な面の表面実装には理想的である。このパッケージは極薄かつ小型にすることが可能であり、かつ、はんだまたはダイに亀裂を生じさせることなく、数多くの熱サイクルに耐え得る。
この発明のパッケージは、数多くのさまざまな半導体ダイに用いることができるが、特に垂直パワーＭＯＳＦＥＴに適しており、ここでは、ドレイン端子は典型的にはダイの上側（後側）にあり、ソース端子およびゲート端子はダイの底部（前側）にある。
詳細な説明
図１Ａおよび図２は、この発明に従う上部リードフレーム１０および下部リードフレーム１２の斜視図である。上部リードフレーム１０はカップ形状であり、比較的平坦な中央部１０２と、足部１０６Ａおよび１０６Ｂで終端をなす下方に曲げられた側部１０４とを備えている。下部リードフレーム１２は、タイバー（図示せず）が切断された後を示しており、ドレイン接点１２２および１２４と、ソース接点１２６と、ゲート接点１２８との４つの構成要素を含む。上部リードフレーム１０における、板金が曲がって側部１０４を
形成している箇所に、長手方向の開口１０１および１０３が形成されている。
上部リードフレーム１０および下部リードフレーム１２は、厚さ０．００６インチから０．０１２インチの銅合金板で作ることができる。銅合金は、合金１９４であってもよい。図示しているように、下部リードフレーム１２は、部分的にエッチング処理されて、ソース接点１２６上に複数の一段高いメサ１２１を形成し、ゲート接点１２８上に複数の一段高いメサ１２３を形成している。さらに、エッチング処理を用いて、ドレイン接点１２２および１２４に、長手方向の空洞１２５および１２７をそれぞれ形成している。メサ１２１および１２３ならびに空洞１２５および１２７は、下部リードフレーム１２の銅合金を化学溶液でエッチング処理して、元の厚さの約半分の厚さにすることで形成してもよい。代替的に、メサ１２１および１２３ならびに空洞１２５および１２７は、連続的な打抜き加工によって形成してもよい。
図１Ｂは、側壁１１２を有する上部リードフレーム１１の代替的な形態を示す斜視図である。
図３および図４は、上部リードフレーム１０の下側および下部リードフレーム１２の上側をそれぞれ示す図である。図３に示すように、上部リードフレーム１０の下面を部分的にエッチング処理することで、十字形の溝１０５が形成されている。後述するように、溝１０５によって、熱サイクル時の半導体ダイを伴なう上部リードフレーム１０のコンプライアンスが向上する。溝１０５によって、熱サイクル時の応力の蓄積が減少する。溝１０５は、上部リードフレーム１０を厚さ０．００２インチから０．００６インチにエッチング処理することで形成してもよい。図１２Ａから図１２Ｄは、上部リードフレーム１０および１１の下側に形成できる溝のいくつかのパターンを示しており、単一の十字（図１２Ａ）、二重の十字（図１２Ｂ）、および一連の並列の溝（図１２Ｃおよび図１２Ｄ）を含む。しかしながら、上部リードフレーム１０にあまり多くの溝を形成すると、リードフレームの強度が減少し、成形処理時にダイに亀裂の生じる危険性が増すことが分かっている。成形処理中は、上部リードフレーム１０の平坦な中央部１０２が、ダイに亀裂を生じさせる可能性のある特異な力からダイを保護している。
図４は、タイバー１２９が切断される前の下部リードフレーム１２の上面図を示す。当然ながら、当業者であれば、リードフレーム１２は通常はパネルのアレイにおける単一のパネルであり、それらのパネルの各々は単一のパッケージを形成し、それらのパネルはすべて同時に処理されることを理解するであろう。直交した破線は、パッケージ同士が切り離されるときに、下部リードフレーム１２がダイスカット鋸またはパンチ工具で切断される箇所を示している。斜線の入った領域は、下部リードフレーム１２のエッチング処理されていない部分を表し、空白の領域は、メサ１２１および１２３ならびに空洞１２５および１２７を形成するためにエッチング処理された領域を表わしている。
図５は、上部リードフレーム１０および下部リードフレーム１２を含む半導体パッケージ２０の断面図を示す。図５は、図３および図４に示す切断線５−５に沿ったものである。パッケージ２０は、上部リードフレーム１０と下部リードフレーム１２との間に置かれた半導体ダイ１４を含む。この実施例では、半導体ダイ１４は、ダイ１４の上面にドレイン端子（図示せず）とダイ１４の下面にソース端子およびゲート端子（図示せず）とを有する垂直トレンチＭＯＳＦＥＴを含む。
ダイ１４の上面のドレイン端子は、上部はんだ層１６によって上部リードフレーム１０に電気的かつ熱的に接続されており、図示のように上部リードフレーム１０の下面の溝１０５の中に延在している。上部リードフレーム１０の足部１０６Ａは、ドレイン接点１２４の空洞１２７の中に延在しており、はんだ層１７Ａを介してドレイン接点１２４と電気
的かつ熱的に接触している。同様に、上部リードフレーム１０の足部１０６Ｂは、ドレイン接点１２２の空洞１２５の中に延在しており、はんだ層１７Ｂを介してドレイン接点１２２と電気的かつ熱的に接触している。後述するように、はんだ層１７Ａおよび１７Ｂは、同時に堆積させるようにしてもよい。一部の実施例では、ドレイン接点の空洞１２５および１２７を省いてもよい。
再びダイ１４の下面を参照して、ソース端子（図示せず）は、はんだ層１８Ａを介してソース接点１２６に電気的かつ熱的に接続されており、メサ１２１の上面からダイ１４のソース端子まで延在している。同様に、ダイ１４のゲート端子（図示せず）は、はんだ層１８Ｂを介してゲート接点１２８に電気的かつ熱的に接続されており、メサ１２３の上面からダイ１４のゲート端子まで延在している。後述するように、はんだ層１８Ａおよび１８Ｂは、下部はんだ層１８として同時に堆積させてもよい。
パッケージ２０の残りの領域は、典型的にはNitto 8000CH4などのプラスチックであり、かつ、パッケージ２０のダイ１４およびその他の構成要素のための保護カプセルを形成する成形化合物で埋められている。特に、成形化合物１３は、ソース接点１２６上のメサ１２１間の領域を埋めている。
図５に示すように、下部はんだ層１８は、概して、上部はんだ層１６より分厚い。したがって、下部はんだ層１８の方が頑丈であり、かつ、ダイ１４と下部リードフレーム１２の要素との間の横方向の拡張量の差によりよく耐えることができる。その一方、上部はんだ層１６は、ダイ１４と上部リードフレーム１０との接触領域がより大きい。これによって、上部はんだ層１６の強度が増すので、結果的に、上部はんだ層１６を下部はんだ層１８ほど頑丈にする必要がなくなる。さらに、上部リードフレーム１０内に形成された十字形の溝１０５によって、上部リードフレーム１０が上部はんだ層１６にかける横応力が減少し、その上、パッケージ２０が繰り返し熱サイクルを受けたときに、上部はんだ層１６がひび割れたり破損したりする傾向が減少する。典型的には、上部はんだ層１６と下部はんだ層１８との厚さの比率は、１：１０から１：２の範囲にある。たとえば、一実施例では、上部はんだ層１６は厚さ１．１ミリメートルであり、下部はんだ層１８は厚さ２．８ミリメートルであった。別の実施例では、上部はんだ層１６は厚さ０．４ミリメートルであり、下部はんだ層１８は厚さ３．０ミリメートルであった。概して、満足のいく結果が得られたところでは、下部はんだ層は厚さが２．０ミリメートルを上回っており、上部はんだ層は厚さが１．２ミリメートル未満である。
図６および図７は、半導体パッケージ２０の上面図および底面図をそれぞれ示している。図６に関して、上部リードフレーム１０の上面を露出したままにすることで、パッケージ２０がダイ１４から熱を外部環境（たとえば、大気）に伝達する能力が向上することに留意されたい。
下部リードフレーム上に一段高いメサの異なるパターンを形成してもよい。たとえば、図８は、下部リードフレーム１５の底面図を示しており、ここでは、ソース接点１５２は、パドル状部分１５２Ａから１５２Ｆに分かれており、それらはソース接点１５２に形成されたスロットによって分離されている。部分１５２Ａから１５２Ｆの各々は、４つの一段高いメサ１５４を有する。ゲート接点１５６およびドレイン接点１５８は、図４に示した、下部リードフレーム１２のゲート接点およびドレイン接点と類似のものである。
好ましくは、ダイの不動態層にシリコンベースのダイコーティングを施して、不動態層のひび割れの防止を助けるようにする。許容可能であると判明しているダイコーティングの１つに、ダウコーニング（Dow Corning）HIPEC Q1-4939がある。図８に示した種類の下部リードフレームを有するパッケージは、ダイコーティングとともに−６５℃から＋１５
０℃の１０００回の熱サイクルに耐えて、ダイ、はんだまたは不動態に亀裂が生じることはなかった。
図１１Ａから図１１Ｋは、図５に示す半導体パッケージ２０の製造プロセスを示す。図１１Ａから図１１Ｋは概略図であり、原寸に比例して作成されたものではないことに留意されたい。
図１１Ａに示すように、このプロセスは、下部リードフレーム１２から開始し、従来の態様（典型的には打抜き加工）で形成する。それから、下部リードフレーム１２を、好ましくは上述した処理を用いて部分的にエッチングして、ソース接点１２６上にメサ１２１を形成し、ゲート接点１２８上にメサ１２３を形成し、ドレイン接点１２２に空洞１２５を形成し、ドレイン接点１２４に空洞１２７を形成する。
図１１Ｂに示すように、メサ１２１の上面にはんだペースト滴２０１を分配し、メサ１２３の上面にはんだペースト滴２０３を分配する。後述するように、滴２０１および２０３の分量は、完成したパッケージにおいて上部および下部はんだ層が正確な厚さになるのを助けるように設定する。図１３Ａは、図８に示したリードフレーム１５のメサ１５４上に配置されたはんだペースト滴２０２のあるパターンを示す。図１３Ｂに示すように、はんだペースト滴２０２の各々の直径は１．０ｍｍであり、はんだペースト滴２０２の各々の高さは０．３４ｍｍであるので、体積は０．０００２７ｃｃとなる。リードフレーム１５のソース接点上には合計６つの滴２０２があるので、はんだペースト滴２０２を合わせた体積は、約０．００１６２ｃｃである。この処理が完了すると、後述するように、厚さ３．５ミリメートルの下部はんだ層ができる。
次に、図１１Ｃに示すように、はんだペースト滴２０１および２０３の上に半導体ダイ１４を置き、ソース端子１４Ｓを滴２０１と接触させ、かつ、ゲート端子を滴２０３と接触させるようにする。
そして、はんだペーストを加熱して再び流れ出させる。この最初のリフローによって、はんだはメサ１２１と１２３との間およびその周囲の谷に流れ込み、ダイ１４はソース接点１２６およびゲート接点１２８に向かって下方に据え付けられる。その結果を図１１Ｄに示している。完成したパッケージでは、下部リードフレーム１２およびダイ１４の間の、大きい、横方向に拡張するはんだ層によって、当該はんだ層およびダイにより大きな応力がかかる傾向があるので、好ましくは、再び流れ出すはんだをダイの定められた領域に制限するようにする。したがって、図９に示すように、ダイ１４を、ソースパッドとドレインパッドを分離して、その各々を不動態層で囲むような構造にするのが望ましい。図９は、ダイ１４の前側の図である。ソース端子は別個のソースパッド１５０、１５２、１５４、１５６、１６０に分離され、ゲートパッドはゲート端子に接続されている。はんだペースト滴が溶解すると、不動態層１７０は、はんだが１つのパッドから別のパッドに流れるのを防ぐバリアとして作用する。
図１１Ｅに示すように、次に空洞１２５および１２７にはんだペースト滴２０５を分配し、さらに、図１１Ｆに示すように、ダイ１４の後側にはんだペースト滴２０７を、ドレイン端子と接触するように分配する。代替的に、はんだペースト滴２０７をはんだペースト滴２０５と同じステップで堆積させてもよい。はんだペースト滴２０７のサイズを、はんだペースト滴２０１および２０３のサイズとの関係で正確なレベルに設定し、完成したパッケージで上部および下部はんだ層の所望の厚さが得られるようにする。図１４Ａは、ダイ１４の後側に配置可能なはんだペースト滴２０８の代替的なパターンを示す。図１４Ｂに示すように、はんだペースト滴２０８の各々の直径は１．４ｍｍであり、はんだペースト滴２０８の各々の高さは０．４５ｍｍであるので、体積は０．０００６８ｃｃとなる
。ダイ１４の後側には合計４つの滴２０８があるので、はんだペースト滴２０８を合わせた体積は、約０．００２７ｃｃである。この処理が完了すると、後述するように、厚さ０．８ミリメートルの上部はんだ層ができる。
図１１Ｇに示すように、はんだペースト滴２０５および２０７の上に上部リードフレーム１０を置き、足部１０６がはんだペースト滴２０５と接触するようにする。
次に、第２のリフロー処理を行なう。第２のリフロー処理では、はんだペースト滴２０５および２０７が溶融すると、上部リードフレーム１０は最初ダイ１４に向かって据え付けられる。しかしながら、はんだが溶融し続けると、結果として生じる液状のはんだの表面張力により、ダイ１４が上部リードフレーム１０に向かって上方に引っ張られる傾向がある。これによって、ダイ１４は下部リードフレーム１２から離れて浮き上がる。その結果、ダイ１４とソース接点１２６との間のはんだがメサ１２１間の谷からメサ１２１の上面に引き出される。この処理の一連の段階を図１１Ｈから図１１Ｊに示している。図１１Ｈおよび図１１Ｉははんだペースト滴２０７を平坦化するところを示し、図１１Ｊは上部はんだ層１６ならびに下部はんだ層１８Ａおよび１８Ｂを形成するところを示す。上部はんだ層１６の表面張力のために、ダイ１４は上部リードフレーム１０と下部リードフレーム１２との間の所望の位置で吊り下げられる。上述したように、ダイ１４の実際の位置は、主にはんだペースト滴２０１および２０７のそれぞれのサイズによって（さらに、それより低い程度ではんだペースト滴２０３のサイズによって）定められる。当業者であれば、試行錯誤で処理を行なうことにより、はんだペースト滴のサイズを調整して、所望の厚さの上部および下部はんだ層を作ることができるであろう。
最後に、この構造体をトランスファー成形装置で処理し、タイバーを切断して、図１１Ｋに示す半導体パッケージ２０を作る。好ましくは、ボッシュマンフレックススター（Boschman Flexstar）3020成形システムを用いて成形を行ない、ディスコ（Disco）DAD341のこ盤を用いてパッケージを切り分ける。米国特許第５，０９８，６２６号および第６，６１３，６０７号に記載された技法を有利に用いることが可能であり、その各々を引用によって全体的に本明細書に援用する。空洞を有する下面の代わりに平坦な下面を有する挿入物を代用することで、ボッシュマンの装置を改良すれば有用であることが分かった。挿入物の下面は（シールフィルムを通して）上部リードフレームの上面と接触しており、空洞をなくすことで、ダイが挿入物の圧力下でひび割れる傾向が減少すると判明した。
ここで説明した半導体パッケージは極めて効率的かつ頑丈であり、さらにさまざまなダイのサイズに適合可能である。たとえば、活性ダイ１４Ａが小さすぎてそれ自身で取付できない場合、パッケージの内側に「ダミー」ダイを取り付けてもよい。たとえば、図１０に示すように、活性ダイ１４Ａが小さすぎてパッケージ２０に取付できない場合、ダイ１４Ａの隣にダミーダイ１４Ｂを取り付けて、両方のダイ１４Ａおよび１４Ｂが図５に示すダイ１４と本質的に同じ空間を占めるようにしてもよい。
この発明を説明の目的で特定の実施例と関連させて説明したが、この発明はそれらに限定されるものではない。この発明の範囲から逸脱することなく、さまざまな適合化および変形が可能である。したがって、前掲の特許請求の精神および範囲は、前述の説明に限定されることはない。
上部リードフレームの斜視図である。 上部リードフレームの代替の実施例の斜視図である。 下部リードフレームの斜視図である。 上部リードフレームを下から見た図である。 下部リードフレームを上から見た平面図である。 この発明に従う半導体パッケージの断面図である。 半導体パッケージを上から見た図である。 半導体パッケージを下から見た図である。 下部リードフレームの代替の形態の斜視図である。 半導体ダイを下から見た図である。 パッケージにおいて、単一のより大きい活性ダイと置換えることのできる小さい活性ダイおよびダミーダイを示す図である。 この発明の半導体パッケージの製造プロセスのステップを示す図である。 この発明の半導体パッケージの製造プロセスのステップを示す図である。 この発明の半導体パッケージの製造プロセスのステップを示す図である。 この発明の半導体パッケージの製造プロセスのステップを示す図である。 この発明の半導体パッケージの製造プロセスのステップを示す図である。 この発明の半導体パッケージの製造プロセスのステップを示す図である。 この発明の半導体パッケージの製造プロセスのステップを示す図である。 この発明の半導体パッケージの製造プロセスのステップを示す図である。 この発明の半導体パッケージの製造プロセスのステップを示す図である。 この発明の半導体パッケージの製造プロセスのステップを示す図である。 この発明の半導体パッケージの製造プロセスのステップを示す図である。 上部リードフレームの下側に形成できる溝のいくつかのパターンを示す図である。 上部リードフレームの下側に形成できる溝のいくつかのパターンを示す図である。 上部リードフレームの下側に形成できる溝のいくつかのパターンを示す図である。 上部リードフレームの下側に形成できる溝のいくつかのパターンを示す図である。 許容可能な下部はんだ層を設けるために、図８に示す下部リードフレームのソース接点上に配置できるはんだペースト滴のパターンおよびサイズを示す図である。 許容可能な下部はんだ層を設けるために、図８に示す下部リードフレームのソース接点上に配置できるはんだペースト滴のパターンおよびサイズを示す図である。 許容可能な上部はんだ層を設けるために、ダイの後側に配置できるはんだペースト滴のパターンおよびサイズを示す図である。 許容可能な上部はんだ層を設けるために、ダイの後側に配置できるはんだペースト滴のパターンおよびサイズを示す図である。

Claims (18)

  1. 半導体パッケージであって、
    半導体ダイを含み、半導体ダイは、前記ダイの上面に第１の端子と、前記ダイの下面に少なくとも第２の端子とを有し、さらに
    前記第１の端子と電気的に接触している上部リードフレームを含み、前記上部リードフレームは、前記半導体ダイの一対の対向する縁で下方に延在する曲がった部分を有し、前記曲がった部分の各々は足部で終端をなし、さらに
    少なくとも２つの接点を含む下部リードフレームを含み、前記接点のうちの第１の接点は、前記第１の接点の上面に形成された複数の一段高いメサを有し、前記メサは谷によって分離されており、さらに
    前記上部リードフレームに前記ダイの前記第１の端子を接続する第１のはんだ層と、
    前記下部リードフレームの前記第１の接点に前記ダイの前記第２の端子を接続する第２のはんだ層とを含む、半導体パッケージ。
  2. 前記第２のはんだ層は前記第１のはんだ層より分厚い、請求項１に記載の半導体パッケージ。
  3. 前記上部リードフレームの下面に溝が形成されている、請求項１に記載の半導体パッケージ。
  4. 前記溝は、前記上部リードフレームの前記下面に十字の形状で形成されている、請求項３に記載の半導体パッケージ。
  5. 前記第１のはんだ層は前記溝の中に延在している、請求項３に記載の半導体パッケージ。
  6. 前記第２のはんだ層は前記メサの各々の上面を覆っている、請求項１に記載の半導体パッケージ。
  7. 前記下部リードフレームの前記接点のうちの第２の接点に前記上部リードフレームを接続する第３のはんだ層を含む、請求項１に記載の半導体パッケージ。
  8. 前記接点のうちの前記第２の接点は、その上面に空洞が形成されている、請求項７に記載の半導体パッケージ。
  9. 成形化合物から形成される保護カプセルを含み、前記成形化合物は前記少なくとも２つの接点を分離している、請求項１に記載の半導体パッケージ。
  10. 前記谷は前記成形化合物を含む、請求項９に記載の半導体パッケージ。
  11. 前記ダイの一部の上に不動態層が覆い被さっており、前記不動態層はシリコンベースの層でコーティングされている、請求項１に記載の半導体パッケージ。
  12. 前記上部リードフレームは、前記ダイの対向する縁の第２の対を越えて下方に延在する一対の側壁を含む、請求項１に記載の半導体パッケージ。
  13. 垂直ＭＯＳＦＥＴ用パッケージであって、
    前記垂直ＭＯＳＦＥＴを含む半導体ダイを含み、前記ダイは、前記ダイの上面にドレイン端子と、前記ダイの下面にゲート端子とを有し、さらに
    前記ドレイン端子と電気的に接触している上部リードフレームを含み、前記上部リードフレームは、前記半導体ダイの対向する縁で下方に延在する曲がった部分を有し、前記曲がった部分の各々は足部で終端をなし、さらに
    ソース接点とゲート接点と一対のドレイン接点とを含む下部リードフレームを含み、前記ソース接点および前記ゲート接点の各々は、その上面に形成された複数の一段高いメサを有し、前記一段高いメサは谷によって分離されており、前記ソース接点、ゲート接点およびドレイン接点は、同一平面上にある下面を有し、さらに
    前記上部リードフレームに前記ドレイン端子を接続する第１のはんだ層と、
    前記ソース接点に前記ソース端子を接続する第２のはんだ層と、
    前記ゲート接点に前記ゲート端子を接続する第３のはんだ層と、
    成形化合物から形成される保護カプセルとを含み、前記成形化合物の一部は、前記第１および第２の接点を分離する、垂直ＭＯＳＦＥＴ用パッケージ。
  14. 前記ソース接点は、スロットによって分離された複数のパドル状部分を含み、前記パドル状部分の各々は、複数の前記一段高いメサを含む、請求項１３に記載のパッケージ。
  15. 半導体パッケージを製造する方法であって、
    下部リードフレームを設けるステップを含み、前記下部リードフレームは、少なくとも第１の接点および第２の接点を有し、さらに
    前記下部リードフレームを部分的にエッチング処理して前記第１の接点に複数の一段高いメサを形成するステップを含み、前記メサは谷によって分離されており、さらに
    前記メサ上に第１の複数のはんだペースト滴を分配するステップと、
    前記第１の複数のはんだペースト滴上に半導体ダイを置くステップと、
    前記第１の複数のはんだペースト滴の第１のリフローを行なって、前記ダイと前記下部リードフレームとの間に第１のはんだ層を形成するステップと、
    前記ダイの上面に第２の複数のはんだペースト滴を分配するステップと、
    前記第２の複数のはんだペースト滴上に上部リードフレームを置くステップとを含み、前記上部リードフレームは前記上部リードフレームの対向する端部に曲がった部分を含み、前記曲がった部分の各々は下方に延在して足部で終端をなし、さらに
    前記複数のはんだペースト滴および前記第１のはんだ層の第２のリフローを行なうステップを含む、方法。
  16. 前記空洞に第３の複数のはんだペースト滴を分配するステップと、前記足部を前記第３の複数のはんだ滴のうちの１つと接触させるステップを含む、請求項１５に記載の方法。
  17. 前記第２のリフロー時に、前記第１のはんだ層の一部が前記谷から流れる、請求項１５に記載の方法。
  18. 前記第２のリフロー時に、前記下部リードフレームと前記ダイとの間の垂直な距離が大きくなる、請求項１５に記載の方法。
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