DE112005002899B4 - Halbleiterbauelement mit einem Chip, der zwischen einer becherförmigen Leiterplatte und einer Leiterplatte mit Mesas und Tälern angeordnet ist, und Verfahren zur dessen Herstellung - Google Patents

Halbleiterbauelement mit einem Chip, der zwischen einer becherförmigen Leiterplatte und einer Leiterplatte mit Mesas und Tälern angeordnet ist, und Verfahren zur dessen Herstellung Download PDF

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Abstract

Halbleiterbauteil (20) umfassend: einen Halbleiterchip (14) mit einem ersten Anschluss auf einer oberen Oberfläche des Halbleiterchips (14) und wenigstens einem zweiten Anschluss auf einer unteren Oberfläche des Halbleiterchips (14); einen oberen Leiterrahmen (10) in elektrischem Kontakt mit dem ersten Anschluss, wobei der obere Leiterrahmen (10) abgebogene Abschnitte (104) aufweist, die sich nach unten um ein Paar von gegenüberliegenden Rändern des Halbleiterchips (14) erstrecken, wobei jeder der abgebogenen Abschnitte (104) in einem Fuß (106A, 106B) endet; einen unteren Leiterrahmen (12), der wenigstens zwei Kontakte (124, 126) aufweist, wobei ein erster (126) der Kontakte eine Vielzahl von erhöhten Mesas (121) aufweist, die auf einer oberen Oberfläche des ersten Kontakts (126) ausgebildet sind, wobei die Mesas (121) durch Täler voneinander getrennt sind; eine erste Lötmittelschicht (16), die den ersten Anschluss des Halbleiterchips (14) mit dem oberen Leiterrahmen (10) verbindet; eine zweite Lötmittelschicht (18A), die den zweiten Anschluss des Halbleiterchips (14) mit dem ersten Kontakt (126) des unteren Leiterrahmens (12) verbindet, und eine dritte Lötmittelschicht (17A), die den oberen Leiterrahmen (10) mit einem zweiten der Kontakte (124) der unteren Leiterrahmen (12) verbindet.

Description

  • Die Erfindung bezieht sich auf Gehäuse beziehungsweise Verpackungen für Halbleiterchips, und insbesondere auf ein Gehäuse für einen Halbleiterchip, beispielsweise einen vertikalen MOSFET, der Anschlüsse auf beiden Seiten des Chips hat.
  • Es gibt einen andauernden Bedarf für Gehäuse für Halbleiterchips, die kompakt, einfach herzustellen und ökonomisch sind. Es gibt einen speziellen Bedarf für Gehäuse, die verwendet werden können, um Verbindungen mit Anschlüssen auf beiden Seiten des Chips zu machen. Beispielsweise haben vertikale Leistungs-MOSFET's, ob es sich um planare oder Trench-Gate-Varianten handelt, typischerweise Source- und Gate-Anschlüsse auf der Vorderseite des Chips und einen Drain-Anschluss auf der Rückseite des Chips. Das Gehäuse muss daher die Anschlussmöglichkeit auf beiden Seiten des Chips bieten. In ähnlicher Weise können integrierte Schaltungen einen Erdkontakt auf der Vorderseite benötigen, um Übergangseffekte auf ein Minimum herabzusetzen.
  • Vertikale Trench-MOSFET's werden insbesondere nun in weitem Umfang bei hoch entwickelten Elektroniksystemen, beispielsweise Hochfrequenz-Gleichstrom-Gleichstrom-Umsetzern, verwendet. Diese Komponenten werden in Desktop- und Notebook-Computern und Servern verwendet. In diesen Anwendungsfällen ist es kritisch, dass die MOSFET's einen minimalen elektrischen und thermischen Widerstand haben.
  • US 6 744 124 B1 beschreibt ein Halbleiterchipbauteil, das viele Vorteile hat. Der Chip, beispielsweise ein Trench-MOSFET, ist in der Art eines Flip-Chips in einem becherförmigen Leiterrahmen montiert. Der Drain-Anschluss auf der Oberseite des Chips ist in elektrischem Kontakt mit dem becherförmigen Leiterrahmen, die Leitungen hat, die so konfiguriert sind, dass sie in einer Ebene mit der unterseitigen Oberfläche des Chips liegen, auf dem die Source- und Gate-Anschlüsse liegen.
  • US 2004/0 104 489 A1 offenbart ein über die Source-Elektrode montiertes Halbleiterbauteil, welches einen Halbleiterchip mit einer ersten und einer zweiten einander gegenüberliegenden Hauptoberflächen aufweist, wobei die ersten und zweiten hauptsächlichen Elektroden auf den jeweiligen hauptsächlichen Oberflächen angeordnet sind und eine Steuerelektrode auf der zweiten hauptsächlichen Oberflächen angeordnet ist. Ein dünner Metallklipp ist elektrisch mit der ersten Hauptelektrode des Chips verbunden. Der dünne Metallklipp hat einen relativ großen Oberflächenbereich, und der Widerstand des Bauteils, der durch den Skin-Effekt verursacht wird, wird dadurch bei Hochfrequenzanwendungen reduziert.
  • US 6 762 967 B1 offenbart ein Verfahren und eine Vorrichtung zum Verpacken mehrerer Chip-Bauelemente. Das Verfahren umfasst, dass mehrere untere Leitungsrahmen, die über Schienen miteinander gekoppelt sind, bereitgestellt werden, um eine untere Leitungsrahmenanordnung zu bilden, und mehrere obere Leitungsrahmen, die über Schienen miteinander gekoppelt sind, bereitgestellt werden, um eine obere Leitungsrahmenanordnung zu bilden. Diese werden zwischen den oberen und unteren Leitungsrahmenanordnungen angeordnet, und die oberen und unteren Leitungsrahmenanordnungen werden miteinander gekoppelt. Die Dies werden an Die-Anbringungsflächen der unteren Leitungsrahmen angebracht und mit den oberen Leitungsrahmen mit Lot-Bumps gekoppelt. Ein Formkörper wird um die oberen und unteren Leitungsrahmen herum mit den Dies dazwischen angeordnet, und die Schienen werden von den oberen und unteren Leitungsrahmen entfernt, wodurch mehrere Chip-Bauelemente bereitgestellt werden.
  • US 2004/0 063 240 A1 offenbart ein Halbleiterchipgehäuse umfassend: einen Halbleiterchip mit einer ersten Oberfläche, einer zweiten Oberfläche und einem vertikalen Leistungs-MOSFET, der einen Gate-Bereich und einen Source-Bereich an der ersten Oberfläche und einen Drain-Bereich an der zweiten Oberfläche aufweist; eine Drain-Klemme, die eine Hauptoberfläche aufweist und elektrisch an den Drain-bereich gekoppelt ist; einen Gate-Leiter, der elektrisch an den Gate-Bereich gekoppelt ist; einen Source-Leiter, der elektrisch an den Source-Bereich gekoppelt ist; und ein nichtleitendes Vergussmaterial, das den Halbleiterchip einbettet, wobei die Hauptoberfläche der Drain-Klemme durch das nichtleitende Vergussmaterial freigelegt ist.
  • Während das Gehäuse, das in dem oben erwähnten Patent beschrieben ist, hervorragende elektrische und thermische Eigenschaften hat, gibt es immer noch einen Bedarf für ein Gehäuse, das noch bessere thermische und elektrische Charakteristiken hat. Darüber hinaus sollte das Bauteil genügend stabil sein, so dass es in der Lage ist, zahlreiche Wärmezyklen aushalten zu können, ohne zu versagen, und die untere Oberfläche des Chips sollte gegen ein Zerkratzen geschützt sein.
  • Dazu weist das erfindungsgemäße Bauteil die Merkmale der unabhängigen Ansprüche auf. Vorteilhafte Ausführungsformen der Erfindung sind in den Unteransprüchen gekennzeichnet.
  • Gemäß einem Aspekt der Erfindung ist die relative Dicke des oberen Leiterrahmens und des unteren Leiterrahmens so eingestellt, dass das Bauteil in der Lage ist, zahlreiche Wärmezyklen ohne Brüche oder Risse in einer der Lötmittelschichten durchlaufen kann. Im Allgemeinen ist die obere Lötmittelschicht dünner als die untere Lötmittelschicht, weil die obere Lötmittelschicht einen größeren Kontaktbereich zwischen dem oberen Leiterrahmen und dem Chip hat.
  • Die relativen Proportionen zwischen der Dicke der oberen Lötmittelschicht und der unteren Lötmittelschicht werden durch ein einzigartiges Verfahren mit doppeltem Reflow erreicht. Gemäß diesem Verfahren werden zuerst Tropfen einer Lötpaste auf dem unteren Leiterrahmen aufgebracht, typischerweise auf den Oberseiten der Mesas. Der Chip wird dann auf die Lötpastentropfen platziert, und die Lötpaste wird einem Reflow unterworfen. Während die Lötpaste einen Reflow durchmacht, bildet sie eine Lötmittelschicht, die in die Täler des unteren Leiterrahmens fließt.
  • Nachdem das Lötmittel, das den Chip mit dem unteren Leiterrahmen verbindet, einen Reflow durchgemacht hat, werden Lötpastentropfen auf der Oberseite des Chips aufgebracht, und der obere Leiterrahmen wird über dem Chip in Position gebracht, wobei sie auf den Lötpastentropfen auf der Rückseite des Chips ruht. Zur gleichen Zeit oder in einem separaten Verfahrensschritt wird Lötpaste auf den Abschnitten des unteren Leiterrahmens platziert, die von des oberen Leiterrahmens kontaktiert werden. Dann wird ein zweites Reflow-Verfahren durchgeführt. Während die Lötpaste einen Reflow durchmacht, wird der Chip von dem unteren Leiterrahmen auf eine Position in der Mitte zwischen dem oberen und dem unteren Leiterrahmen erhöht, und Lötmittel wird aus den Tälern in des unteren Leiterrahmens gezogen. Diese Anhebung des Chips tritt als Ergebnis der Oberflächenspannung des Lötmittels auf. Durch Regeln der Menge der Lötpaste, die auf den unteren beziehungsweise den oberen Leiterrahmen aufgebracht wird, wird die Position des Chips zwischen des unteren und des oberen Leiterrahmens auf ein optimales Maß gebracht.
  • Das resultierende Bauteil liefert eine außerordentlich gute elektrische und thermische Leitfähigkeit zwischen den Anschlüssen auf der Oberseite und der Unterseite des Chips beziehungsweise dem oberen und unteren Leiterrahmen. Die Kontakte für die Anschlüsse auf der Oberseite und der Unterseite des Chips liegen in einer einzigen Ebene, was für die Oberflächenmontage auf einer bedruckten Leiterplatine oder einer anderen flachen Oberfläche ideal ist. Das Bauteil kann sehr dünn und kompakt ausgeführt werden, und es ist in der Lage, zahlreichen Wärmezyklen ohne Bruch des Lötmittels oder des Chips auszuhalten.
  • Während das Bauteil dieser Erfindung in zahlreichen Variationen von Halbleiterchips verwendbar ist, ist es besonders geeignet für vertikale Leistungs-MOSFET's, in denen der Drain-Anschluss typischerweise auf der Oberseite (Rückseite) des Chips und die Source- und Gate-Anschlüsse auf der Unterseite (Vorderseite) des Chips angeordnet sind.
  • Kurze Beschreibung der Zeichnungen
  • 1A ist eine perspektivische Darstellung des oberen Leiterrahmens.
  • 1B ist eine perspektivische Darstellung eines alternativen Ausführungsbeispiels des oberen Leiterrahmens.
  • 2 ist eine perspektivische Darstellung des unteren Leiterrahmens.
  • 3 ist eine Darstellung des oberen Leiterrahmens von unten.
  • 4 ist eine Draufsicht auf den unteren Leiterrahmen von oben.
  • 5 ist eine Querschnittsdarstellung eines Halbleiterbauteils gemäß dieser Erfindung.
  • 6 ist eine Darstellung des Halbleiterbauteils von oben.
  • 7 ist eine Darstellung des Halbleiterbauteils von unten.
  • 8 ist eine perspektivische Darstellung einer alternativen Form des unteren Leiterrahmens.
  • 9 ist eine Darstellung des Halbleiterchips von unten.
  • 10 ist eine Darstellung eines kleinen aktiven Chips und eines Dummy-Chips, die in dem Bauteil anstelle eines einzigen, größeren, aktiven Chips eingesetzt werden können.
  • 11A–11K zeigen Schritte eines Verfahren zur Herstellung eines Halbleiterbauteils dieser Erfindung.
  • 12A–12D zeigen verschiedene Muster von Nuten, die auf der Unterseite des oberen Leiterrahmens ausgebildet werden können.
  • 13D und 13B zeigen das Muster und die Größe der Lötpastentropfen, die auf dem Source-Kontakt des unteren Leiterrahmens, das in 8 gezeigt ist, aufgebracht werden können, um eine akzeptable, untere Lötmittelschicht bereitzustellen.
  • 14a und 14b zeigen das Muster und die Größe von Lötpastentropfen, die auf der Rückseite des Chips angeordnet werden können, um eine akzeptable, obere Lötmittelschicht bereitzustellen.
  • Die 1A und 2 sind perspektivische Darstellung eines oberen Leiterrahmens 10 und eines unteren Leiterrahmens 12 entsprechend dieser Erfindung. Der obere Leiterrahmen 10 ist becherförmig mit einem verhältnismäßig flachen, mittleren Abschnitt 102 und nach unten gebogenen Seitenabschnitten 104, die in Füßen 106a und 106b enden. Der untere Leiterrahmen 12, der dargestellt ist, nachdem die Chipstege (nicht gezeigt) durchtrennt worden sind, umfasst vier Komponenten, die Drain-Kontakte 122 und 124, einen Source-Kontakt 126 und einen Gate-Kontakt 128. Längsöffnungen 101 und 103 sind auf dem oberen Leiterrahmen 10 an Stellen ausgebildet, wo das Blech gebogen ist, um den Seitenabschnitt 104 zu bilden.
  • Der obere Leiterrahmen 10 und der untere Leiterrahmen 12 können aus einem Kupferlegierungsblech hergestellt werden, das 0,015 cm (0,006 Inch) bis 0,030 cm (0,012 Inch) dick ist. Die Kupferlegierung kann die Legierung 194 sein. Wie gezeigt ist, wurde der untere Leiterrahmen 12 teilweise geätzt, um eine Vielzahl von erhobenen Mesas 121 auf dem Source-Kontakt 126 und eine Vielzahl erhöhter Mesas 123 auf dem Gate-Kontakt 128 zu bilden. Das Ätzverfahren wird auch dazu verwendet, längliche Ausnehmungen 125 und 126 in den Drain-Kontakten 122 beziehungsweise 124 auszubilden. Die Mesas 121 und 123 und die Ausnehmungen 125 und 127 können durch Ätzen der Kupferlegierung des unteren Leiterrahmens 12 mit einer chemischen Lösung auf eine Dicke von etwa der Hälfte der ursprünglichen Dicke ausgebildet werden. Alternativ können die Mesas 121 und 123 und die Vertiefungen 125 und 127 durch progressives Stanzen gebildet werden.
  • 1B ist eine perspektivische Darstellung einer alternativen Form des Leiterrahmens 11, der Seitenwände 112 hat.
  • Die 3 und 4 zeigen Darstellungen der Unterseite des oberen Leiterrahmens 10 beziehungsweise der Oberseite des unteren Leiterrahmens 12. Wie in 3 gezeigt ist, ist eine kreuzförmige Nut 105 durch teilweises Ätzen der unteren Oberfläche des oberen Leiterrahmens 10 ausgebildet. Wie unten beschrieben wird, verbessert die Nut 105 die Passung des oberen Leiterrahmens 10 mit dem Halbleiterchip während der Wärmezyklen. Die Nut 105 vermindert die Ansammlung von Spannungsbeanspruchungen während der Wärmezyklen. Die Nut 105 kann durch Ätzen des oberen Leiterrahmens 10 auf eine Dicke von 0,005 cm (0,002 Inch) bis 0,015 cm (0,006 Inch) ausgebildet werden. Die 12A bis 12C zeigen mehrere Muster der Nuten, die auf der Unterseite des oberen Leiterrahmens 10 und 11 ausgebildet werden können, einschließlich eines einzigen Kreuzes (12A), eines Doppelkreuzes (12B) und einer Reihe von parallelen Nuten (12C und 12D). Es hat sich jedoch gezeigt, dass die Ausbildung von zu vielen Nuten in des oberen Leiterrahmens 10 die Festigkeit der Leiterrahmen vermindert und das Risiko erhöht, dass der Chip während des Gussverfahrens bricht. Während des Gussverfahrens schützt der flache, mittlere Abschnitt 102 des oberen Leiterrahmens 10 den Chip gegen differentielle Kräfte, die ihn brechen könnten.
  • 4 zeigt eine Draufsicht auf den unteren Leiterrahmen 12, bevor die Verbindungsstege 129 durchtrennt worden sind. Es ist selbstverständlich für die Durchschnittsfachleute ersichtlich, dass der Leiterrahmen 12 normalerweise nur eine einzige Platte in einem Feld von Paneelen ist, die jeweils ein einziges Bauteil bilden und die insgesamt gleichzeitig verarbeitet werden. Die senkrechten, gestrichelten Linien zeigen an, wo der untere Leiterrahmen 12 durch eine Chipsäge oder ein Stanzwerkzeug durchtrennt werden, wenn die Bauteile vereinzelt werden. Die gestrichelten Bereiche stellen die nicht geätzten Bereiche des unteren Leiterrahmens 12 dar; die offenen Bereiche stellen die Bereiche dar, die geätzt werden, um die Mesas 121 und 123 und die Ausnehmungen 125 und 127 zu bilden.
  • 5 zeigt eine Querschnittsdarstellung eines Halbleiterbauteils 20, das einen oberen Leiterrahmen 10 und einen unteren Leiterrahmen 12 umfasst, 5 ist entlang der Schnittlinie 5-5 genommen, die in 3 und 4 gezeigt ist. Das Bauteil 20 enthält einen Halbleiterchip 14, der zwischen dem oberen Leiterrahmen 10 und dem unteren Leiterrahmen 12 angeordnet ist. In diesem Ausführungsbeispiel umfasst der Halbleiterchip 14 einen vertikalen Trench-MOSFET mit einem Drain-Anschluss (nicht gezeigt) auf der oberen Oberfläche des Chips 14 und Source- und Gate-Anschlüssen (nicht gezeigt) auf der unteren Oberfläche des Chips 14.
  • Der Drain-Anschluss auf der oberen Oberfläche des Chips ist elektrisch und thermisch mit dem oberen Leiterrahmen 10 durch eine obere Lötmittelschicht 16 verbunden, die, wie dargestellt ist, sich in die Nut 105 auf der unteren Oberfläche des oberen Leiterrahmens 10 erstreckt. Der Fuß 106A des oberen Leiterrahmens 10 erstreckt sich in die Ausnehmung 127 des Drain-Kontakts 124 und macht einen elektrischen und thermischen Kontakt mit dem Drain-Kontakt 124 über eine Lötmittelschicht 17A. Auf ähnliche Weise erstreckt sich der Fuß 106b des oberen Leiterrahmens 10 in die Ausnehmung 125 des Drain-Kontakts 122 und macht einen elektrischen und thermischen Kontakt mit dem Drain-Kontakt 122 über eine Lötmittelschicht 17B. Wie unten beschrieben wird, können die Lötmittelschichten 17A und 17B zur gleichen Zeit abgeschieden werden. In einigen Ausführungsbeispielen können die Ausnehmungen 125 und 127 in den Drain-Kontakten weggelassen werden.
  • Bezug nehmend wiederum auf die untere Oberfläche des Chips 14 ist der Source-Anschluss (nicht gezeigt) elektrisch und thermisch mit dem Source-Kontakt 126 über eine Lötmittelschicht 18A verbunden, die sich von den oberen Oberflächen der Mesas 121 zu dem Source-Terminal des Chips 14 erstreckt. Auf ähnliche Weise ist der Gate-Anschluss des Chips 14 (nicht gezeigt) elektrisch und thermisch mit dem Gate-Kontakt 128 über eine Lötschicht 18B verbunden, die sich von den oberen Oberflächen der Mesas 123 zu dem Gate-Terminal des Chips 14 erstreckt. Wie unten beschrieben ist, können die Lötmittelschichten 18A und 18B gleichzeitig mit einer unteren Lötmittelschicht 18 abgeschieden werden.
  • Die restlichen Bereiche des Bauteils 20 sind mit einer Gussmittelkomponenten gefüllt, die typischerweise ein Kunststoff, beispielsweise Nitto 8000CH4, ist und die eine Schutzverkapselung für den Chip 14 und die anderen Komponenten des Bauteils 20 bildet. Es ist insbesondere zu beachten, dass die Gussmittelverbindung 13 den Bereich zwischen den Mesas 121 über dem Source-Kontakt 126 füllt.
  • Wie in 5 gezeigt ist, ist die untere Lötmittelschicht 18 im Allgemeinen dicker als die obere Lötmittelschicht 16. Daher ist die untere Lötmittelschicht 18 stabiler und besser in der Lage, eine unterschiedliche seitliche Ausdehnung zwischen dem Chip 14 und den Elementen dem unteren Leiterrahmen 14 auszuhalten. Andererseits hat die obere Lötmittelschicht 16 einen größeren Kontaktbereich zwischen dem Chip 14 und den oberen Leiterrahmen 10. Dadurch wird die Festigkeit der oberen Lötmittelschicht 16 erhöht und folglich muss die obere Lötmittelschicht 16 nicht so stabil sein wie die untere Lötmittelschicht 18. Zusätzlich vermindert die Kreuznut 105, die in dem oberen Leiterrahmen 10 ausgebildet ist, die seitliche Verspannung, die der obere Leiterrahmen 10 auf die obere Lötmittelschicht 16 ausübt, und dadurch wird auch die Tendenz vermindert, dass die obere Lötmittelschicht 16 Risse bekommt oder bricht, wenn das Bauteil 20 wiederholte Wärmezyklen erfährt. Typischerweise ist das Verhältnis der Dicke zwischen der oberen Lötmittelschicht 16 und der unteren Lötmittelschicht 18 im Bereich von 1:10 bis 1:2. Beispielsweise war in einem Ausführungsbeispiel die obere Lötmittelschicht 16 0,028 mm (1,1 mil) (1 mil = 0,0254 mm) dick, und die untere Lötmittelschicht 18 war 0,07 mm (2,8 mil) dick. In einem anderen Ausführungsbeispiel war die obere Lötmittelschicht 16 0,01 mm (0,4 mil) dick, und die untere Lötmittelschicht 18 war 0,08 mm (3,0 mil) dick. Wenn befriedigende Resultate erreicht werden müssen, ist im Allgemeinen die untere Lötmittelschicht mehr als 0,05 mm (2,0 mil) dick, und die obere Lötmittelschicht ist weniger als 0,03 mm (1,2 mil) dick.
  • Die 6 und 7 zeigen Darstellungen des Halbleiterbauteils 20 von oben beziehungsweise von unten. In Bezug auf 6 ist zu beachten, dass die obere Oberfläche des oberen Leiterrahmens 10 freiliegend belassen wird, um die Fähigkeit des Bauteils 20 zu verbessern, Wärme von dem Chip 14 zu der Umgebung (beispielsweise zur Atmosphäre) zu übertragen.
  • Unterschiedliche Muster von erhöhten Mesas können auf dem unteren Leiterrahmen ausgebildet sein. Beispielsweise zeigt 8 eine Draufsicht auf dene unteren Leiterrahmen 15 von unten, wobei der Source-Kontakt 152 in sechs Paddel artige Abschnitte 152A–152F unterteilt ist, die durch Schlitze getrennt sind, die in dem Source-Kontakt 152 ausgebildet sind. Jeder der Abschnitte 152A–152F hat vier erhöhte Mesas 154. Der Gate-Kontakt 156 und die Drain-Kontakte 158 sind ähnlich wie die Gate- und Drain-Kontakte in des unteren Leiterrahmens 12, die in 4 gezeigt ist.
  • Vorzugsweise wird eine auf Silizium basierende Chipbeschichtung auf der Passivierungsschicht des Chips aufgebracht, um dabei zu helfen, einen Bruch der Passivierungsschicht zu verhindern. Eine Chipbeschichtung, die als akzeptabel befunden wurde, ist Dow Corning HIPEC Q1-4939. Bauteile, die einen unteren Leiterrahmen der in 8 gezeigten Art zusammen mit einer Chipbeschichtung haben, haben 1000 Wärmezyklen von –65°C bis +150°C überlebt, wobei kein Bruch des Chips, des Lötmittels oder der Passivierung auftrat.
  • Die 11a–11k zeigen ein Verfahren zur Herstellung des Halbleiterbauteils 20, das in 5 gezeigt ist. Es ist zu beachten, dass die 11A–11K schematisch und nicht maßstabsgerecht sind.
  • Wie in 11a gezeigt ist, beginnt das Verfahren mit dem unteren Leiterrahmen 12, der in einer herkömmlichen Weise (typischerweise durch Stanzen) ausgebildet wird. Der untere Leiterrahmen 12 wird dann teilweise geätzt, vorzugsweise unter der Verwendung des oben beschriebenen Verfahrens, um die Mesas 121 auf dem Source-Kontakt 126, die Mesas 123 auf dem Gate-Kontakt 128, die Ausnehmung 125 in dem Drain-Kontakt 122 und die Ausnehmung 127 in dem Drain-Kontakt 124 auszubilden.
  • Wie in 11b gezeigt ist, werden Lötpastentropfen 201 auf die oberen Oberflächen der Mesas 121 abgegeben, und Lötpastentropfen 203 werden auf die oberen Oberflächen der Mesas 123 abgegeben. Wie unten beschrieben ist, wird das Volumen der Tropfen 201 und 203 so eingestellt, dass es dabei hilft, die richtige Dicke der oberen und unteren Lötmittelschichten in dem fertig gestellten Bauteil sicher zu stellen. 13A zeigt ein Muster von Lötpastentropfen 202, die auf den Mesas 154 der Leiterrahmen 15 platziert werden, wie in 8 gezeigt ist. Wie in 13B gezeigt ist, ist der Durchmesser von jedem der Lötpastentropfen 202 gleich 1,0 mm, und die Höhe von jedem Lötpastentropfen 202 ist 0,34 mm, was ein Volumen von 0,00027 cm3 ergibt. Da es insgesamt sechs Tropfen 202 auf dem Source-Kontakt des Leiterrahmens 15 gibt, ist das Gesamtvolumen der Lötpastentropfen 202 etwa 0,00162 cm3. Wenn das Verfahren abgeschlossen ist, wird dadurch eine untere Lötmittelschicht mit einer Dicke von 0,09 mm (3,5 mil) erzeugt, wie unten beschrieben ist.
  • Als nächstes wird, wie in 11C gezeigt ist, der Halbleiterchip 14 auf den Lötpastentropfen 201 und 203 platziert, wobei sich der Source-Anschluss 14S in Kontakt mit den Tropfen 201 und der Gate-Anschluss in Kontakt mit den Tropfen 203 befindet.
  • Die Lötpaste wird dann durch Aufheizen einem Reflow unterzogen. Der erste Reflow bewirkt, dass das Lötmittel in die Täler zwischen und um die Mesas 121 und 123 herum fließt, und dass der Chip 14 sich zu dem Source-Kontakt 126 und dem Gate-Kontakt 128 nach unten absetzt. Das Resultat ist in 11D gezeigt. Es ist bevorzugt, den Reflow des Lötmittels auf definierte Bereiche des Chips einzuschränken, da in dem fertig gestellten Bauteil eine große, sich seitlich ausdehnende Lötmittelschicht zwischen dem unteren Leiterrahmen 12 und dem Chip 14 dazu neigt, eine größere Spannungsbeanspruchung auf die Lötmittelschicht und den Chip auszuüben. Daher ist es erwünscht, die Struktur des Chips 14 mit getrennten Source- und Drain-Kontaktbereichen zu gestalten, wie in 9 gezeigt ist, die jeweils mit einer Passivierungsschicht umgeben sind. 9 ist eine Darstellung der Vorderseite des Chips 14. Der Source-Anschluss ist in separate Source-Kontaktbereiche 150, 152, 154, 156, 160 unterteilt, und der Gate-Kontaktbereich 158 ist mit dem Gate-Anschluss verbunden. Wenn die Lötpastentropfen schmelzen, wirkt die Passivierungsschicht 170 als Barriere, die verhindert, dass Lötmittel von einem Kontaktbereich zu einem anderen fließt.
  • Wie in 11E gezeigt ist, werden Lötpastentropfen 205 sodann in die Ausnehmungen 125 und 127 abgegeben, und, wie in 11F gezeigt ist, werden Lötpastentropfen 207 auf die Rückseite des Chips 14 abgegeben in Kontakt mit dem Drain-Anschluss. Alternativ können die Lötpastentropfen 207 in dem selben Schritt wie die Lötpastentropfen 205 abgelegt werden. Die Größe der Lötpastentropfen 207 wird auf das richtige Niveau in Bezug auf die Größe der Lötpastentropfen 201 und 203 eingestellt, um die erwünschten dicken Abmessungen der oberen und unteren Lötmittelschichten in dem fertig gestellten Bauteil bereitzustellen. 14A zeigt ein alternatives Muster von Lötpastentropfen 208, die auf der Rückseite des Chips 14 platziert werden können. Wie in 14B gezeigt ist, ist der Durchmesser von jedem der Lötpastentropfen 208 gleich 1,4 mm, und die Höhe von jedem Lötpastentropfen 208 ist 0,45 mm, was ein Volumen von 0,00068 cm3 ergibt. Da insgesamt vier Tropfen 208 auf der Rückseite des Chips 14 vorhanden sind, ist das Gesamtvolumen der Lötpastentropfen etwa 0,0027 cm3. Wenn das Verfahren abgeschlossen ist, wird dadurch, wie unten beschrieben wird, eine obere Lötmittelschicht mit einer Dicke von 0,02 mm (0,8 mil) erzeugt.
  • Wie in 11G gezeigt ist, wird der obere Leiterrahmen 10 über den Lötpastentropfen 205 und 206 platziert, wobei sich die Füße 106 in Kontakt mit den Lötpastentropfen 205 befinden.
  • Als nächstes wird ein zweites Reflow-Verfahren ausgeführt. In dem zweiten Reflow-Verfahren schmelzen die Lötpastentropfen 205 und 207, wodurch verursacht wird, dass der obere Leiterrahmen 10 sich anfänglich zu dem Chip 14 hin absenkt. Wenn das Lötmittel jedoch weiter schmilzt, wirkt die Oberflächenspannung des resultierenden, flüssigen Lötmittels dazu, den Chip 14 zu dem oberen Leiterrahmen 10 hin nach oben zu ziehen. Dadurch wird der Chip 14 von dem unteren Leiterrahmen 12 weg erhöht. Als Ergebnis wird das Lötmittel zwischen dem Chip 14 und dem Source-Kontakt 126 aus den Tälern zwischen den Mesas 121 heraus und auf die oberen Oberflächen der Mesas 121 gezogen. Nachfolgende Stufen dieses Verfahrens sind in den 11H–11J gezeigt. Die 11H und 11L zeigen die Abflachung der Lötpastentropfen 207, und 11J zeigt die Ausbildung der oberen Lötmittelschicht 16 und der unteren Lötmittelschichten 18A und 18B. Wegen der Oberflächenspannung in der oberen Lötmittelschicht 16 ist der Chip 14 an einer gewünschten Position zwischen dem oberen Leiterrahmen 10 und dem unteren Leiterrahmen 12 gelagert. Wie oben dargestellt wurde, wird die tatsächliche Lage des Chips 14 hauptsächlich durch die jeweiligen Größen der Lötpastentropfen 101 und 107 (und in einem geringeren Maße durch die Größen der Lötpastentropfen 203) bestimmt. Durch ein Versuchs-und-Irrtums-Verfahren sind die Durchschnittsfachleute in der Lage, die Größen der Lötpastentropfen so einzustellen, dass obere und untere Lötmittelschichten erzeugt werden, die die gewünschten Dickenabmessungen haben.
  • Schließlich wird die Struktur in einer Spritzgußmaschine verarbeitet, und die Verbindungsstege werden durchtrennt, um das Halbleiterbauteil 20 zu erzeugen, das in 11K gezeigt ist. Vorzugsweise wird ein Spritzguss-System verwendet, um das Spritzgussverfahren durchzuführen, und eine Sägemaschine wird verwendet, um die Bauteil zu trennen. Techniken, die in den US-Patenten US 5 098 626 A und US 6 613 607 B2 beschrieben sind. Es hat sich als nützlich erwiesen, die Boschman-Ausrüstung dadurch zu modifizieren, dass als Ersatz ein Einsatz verwendet wird, der eine flache untere Oberfläche statt einer unteren Oberfläche, die eine Ausnehmung hat, hat. Die untere Oberfläche des Einsatzes steht mit der oberen Oberfläche des oberen Leiterrahmens immer durch eine Dichtungsschicht (in Kontakt), und es wurde gefunden, dass das Weglassen der Ausnehmung die Tendenz reduziert, dass der Chip unter dem Druck des Einsatzes bricht.
  • Das hier beschriebene Halbleiterbauteil ist außerordentlich wirkungsvoll und stabil und kann an verschiedene Größen angepasst werden. Beispielsweise kann ein Dummy-Chip in dem Bauteil montiert werden, wenn der aktive Chip zu klein ist, um selbst montiert zu werden. Beispielsweise kann, wie in 10 gezeigt ist, wenn der aktive Chip 14A zu klein ist, um in dem Bauteil 20 montiert zu werden, ein Dummy-Chip 14B neben dem Chip 14A montiert werden, so dass beide Chips 14A und 14B im Wesentlichen den gleichen Raum einnehmen wie der Chip 14, der in 5 gezeigt ist.

Claims (25)

  1. Halbleiterbauteil (20) umfassend: einen Halbleiterchip (14) mit einem ersten Anschluss auf einer oberen Oberfläche des Halbleiterchips (14) und wenigstens einem zweiten Anschluss auf einer unteren Oberfläche des Halbleiterchips (14); einen oberen Leiterrahmen (10) in elektrischem Kontakt mit dem ersten Anschluss, wobei der obere Leiterrahmen (10) abgebogene Abschnitte (104) aufweist, die sich nach unten um ein Paar von gegenüberliegenden Rändern des Halbleiterchips (14) erstrecken, wobei jeder der abgebogenen Abschnitte (104) in einem Fuß (106A, 106B) endet; einen unteren Leiterrahmen (12), der wenigstens zwei Kontakte (124, 126) aufweist, wobei ein erster (126) der Kontakte eine Vielzahl von erhöhten Mesas (121) aufweist, die auf einer oberen Oberfläche des ersten Kontakts (126) ausgebildet sind, wobei die Mesas (121) durch Täler voneinander getrennt sind; eine erste Lötmittelschicht (16), die den ersten Anschluss des Halbleiterchips (14) mit dem oberen Leiterrahmen (10) verbindet; eine zweite Lötmittelschicht (18A), die den zweiten Anschluss des Halbleiterchips (14) mit dem ersten Kontakt (126) des unteren Leiterrahmens (12) verbindet, und eine dritte Lötmittelschicht (17A), die den oberen Leiterrahmen (10) mit einem zweiten der Kontakte (124) der unteren Leiterrahmen (12) verbindet.
  2. Halbleiterbauteil (20) nach Anspruch 1, worin die zweite Lötmittelschicht (18) dicker ist als die erste Lötmittelschicht (16).
  3. Halbleiterbauteil (20) nach Anspruch 1, worin eine Nut (105) in einer unteren Oberfläche des oberen Leiterrahmens (10) ausgebildet ist.
  4. Halbleiterbauteil (20) nach Anspruch 3, worin die Nut (105) in Form eines Kreuzes auf der unteren Oberfläche des oberen Leiterrahmens (10) ausgebildet ist.
  5. Halbleiterbauteil (20) nach Anspruch 3, worin die erste Lötmittelschicht (16) sich in die Nut (105) erstreckt.
  6. Halbleiterbauteil (20) nach Anspruch 1, worin die zweite Lötmittelschicht (18A) eine obere Oberfläche von jeder der Mesas (121) überdeckt.
  7. Halbleiterbauteil (20) nach Anspruch 1, dadurch gekennzeichnet, dass die zweite Lötmittelschicht (18A) aus den Tälern, die die Mesas (121) trennen, heraus und auf die obere Oberfläche gezogen ist.
  8. Halbleiterbauteil (20) nach Anspruch 7, worin der zweite (124) der Kontakte eine Ausnehmung (127) hat, die in einer oberen Oberfläche davon ausgebildet ist.
  9. Halbleiterbauteil (20) nach Anspruch 1, umfassend eine Schutzkapsel, die aus einer Gussmasse (13) gebildet ist, wobei die Gussmasse (13) die wenigstens zwei Kontakte (124, 126) voneinander trennt.
  10. Halbleiterbauteil (20) nach Anspruch 9, worin die Täler die Gussmasse (13) enthalten.
  11. Halbleiterbauteil (20) nach Anspruch 1, worin eine Passivierungsschicht (140) über einem Teil des Halbleiterchips (14) liegt, wobei auf die Passivierungsschicht (140) eine auf Silizium basierende Schicht aufgetragen ist.
  12. Halbleiterbauteil (20) nach Anspruch 1, worin der Fuß (106A) sich in die Ausnehmung (127) erstreckt.
  13. Halbleiterbauteil (20) für einen vertikalen MOSFET, wobei das Halbleiterbauteil (20) umfasst: einen Halbleiterchip (14), der den vertikalen MOSFET enthält, wobei der Halbleiterchip (14) einen Drain-Anschluss (14D) auf einer oberen Oberfläche des Halbleiterchips (14) und einen Source-Anschluss (14S) und einen Gate-Anschluss (14G) (14G) auf einer unteren Oberfläche des Halbleiterchips (14) hat; einen oberen Leiterrahmen (10) in elektrischem Kontakt mit dem Drain-Anschluss (14D), wobei der obere Leiterrahmen (10) umgebogene Abschnitte hat, die sich um einander gegenüberliegende Ränder des Halbleiterchips (14) nach unten erstrecken, wobei jeder der umgebogenen Abschnitte in einem Fuß (106A, 106B) endet; einen unteren Leiterrahmen (12), der einen Source-Kontakt (126), einen Gate-Kontakt (128) und zwei Drain-Kontakte (122, 124) aufweist, wobei jeder Source-Kontakt (126) und jeder Gate-Kontakt (128) jeweils mindestens zwei erhöhte Mesas (121) aufweist, die auf einer oberen Oberfläche davon ausgebildet sind, wobei die wenigstens zwei erhöhten Mesas (121) durch ein Tal getrennt sind, wobei die Source-, Gate- und Drain-Kontakte (122, 124, 126, 128) in einer Ebene liegende, untere Oberflächen haben; eine erste Lötmittelschicht (16), die den Drain-Anschluss (14D) mit dem oberen Leiterrahmen (10) verbindet; eine zweite Lötmittelschicht (18A), die den Source-Anschluss (14S) mit dem Source-Kontakt (126) verbindet; eine dritte Lötmittelschicht (18B), die den Gate-Anschluss (14G) mit dem Gate-Kontakt (128) verbindet; und eine vierte Lötmittelschicht (17A), die einen ersten Fuß (106A) des oberen Leiterrahmens (10) mit einem der Drain-Kontakte (124) verbindet; eine fünfte Lötmittelschicht (17B), die einen zweiten Fuß (106B) des oberen Leiterrahmens (10) mit dem anderen der Drain-Kontakte (122) verbindet; eine Schutzkapsel, die aus einer Gussmasse (13) geformt ist, wobei Abschnitte der Gussmasse (13) die Source- Gate- und Drain-Kontakte (122, 124, 126, 128) voneinander trennen.
  14. Halbleiterbauteil (15) nach Anspruch 13, worin der Source-Kontakt (126) eine Vielzahl paddelförmiger Abschnitte (152A, 152F) aufweist, die durch Schlitze getrennt sind, wobei jeder der paddelförmigen Abschnitte (152A, 152F) eine Vielzahl der erhöhten Mesas (121) umfasst.
  15. Halbleiterbauteil (20) nach Anspruch 13, worin die zweite Lötmittelschicht (18A) eine obere Oberfläche von jeder der wenigstens zwei Mesas (121) überdeckt.
  16. Halbleiterbauteil (20) nach Anspruch 6 oder 13, worin die zweite Lötmittelschicht (18A) aus den Tälern heraus und auf die obere Oberfläche gezogen ist.
  17. Verfahren zur Herstellung eines Halbleiterbauteils (20) umfassend: Bereitstellen eines unteren Leiterrahmens (12), wobei der untere Leiterrahmen (12) wenigstens einen ersten Kontakt und einen zweiten Kontakt hat; Ausbilden einer Vielzahl von erhöhten Mesas (121) in dem ersten Kontakt, wobei die Mesas (121) durch Täler getrennt sind; Abgeben einer ersten Vielzahl von Lötpastentropfen auf die Mesas (121); Platzieren eines Halbleiterchips (14) auf der ersten Vielzahl von Lötpastentropfen; Durchführen eines ersten Reflow-Schrittes der ersten Vielzahl von Lötpastentropfen, um eine erste Lötmittelschicht (16) zwischen dem Halbleiterchip (14) und dem unteren Leiterrahmen (12) zu erzeugen, wobei der erste Reflow-Schritt bewirkt, dass die erste Lötmittelschicht (16) in die Täler fließt, wodurch ein Trennungsabstand zwischen dem Halbleiterchip (14) und dem ersten Kontakt vermindert wird; Abgeben einer zweiten Vielzahl von Lötpastentropfen auf eine obere Oberfläche des Halbleiterchips (14); Platzieren eines oberen Leiterrahmens (10) auf der zweiten Vielzahl von Lötpastentropfen, wobei der obere Leiterrahmen (10) abgebogene Abschnitte (104) an gegenüberliegenden Enden des oberen Leiterrahmens (10) aufweist, wobei jeder der abgebogenen Abschnitte (104) in einem Fuß (106A, 106B) endet und wobei sich die abgebogenen Abschnitte (104) nach unten erstrecken; Durchführen eines zweiten Reflow-Schrittes mit der Vielzahl der Lötpastentropfen und der ersten Lötmittelschicht (16).
  18. Verfahren nach Anspruch 17, wobei der untere Leiterrahmen (12) ferner zwei äußere Kontakte aufweist, wobei die äußeren Kontakte auf gegenüberliegenden Seiten der ersten Kontakte liegen, wobei das Verfahren das Abgeben einer dritten Vielzahl von Lötpastentropfen auf jedem der äußeren Kontakte und das In-Kontakt-Bringen der Füße mit der dritten Vielzahl der Lötmitteltropfen umfasst.
  19. Verfahren nach Anspruch 17, worin während des zweiten Reflow-Schrittes ein Abschnitt der ersten Lötmittelschicht (16) aus den Tälern fließt.
  20. Verfahren nach Anspruch 17, worin ein vertikaler Abstand zwischen dem unteren Leiterrahmen (12) und dem Halbleiterchip (14) sich während des zweiten Reflow-Schrittes vergrößert.
  21. Verfahren nach Anspruch 17, worin das Ausbilden der Mesas (121) das Ätzen des ersten Kontaktes zur Bildung der Täler umfasst.
  22. Verfahren nach Anspruch 18 umfassend das Ausbilden einer Ausnehmung in der oberen Oberfläche von jedem der äußeren Kontakte; Abgeben einer dritten Vielzahl von Lötpastentropfen in die Ausnehmungen.
  23. Verfahren zur Herstellung eines Halbleiterbauteils, das einen MOSFET-Halbleiterchip (14) umfasst, wobei der MOSFET-Halbleiterchip (14) einen Source-Anschluss (14S) und einen Gate-Anschluss (14G) (14G) auf einer ersten Oberfläche des Halbleiterchips (14) und einen Drain-Anschluss (14D) auf einer zweiten Oberfläche des Halbleiterchips (14) aufweist, wobei das Verfahren umfasst: Bereitstellen eines unteren Leiterrahmens (12), wobei der untere Leiterrahmen (12) einen Source-Kontakt (126), einen Gate-Kontakt (128) und zwei Drain-Kontakte (122, 124) umfasst; Bereitstellen eines oberen Leiterrahmens (10), wobei der obere Leiterrahmen (10) becherförmig ausgebildet ist und zwei gebogene Abschnitte auf gegenüberliegenden Seiten des oberen Leiterrahmens (10) hat, wobei die abgebogenen Abschnitte (104) in Füßen (106) enden; Ausbilden einer Vielzahl von Mesas (121) auf dem Source-Kontakt (126), wobei die Mesas (121) obere Oberflächen haben und durch Täler getrennt sind; Ausbilden von einer Ausnehmung (125, 127) in jedem der Drain-Kontakte (122, 124); Abgeben einer ersten Vielzahl von Lötpastentropfen (201) auf den Source-Kontakt (126), wobei die erste Vielzahl von Lötpastentropfen (201) auf den oberen Oberflächen der Mesas (121) abgegeben werden; Ausbilden von einer Vielzahl von Mesas (123) auf dem Gate-Kontakt (128); Abgeben einer zweiten Vielzahl von Lötpastentropfen (203) auf die oberen Oberflächen der Mesas (123) des Gate-Kontakts (128); Platzieren des MOSFET-Halbleiterchips (14) auf der ersten Vielzahl und der zweiten Vielzahl von Lötpastentropfen (201, 203), wobei der Source-Anschluss (14S) des Halbleiterchips (14) in Kontakt mit der ersten Vielzahl von Lötpastentropfen (201) auf den Mesas (201) des Source-Kontakts (126) ist, wobei der Gate-Anschluss (14G) des Halbleiterchips (14) in Kontakt mit der zweiten Vielzahl von Lötpastentropfen (203) auf den Mesas (123) des Gate-Kontakts (128) ist; Durchführen eines ersten Reflow-Schrittes für die erste Vielzahl von Lötpastentropfen (201) auf dem Source-Kontakt (126) und die zweite Vielzahl von Lötpastentropfen (203) auf dem Gate-Kontakt (128), wobei der erste Reflow-Schritt bewirkt, dass das Lötmittel (16) in die Täler und um die Mesas (121, 123) herum fließt, und der Halbleiterchip (14) sich zu dem Source-Kontakt (126) und den Gate-Kontakt (128) nach unten absetzt; Abgeben einer dritten Vielzahl von Lötpastentropfen (205) in die Ausnehmung (125, 127) in jedem der Drain-Kontakte (122, 124); Abgeben einer vierten Vielzahl von Lötpastentropfen (207) auf den Drain-Anschluss (14D) des Halbleiterchips (14); Platzieren des oberen Leiterrahmens (10) auf der vierten Vielzahl von Lötpastentropfen (207) auf den Drain-Anschluss (14D) und der dritten Vielzahl von Lötpastentropfen (205) in der Ausnehmung (125, 127) in jedem der Drain-Kontakte (122, 124), wobei die Füße (106) des oberen Leiterrahmens (10) auf der vierten Vielzahl von Lötpastentropfen (205) in der Ausnehmung (125, 127) in jedem der Drain-Kontakte (122, 124) ruhen; und Durchführen eines zweiten Reflow-Schritts, durch den bewirkt wird, dass die dritte Vielzahl von Lötpastentropfen (205) und die vierte Vielzahl der Lötpastentropfen (207) schmelzen und die obere Lötmittelschicht (16) bilden, wobei der obere Leiterrahmen (10) sich anfänglich zu dem Halbleiterchip (14) hin absenkt und, wenn das Lötmittel weiter schmilzt, der Halbleiterchip (14) aufgrund der Oberflächenspannung des resultierenden, flüssigen Lötmittels zu demr oberen Leiterrahmen (10) hin nach oben gezogen wird, wodurch der Halbleiterchip (14) von dem unteren Leiterrahmen (12) weg bewegt wird, wobei das Lötmittel zwischen dem Halbleiterchip (14) und dem Source-Kontakt (126) aus den Tälern zwischen den Mesas (121) heraus und auf die oberen Oberflächen der Mesas (121) gezogen wird, und wobei der Halbleiterchip (14) zwischen dem oberen Leiterrahmen (10) und dem unteren Leiterrahmen (12) an einer gewünschten Stelle gelagert wird.
  24. Verfahren nach Anspruch 23, worin die Mesas (121, 123) durch Ätzen der unteren Leiterplatte (12) ausgebildet werden.
  25. Verfahren nach Anspruch 23, worin die Mesas (121, 123) durch Stanzen des unteren Leiterrahmens (12) ausgebildet werden.
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