JP4575955B2 - 半導体パッケージ及びその製造方法 - Google Patents
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Description
この発明は、半導体ダイのパッケージに関し、特に、ダイの両側に端子を有する垂直MOSFETなどの半導体ダイのパッケージに関する。
小型で、製造が容易で、かつ経済的な半導体ダイのパッケージに対するニーズが依然としてある。特に、ダイの両側の端子に接続するように使用できるパッケージが必要とされている。たとえば、垂直パワーMOSFETは、平面またはトレンチゲートのいずれの種類でも、典型的には、ダイの前側にソース端子およびゲート端子があり、ダイの後側にドレイン端子がある。したがって、パッケージはダイの両側に対する接続性を備えていなければならない。同様に、集積回路は、過渡効果を最小限に抑えるために、前側に対する接地接触を必要とする場合がある。
この発明に従う半導体パッケージでは、上部リードフレームと下部リードフレームとの間に半導体ダイが置かれている。上部リードフレームは、カップ形状であり、ダイの上側の端子と電気的に接触している。下部リードフレームは、ダイの底部上の1つまたは複数の端子と電気的に接触している接点を含む。上部リードフレームの端部は、下部リードフレームの一部であるそれぞれの接点と電気的に接続されている。ダイの底部の端子も、下部リードフレームの一部であるそれぞれの接点と電気的に接続されている。
は、下部リードフレームの空洞に収容されている。
図1Aおよび図2は、この発明に従う上部リードフレーム10および下部リードフレーム12の斜視図である。上部リードフレーム10はカップ形状であり、比較的平坦な中央部102と、足部106Aおよび106Bで終端をなす下方に曲げられた側部104とを備えている。下部リードフレーム12は、タイバー(図示せず)が切断された後を示しており、ドレイン接点122および124と、ソース接点126と、ゲート接点128との4つの構成要素を含む。上部リードフレーム10における、板金が曲がって側部104を
形成している箇所に、長手方向の開口101および103が形成されている。
的かつ熱的に接触している。同様に、上部リードフレーム10の足部106Bは、ドレイン接点122の空洞125の中に延在しており、はんだ層17Bを介してドレイン接点122と電気的かつ熱的に接触している。後述するように、はんだ層17Aおよび17Bは、同時に堆積させるようにしてもよい。一部の実施例では、ドレイン接点の空洞125および127を省いてもよい。
0℃の1000回の熱サイクルに耐えて、ダイ、はんだまたは不動態に亀裂が生じることはなかった。
。ダイ14の後側には合計4つの滴208があるので、はんだペースト滴208を合わせた体積は、約0.0027ccである。この処理が完了すると、後述するように、厚さ0.8ミリメートルの上部はんだ層ができる。
Claims (35)
- 半導体パッケージであって、
半導体ダイを含み、半導体ダイは、前記ダイの上面に第1の端子と、前記ダイの下面に少なくとも第2の端子とを有し、さらに
前記第1の端子と電気的に接触している上部リードフレームを含み、前記上部リードフレームは、前記半導体ダイの一対の対向する縁で下方に延在する曲がった部分を有し、前記曲がった部分の各々は足部で終端をなし、さらに
少なくとも2つの接点を含む下部リードフレームを含み、前記接点のうちの第1の接点は、前記第1の接点の上面に形成された複数の一段高いメサを有し、前記メサは谷によって分離されており、さらに
前記上部リードフレームに前記ダイの前記第1の端子を接続する第1のはんだ層と、
前記下部リードフレームの前記第1の接点に前記ダイの前記第2の端子を接続する第2のはんだ層とを含む、半導体パッケージ。 - 前記第2のはんだ層は前記第1のはんだ層より分厚い、請求項1に記載の半導体パッケージ。
- 前記上部リードフレームの下面に溝が形成されている、請求項1に記載の半導体パッケージ。
- 前記溝は、前記上部リードフレームの前記下面に十字の形状で形成されている、請求項3に記載の半導体パッケージ。
- 前記第1のはんだ層は前記溝の中に延在している、請求項3に記載の半導体パッケージ。
- 前記第2のはんだ層は前記メサの各々の上面を覆っている、請求項1に記載の半導体パッケージ。
- 前記下部リードフレームの前記接点のうちの第2の接点に前記上部リードフレームを接
続する第3のはんだ層を含む、請求項1に記載の半導体パッケージ。 - 前記接点のうちの前記第2の接点は、その上面に空洞が形成されている、請求項7に記載の半導体パッケージ。
- 成形化合物から形成される保護カプセルを含み、前記成形化合物は前記少なくとも2つの接点を分離している、請求項1に記載の半導体パッケージ。
- 前記谷は前記成形化合物を含む、請求項9に記載の半導体パッケージ。
- 前記ダイの一部の上に不動態層が覆い被さっており、前記不動態層はシリコンベースの層でコーティングされている、請求項1に記載の半導体パッケージ。
- 前記上部リードフレームは、前記ダイの対向する縁の第2の対を越えて下方に延在する一対の側壁を含む、請求項1に記載の半導体パッケージ。
- 垂直MOSFET用パッケージであって、
前記垂直MOSFETを含む半導体ダイを含み、前記ダイは、前記ダイの上面にドレイン端子と、前記ダイの下面にソース端子およびゲート端子とを有し、さらに
前記ドレイン端子と電気的に接触している上部リードフレームを含み、前記上部リードフレームは、前記半導体ダイの対向する縁で下方に延在する曲がった部分を有し、前記曲がった部分の各々は足部で終端をなし、さらに
ソース接点とゲート接点と一対のドレイン接点とを含む下部リードフレームを含み、前記ソース接点および前記ゲート接点の各々は、その上面に形成された少なくとも2つの一段高いメサを有し、前記少なくとも2つの一段高いメサは谷によって分離されており、前記ソース接点、ゲート接点およびドレイン接点は、同一平面上にある下面を有し、さらに
前記上部リードフレームに前記ドレイン端子を接続する第1のはんだ層と、
前記ソース接点に前記ソース端子を接続する第2のはんだ層と、
前記ゲート接点に前記ゲート端子を接続する第3のはんだ層と、
成形化合物から形成される保護カプセルとを含み、前記成形化合物の一部は、前記第1および第2の接点を分離する、垂直MOSFET用パッケージ。 - 前記ソース接点は、スロットによって分離された複数のパドル状部分を含み、前記パドル状部分の各々は、複数の前記一段高いメサを含む、請求項13に記載のパッケージ。
- 前記第2のはんだ層は前記谷の中に延在していない、請求項6に記載の半導体パッケージ。
- 前記第2のはんだ層は前記少なくとも2つのメサの各々の上面を覆っている、請求項13に記載の半導体パッケージ。
- 前記第2のはんだ層は前記谷の中に延在していない、請求項16に記載の半導体パッケージ。
- 半導体パッケージを製造する方法であって、
下部リードフレームを設けるステップを含み、前記下部リードフレームは、少なくとも第1の接点を有し、さらに
前記第1の接点に複数の一段高いメサを形成するステップを含み、前記メサは、上面を有し、谷によって分離されており、さらに
前記メサの前記上面にのみ第1の複数のはんだペースト滴を分配するステップと、
前記第1の複数のはんだペースト滴上に半導体ダイを置くステップと、
前記第1の複数のはんだペースト滴の第1のリフローを行なって、前記ダイと前記第1の接点との間に第1のはんだ層を形成するステップとを含み、前記第1のリフローによって第1のはんだ層は前記谷に流れ込み、それによって前記ダイと前記第1の接点との間の分離距離を小さくし、さらに、
前記ダイの上面に第2の複数のはんだペースト滴を分配するステップと、
前記第2の複数のはんだペースト滴上に上部リードフレームを置くステップとを含み、前記上部リードフレームは前記上部リードフレームの対向する端部に曲がった部分を含み、前記曲がった部分の各々は足部で終端をなし、前記曲がった部分は前記ダイの対向する縁で下方に延在し、さらに
前記複数のはんだペースト滴および前記第1のはんだ層の第2のリフローを行なうステップを含む、方法。 - 前記下部リードフレームは少なくとも2つの外側接点をさらに含み、前記外側接点は前記第1の接点の対向する側に位置し、前記方法は、前記外側接点の各々の上に第3の複数のはんだペースト滴を分配するステップと、前記足部を前記第3の複数のはんだ滴と接触させるステップとを含む、請求項18に記載の方法。
- 前記第2のリフロー時に、前記第1のはんだ層の少なくとも一部が前記谷から流れる、請求項18に記載の方法。
- 前記第2のリフロー時に、前記第1の接点と前記ダイとの間の垂直な距離が大きくなる、請求項18に記載の方法。
- 前記メサを形成するステップは、前記第1の接点をエッチング処理して、前記谷を形成するステップを含む、請求項18に記載の方法。
- 前記外側接点の各々の上面に空洞を形成するステップと、
前記空洞に前記第3の複数のはんだペースト滴を分配するステップとを含む、請求項19に記載の方法。 - MOSFETダイを含むパッケージを製造する方法であって、MOSFETダイは、ダイの第1の面にソース端子およびゲート端子と、ダイの第2の面にドレイン端子とを有し、前記方法は
下部リードフレームを設けるステップを含み、前記下部リードフレームは、ソース接点、ゲート接点および少なくとも2つのドレイン接点を含み、さらに
上部リードフレームを設けるステップを含み、前記上部リードフレームは、カップ形状であり、前記上部リードフレームの対向する側に少なくとも2つの曲がった部分を有し、前記曲がった部分は足部で終端をなし、さらに
前記ソース接点に複数のメサを形成するステップを含み、前記メサは、上面を有し、谷によって分離されており、さらに
前記ドレイン接点の各々に少なくとも1つの空洞を形成するステップと、
前記ソース接点上に複数のはんだペースト滴を分配するステップとを含み、前記ペースト滴は前記メサの前記上面に載っているが、前記谷を埋めてはおらず、さらに
前記ゲート接点上にはんだペーストを分配するステップと、
前記はんだペースト滴上に前記MOSFETダイを置くステップとを含み、前記ダイのソース端子は前記複数のはんだペースト滴と接触しており、前記ダイのゲート端子は前記ゲート接点上の前記はんだペーストと接触しており、さらに
前記はんだペースト滴および前記ゲート接点上の前記はんだペーストの第1のリフローを行なって、前記ソース端子と前記ソース接点との間に第1のはんだ層を形成し、前記ゲ
ート端子と前記ゲート接点との間に第2のはんだ層を形成し、前記第1のリフローによって第1のはんだ層は前記谷に流れ込み、それによって前記ダイと前記ソース接点およびゲート接点との間の分離距離を小さくし、さらに
前記ドレイン接点の各々における前記少なくとも1つの空洞にはんだペーストを分配するステップと、
前記ダイの前記ドレイン端子上にはんだペーストを分配するステップと、
前記ドレイン端子上の前記はんだペーストおよび前記少なくとも1つの空洞における前記はんだペースト上に前記上部リードフレームを置くステップとを含み、前記上部リードフレームの足部は前記少なくとも1つの空洞における前記はんだペーストの上に載っており、さらに
前記第1のはんだ層ならびに前記ドレイン端子上および前記少なくとも1つの空洞における前記はんだペーストの第2のリフローを行なうステップを含み、前記第2のリフローは前記上部リードフレームと前記ダイとの間に第2のはんだ層を形成し、前記第2のリフローによって、前記ダイは前記ソース接点およびゲート接点から浮き上がり、前記第1のはんだ層の少なくとも一部は前記谷から流れ出る、方法。 - 前記上部リードフレームにおける、前記少なくとも2つの曲がった部分の箇所に、長手方向の開口を形成するステップを含む、請求項24に記載の方法。
- 前記上部リードフレームに4つの曲がった部分を形成するステップを含む、請求項24に記載の方法。
- 前記メサは、前記下部リードフレームをエッチング処理することによって形成される、請求項24に記載の方法。
- 前記メサは、前記下部リードフレームを打抜き加工することによって形成される、請求項24に記載の方法。
- 前記上部リードフレームの下面に溝を形成するステップを含む、請求項24に記載の方法。
- 前記溝はX字型である、請求項29に記載の方法。
- 前記上部リードフレームの下面に一連の並列の溝を形成するステップを含む、請求項29に記載の方法。
- 前記第2のリフロー後に前記リードフレームおよびダイに成形化合物を施すステップを含み、前記成形化合物は前記ソース接点の前記谷に流れ込む、請求項24に記載の方法。
- 前記第2のリフロー後の前記第2のはんだ層と前記第1のはんだ層との間の厚さ比率は、1:2から1:10の範囲にある、請求項24に記載の方法。
- 前記第1のはんだ層の厚さは2.0ミリメートルを上回っており、前記第2のはんだ層の厚さは1.2ミリメートル未満である、請求項24に記載の方法。
- 前記第1のはんだ層の厚さは3.5ミリメートルであり、前記第2のはんだ層の厚さは0.8ミリメートルである、請求項29に記載の方法。
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