JP4017955B2 - 半導体素子の実装方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、プリント多層基板等に効率よく複数の素子を実装する半導体素子の実装方法に関するものである。
【０００２】
【従来の技術】
従来から、小型化が求められる携帯機器等の装置において、複数の半導体素子を実装基板の同一箇所に重ねて実装する方法が多く用いられている。例えば、ベアチップの半導体素子とパッケージングされた半導体素子を重ねて実装する場合には、多層配線基板に設けられた凹部の下層にベアチップの半導体素子を固定して、凹部の上層にある電極とベアチップの半導体素子とをワイヤボンディングによって接続し、その上方にパッケージされた半導体素子を実装する（特許文献１参照）。また、半導体素子のパッケージの寸法公差等を考慮して上下方向に間隙を設けて半導体素子を重ねて実装する。このような実装方法によって半導体素子が実装基板上に占める面積を削減し、実装密度を高めて当該装置の小型化を図っている。
【０００３】
図８は、従来の半導体素子の実装方法を示す説明図である。この図は、例えばそれぞれ電極形状が異なるＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）タイプの半導体素子とＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）タイプの半導体素子とを二段に重ねて実装した状態及び当該実装基板の縦断面を表している。図において、１０１はＢＧＡタイプの電極を有する半導体素子、１０２は半導体素子１０１に重ねて実装されるＴＳＯＰタイプの電極を有する半導体素子、１０３は多層配線層を有する実装基板、１０４はクリームはんだなどのペースト状はんだ材、１０５は半導体素子１０１の外部電極、１０６は実装基板１０３の表面の配線層に配置された基板電極、１０７は半導体素子１０２の外部電極、１０８は基板電極１０６と同一配線層に配置された基板電極、１０９は実装基板１０３の内層に備えられた配線層である。
【０００４】
図示した半導体素子１０１と半導体素子１０２は、実装基板１０３の同一表面に重ねて実装されている。基板電極１０６及び基板電極１０８は、実装基板１０３の表面の配線層に配置され、各半導体素子１０１，１０２の外部電極１０５，１０７の接合部位とのはんだ付けに各々適した寸法・形状をしたもので、例えば実装基板１０３の表面の配線層に、配線パターンと共に形成されたパッドである。
【０００５】
このように複数の半導体素子１０１，１０２を重ねて実装する場合、互いの素子のパッケージが干渉することによって、上段に重ねられた半導体素子１０２が実装基板１０３と接続不良とならないように、各々の素子の外形寸法の公差を考慮して半導体素子１０１と半導体素子１０２との間に上下方向の間隙を設ける必要がある。
【０００６】
そこで従来の半導体素子の実装方法では、半導体素子１０１と半導体素子１０２との間に、それぞれの半導体素子１０１，１０２のパッケージ寸法公差や実装精度を考慮した前述の間隙を設け、下段の半導体素子１０１の外部電極１０５と基板電極１０６を確実に接合させた状態で、上段に重ねた半導体素子１０２の外部電極１０７が確実に基板電極１０８に接合できるようにしている。
【０００７】
【特許文献１】
特開平９−８２１３号公報（第３頁、第１図−第３図）
【０００８】
【発明が解決しようとする課題】
従来の半導体素子の実装方法は、以上のように行われているので、小型化が求められる装置では、半導体素子の実装高さを低く抑えることが重要なことから上下に重ねた半導体素子間の間隙を極力小さくしなければならないという課題があった。
【０００９】
この発明は、上記のような課題を解決するためになされたもので、実装基板の同一表面に重ねて実装する複数の半導体素子を間隙なく実装して、半導体素子の実装高さを低く抑え、かつ各半導体素子と実装基板との接合強度を向上させる半導体素子の実装方法を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係る半導体素子の実装方法は、複数の半導体素子を重ねて実装基板の同一表面に実装する半導体素子の実装方法において、実装基板は上段に載置する半導体素子の外部電極と接合する基板電極と下段に載置する半導体素子の外部電極と接合する基板電極とを備え、上段に載置する半導体素子の外部電極と接合する基板電極は、下段に載置する半導体素子と接合させる基板電極より低い位置に配置され、上段に載置する半導体素子の外部電極と基板電極とを接合するはんだ材を下段に載置する半導体素子と接合する基板電極に塗布するはんだ材より厚く塗布して上段に載置する半導体素子の実装高さを調整し、上段に載置する半導体素子と前記下段に載置する半導体素子とを上下方向において接するようにして実装するとともに、上段に載置する半導体素子と接合させる基板電極及び下段に載置する半導体素子と接合させる基板電極に、はんだ材の上面がほぼ等しくなるように当該はんだ材を塗布するものである。
【００１２】
この発明に係る半導体素子の実装方法は、上段に載置する半導体素子と接合させる基板電極が実装基板の内層に備えられ、実装基板の表面に露出されたものである。
【００１５】
この発明に係る半導体素子の実装方法は、実装基板には上段に載置する半導体素子の外部電極に接合させる上段の基板電極と、上段の基板電極よりも低い位置に下段に載置する半導体素子の外部電極に接合させる下段の基板電極とを備え、上段に載置する半導体素子には下段に載置する半導体素子の上面に載せた状態で上段の基板電極に接する長さよりも短い外部電極を備え、下段に載置する半導体素子の外部電極と下段の基板電極とを接合させるはんだ材を上段に載置する半導体素子と接合させる上段の基板電極に塗布するはんだ材より厚く塗布して下段に載置する半導体素子の実装高さを調整し、上段に載置する半導体素子と下段に載置する半導体素子とを上下方向において接するようにして実装するものである。
【００１６】
この発明に係る半導体素子の実装方法は、下段の基板電極を実装基板の内層に備えたものである。
【００１７】
この発明に係る半導体素子の実装方法は、下段に載置する半導体素子が実装基板に備えられた下段の基板電極に当該下段に載置する半導体素子の外部電極が沈み込む深さを抑制する突起を当該下段に載置する半導体素子の下面に備えたものである。
【００１８】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明の実施の形態１による半導体素子の実装方法を示す説明図である。この図は、例えば、パッケージ形状がＴｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（以下、ＴＳＯＰと記載する）タイプとＢａｌｌ Ｇｒｉｄ Ａｒｒａｙ（以下、ＢＧＡと記載する）タイプの半導体素子を二段に重ねて実装した状態と当該実装基板３の縦断面を表したものである。図において、１はＢＧＡタイプのパッケージ形状をした半導体素子（下段に載置する半導体素子）、２はＴＳＯＰタイプのパッケージ形状をした半導体素子（上段に載置する半導体素子）、３は複数の配線層を積層させた実装基板、４は例えばペースト状のはんだ材、５は半導体素子１の外部電極、６は実装基板３の表面２０の配線層に配置され半導体素子１の外部電極５と接合する基板電極、７は半導体素子２の外部電極、８は実装基板３の例えば内層に形成された配線層に備えられ半導体素子２の外部電極７と接合する基板電極、２０は半導体素子１，２が実装される側の実装基板３の表面である。
【００１９】
次に動作について説明する。
図１に示した半導体素子１，２は、実装基板３の同一表面２０上に重ねて実装される。基板電極６は、例えば実装基板３の表面２０の配線層に形成された配線パターンと接続している。また、基板電極８は、例えば実装基板３の内層に形成された配線パターンと接続している。なお、各基板電極６，８は配線パターンが接続されているものとは限られず、各半導体素子１，２を実装基板３へ固定するために備えられたものを含む。
【００２０】
図１に示した実装基板３は、半導体素子２の外部電極７と接合させる基板電極８を表面２０に露出させたもので、基板電極８が配置された部位は、例えば外部電極７が電気的にも、また機械的な強度についても充分に基板電極８と接合させることができる面積、及び深さを有する形状の凹部と成っている。この凹部は、好ましくは半導体素子１，２を実装した後、ストレスなどにより基板電極８が実装基板３から剥離することを防止するように当該基板電極８の外周部位を可能な限り露出させないで、基板電極８外周部位を実装基板３内層に保持させるように構成させたものが良い。
【００２１】
実装基板３へ各部品素子等を実装する作業は、実装基板３の洗浄、ベーキングなどを行った後、実装基板３に備えられた各基板電極６，８にはんだ材４を塗布して各実装部品・素子の電極等を所定の各基板電極に載置してはんだ付けする。図１に例示したものは、各基板電極６，８にペースト状のはんだ材４を適量塗布し、このはんだ材４を所定の温度で溶融させて各半導体素子１，２の外部電極５，７とそれぞれ対応する各基板電極６，８とを接合する。はんだ材４が例えばペースト状のクリームはんだのようなものであれば、部品・素子等を実装基板３に実装載置する前に、スクリーン印刷を行う要領ではんだ材４を実装基板３の表面２０の所定の位置、即ち図１に示したものでは基板電極６，８の表面に塗布する。
【００２２】
基板電極８は、表面２０の配線層に配置された基板電極６と異なり、表面２０に形成された凹部の底端部に位置することから、例えば、まず初めに当該凹部にはんだ材４を埋め込むように塗布して基板電極８の表面に充分はんだ材４を付着させてから、実装基板３全体にスクリーン印刷の要領ではんだ材４を塗布する。このように複数の作業によってはんだ材４を実装基板３に塗布し、基板電極６に塗布するはんだ材４の厚さと基板電極８に塗布するはんだ材４の厚さを調整して、例えば実装基板３の表面２０から各基板電極６，８に塗布されたはんだ材４の上端面までの高さを等しくする。
【００２３】
例えば、前述のようにして実装基板３にはんだ材４を塗布した後、図１に例示したものでは半導体素子１の各外部電極５を所定の各基板電極６に対応させて載置し、その後半導体素子１の上面に間隙を設けずに半導体素子２を載せ、この半導体素子２の各外部電極７を所定の各基板電極８に対応させて載置する。各基板電極６，８と外部電極５，７とを接合する作業、例えばはんだ付け等の作業は、実装作業の容易さや、はんだ材４の特徴等を考慮して、適宜、各基板電極６，８と各外部電極５，７とをはんだ付けする。
【００２４】
なお、実施の形態１による半導体素子の実装方法に用いられる半導体素子２は、半導体素子１の上面に間隙なく搭載された状態で、実装基板３の基板電極８に塗布されたはんだ材４に接合部位が適量埋め込まれると共に基板電極８とはんだ付けされた後、電気的にも、また機械的な強度も適切に接合できる長さ及び形状を有する外部電極７を備えたものである。
【００２５】
また、ここでは基板電極８が実装基板３の内層の配線層と同一層に備えられたものとして説明したが、この内層は例えば同一平面上に半導体素子１と半導体素子２とを重ねて実装したときに生じる両半導体素子１，２間の上下方向の間隙寸法以上に実装基板３の表面２０から適度に深い位置に配されたものであれば実装基板３のいずれの内層でもよい。なお、実施の形態１による半導体素子の実装方法は同様な作用効果が得られる構成であれば、基板電極８は前記説明のように内層の配線層に備えられたものに限定されず、半導体素子２を半導体素子１の上面に載せたとき、半導体素子１と半導体素子２の上下方向に間隙が生じないように表面２０の配線層より低い位置に備えられたものであればよい。
【００２６】
以上のように、実施の形態１によれば、実装基板３の表面２０より低い位置に備えられた基板電極８にはんだ材４を厚く塗布し、半導体素子１の上面に重ねて半導体素子２の外部電極７と基板電極８とを接合するようにしたので、半導体素子２の実装高さを調整して半導体素子１と半導体素子２の上下方向の間隙をなくして実装することが可能になり、複数の半導体素子１，２を重ねて実装したとき上段の半導体素子２の実装高さを低くすることができると共に、半導体素子１と半導体素子２は実装基板３との接合において相互に支持し合うため、例えばキー押しや落下衝撃等の外力に対する耐性を向上させることができるという効果がある。
【００２７】
実施の形態２．
図２は、この発明の実施の形態２による半導体素子の実装方法を示す説明図である。この図は、例えば、ＴＳＯＰタイプの半導体素子とＢＧＡタイプの半導体素子とを二段に重ねて実装する状態を側方視したものである。図１に示したものと同一あるいは相当する部分に同じ符号を付し、その説明を省略する。図において、１７は半導体素子２が備える外部電極で、実装基板３に実装されている半導体素子１の上面に当該半導体素子２を重ねて搭載した状態で後述する基板電極１８にはんだ付けが可能な長さを有するものである。１８は実装基板３の表面２０の配線層に配置された基板電極で、半導体素子２の外部電極１７との接合に適応させた形状を有する例えばパッドである。また、図２は実施の形態２による半導体素子の実装方法の特徴を明確に示すように、半導体素子１，２が実装基板３の表面２０に搭載される前の状態を示したものである。
【００２８】
次に、動作について説明する。
図２に示した実装基板３の基板電極１８は、各基板電極６と同じ配線層に配置されたもので、その他の構成は図１に示した実装基板３と同様である。ここでは実施の形態１による半導体素子の実装方法と同様な部分について説明を省略し、実施の形態２による半導体素子の実装方法の特徴となる部分を説明する。
【００２９】
半導体素子１の上面に重ねて搭載する半導体素子２の外部電極１７は、前述のように実装基板３の表面２０の基板電極１８とはんだ材４によって接合される。例えばペースト状のはんだ材４を実装基板３の表面２０の所定の部位に塗布した後、基板電極１８には各基板電極６に塗布されたはんだ材４に比べ厚くはんだ材４が塗布される。
【００３０】
基板電極１８の表面には、図２に示すように半導体素子１のパッケージ本体上面から外部電極５の下端までの上下方向の寸法と、半導体素子２のパッケージ本体下面から外部電極１７の下端までの上下方向の寸法との差に相当する寸法と同等、あるいはそれ以上の厚さを有するようにはんだ材４を塗布する。このように基板電極１８にはんだ材４を厚く塗布すると、実装基板３に実装した半導体素子１の上面に半導体素子２を載せ、当該半導体素子２の上方から適当な荷重を加えて外部電極１７を厚く塗布されたはんだ材４に適当に埋め込ませて基板電極１８と接合させ、半導体素子１と半導体素子２の間に上下方向の間隙が生じないように実装する。
【００３１】
なお、実施の形態２による半導体素子の実装方法に用いられる半導体素子２は、当該半導体素子２が半導体素子１の上面に間隙なく載せられた状態で、実装基板３の基板電極１８に厚く塗布されたはんだ材４に適量埋め込ませることができると共に、基板電極１８にはんだ付けされた後、電気的にも、また機械的な強度も適切に接合できる長さ及び形状を有する外部電極１７を備えたものである。
【００３２】
以上のように、実施の形態２によれば、実装基板３の表面２０に配置された基板電極１８にはんだ材４を厚く塗布して複数の半導体素子１，２を重ねて実装するとき、半導体素子１の上段に実装される半導体素子２の外部電極１７と基板電極１８とを接合するようにしたので、半導体素子２の実装高さが調整可能になり、半導体素子１と半導体素子２の上下方向に間隙が生じないように上段の半導体素子２を実装することができると共に、半導体素子１と半導体素子２は実装基板３との接合において相互に指示し合うため、例えばキー押しや落下衝撃等の外力に対する耐性を向上させることができるという効果がある。
【００３３】
実施の形態３．
図３は、この発明の実施の形態３による半導体素子の実装方法を示す説明図である。この図は、例えば、ＴＳＯＰタイプの半導体素子とＢＧＡタイプの半導体素子とを重ねて実装する状態を側方視したものである。図１及び図２に示したものと同一あるいは相当する部分に同じ符号を付し、その説明を省略する。図において、９は半導体素子２の外部電極１７の接合部位に付着させるはんだ材である。また、図３は実施の形態３による半導体素子の実装方法の特徴を明確に示すように、半導体素子１，２が実装基板３の表面２０に搭載される前の状態を示したものである。
【００３４】
次に、動作について説明する。
図３に示された実装基板３は、図２に示したものと全く同様なもので、各基板電極６と基板電極１８が表面２０の配線層に配置されたものである。ここでは実施の形態１及び実施の形態２による半導体素子の実装方法と同様な部分について説明を省略し、実施の形態３による半導体素子の実装方法の特徴となる部分を説明する。
【００３５】
前述のように、実施の形態３による実装基板３に備えられた各基板電極６及び各基板電極１８は表面２０に配置されたものである。実施の形態３による半導体素子の実装方法では、実装基板３の全ての基板電極６，１８にスクリーン印刷の要領で、例えばクリームはんだなどのはんだ材４を同じ厚さとなるように塗布する。
【００３６】
その一方で、半導体素子２の外部電極１７の基板電極１８と接合される部位にはんだ材９を付着させておく。はんだ材９は、図３に示したように外部電極１７の接合部位の下面側に例えばディスペンサ等を用いて適量付着させるものなので、比較的粘性の高いペースト状のはんだ材などが用いられる。
【００３７】
はんだ材４が塗布された実装基板３の各基板電極６に、所定の外部電極５を対応させて半導体素子１を載置する。次に、はんだ材９を付着させた外部電極１７をはんだ材４が塗布された所定の基板電極１８に対応させて半導体素子１の上面に当該半導体素子２を載置してはんだ材４とはんだ材９を重ね合わせ、また半導体素子１と半導体素子２との上下方向に間隙が生じないようにしながら外部電極１７の接合部位をはんだ材４，９に適量埋め込んで当該半導体素子２を実装する。
【００３８】
なお、実施の形態３で説明した外部電極１７は、実施の形態２で説明した外部電極１７と同様な長さを有するもので、各半導体素子１，２の各外部電極５，１７と実装基板３の各基板電極６，１８とをはんだ付けすることにより、半導体素子１と半導体素子２との上下方向に間隙が生じないように実装することができる。
【００３９】
以上のように、実施の形態３によれば、実装基板３の各基板電極６，１８に同じ厚さではんだ材４を塗布した後、半導体素子２の外部電極１７の下面側にはんだ材９を適量に調整して付着させるようにしたので、外部電極１７の長さや形状等の差異によって生じるはんだ材４，９の過不足を防ぎ、接合不良の発生を抑制すると共に、半導体素子２の実装高さが調整できるようになり、また半導体素子１と半導体素子２の上下方向の間隙が生じないように実装して実装高さを低くすることができると共に、半導体素子１と半導体素子２は実装基板３との接合において相互に支持し合うため、例えばキー押しや落下衝撃等の外力に対する耐性を向上させることができるという効果がある。
【００４０】
実施の形態４．
図４及び図５は、この発明の実施の形態４による半導体素子の実装方法を示す説明図である。図４，５は、例えばＴＳＯＰタイプの半導体素子とＢＧＡタイプの半導体素子とを重ねて実装する状態を側方視したもので、図４は半導体素子２を半導体素子１の上面に載せる前の状態を示したもので、図５は半導体素子１，２を実施の形態４による実装基板３に実装した状態を示したものである。図１〜図３に示したものと同一あるいは相当する部分には同じ符号を付し、その説明を省略する。図４，５において、１６は実施の形態４による実装基板３の例えば内層の配線層に備えられ、表面２０に露出させて半導体素子１の外部電極５と接合させる基板電極（下段の基板電極）である。
【００４１】
次に、動作について説明する。
図４，５に示した実装基板３は、前述のように当該実装基板３の内層に配置された各基板電極１６を備えたもので、その他の構成は図２及び図３に示した実装基板３と同様である。ここでは実施の形態２及び実施の形態３による半導体素子の実装方法と同様な部分について説明を省略し、実施の形態４による半導体素子の実装方法の特徴となる部分を説明する。
【００４２】
基板電極１６は、例えば実装基板３の内層に形成された配線パターンと接続している。なお、基板電極１６は配線パターンが接続されているものとは限られず、実装基板３へ半導体素子１を固定するために備えられたものを含む。
【００４３】
図４，５に示した実装基板３は、半導体素子１の外部電極５と接合させる基板電極１６を表面２０に露出させたもので、基板電極１６が配置された部位は、例えば外部電極５が電気的にも、また機械的な強度についても充分に基板電極１６と接合させることができる面積、及び深さを有する形状の凹部と成っている。この凹部は、好ましくは半導体素子１，２を実装した後、ストレスなどにより基板電極１６が実装基板３から剥離することを防止するように当該基板電極１６の外周部位を可能な限り露出させないで基板電極１６外周部位を実装基板３内層に保持させるように構成させたものが良い。
【００４４】
基板電極１６は、表面２０の配線層に配置された基板電極１８（上段の基板電極）と異なり、表面２０に形成された凹部の底端部に位置することから、例えば、まず初めに当該凹部にはんだ材４を埋め込むように塗布して基板電極１６の表面に充分はんだ材４を付着させてから、実装基板３全体にスクリーン印刷の要領ではんだ材４を塗布する。このように複数の作業によってはんだ材４を実装基板３に塗布し、基板電極１６に塗布するはんだ材４の厚さと基板電極１８に塗布するはんだ材４の厚さを調整して、例えば実装基板３の表面２０から各基板電極１６，１８に塗布されたはんだ材４の上端面までの高さを等しくする。
【００４５】
例えば、前述のようにして実装基板３にはんだ材４を塗布した後、図４，５に例示したものでは半導体素子１の各外部電極５を所定の各基板電極１６に対応させて載置し、その後半導体素子１の上面に半導体素子２を載せ、この半導体素子２の各外部電極７を所定の各基板電極１８に対応させて載置する。基板電極１６は、基板電極１８に比べて厚くはんだ材４が塗布されているので、各基板電極１６，１８に対応させて半導体素子１，２を載置してから半導体素子２の上方から適当な荷重をかけ、図５に示したように半導体素子１の外部電極５を基板電極１６に厚く塗布されたはんだ材４に押し込むようにすると共に、半導体素子２の外部電極１７が基板電極１８に適量塗布されたはんだ材４に軽く埋め込ませる。このように半導体素子１，２を載置して各外部電極５，１７と各基板電極１６，１８とをはんだ付けして接合する。なお、各基板電極１６，１８と外部電極５，１７のはんだ付け等の作業は、実装作業の容易さや、はんだ材４の特徴等を考慮して、適宜、各基板電極１６，１８と各外部電極５，１７とをはんだ付けする。
【００４６】
なお、ここでは基板電極１６が実装基板３の内層の配線層と同一層に備えられたものとして説明したが、この内層は例えば図５に示すように半導体素子１のパッケージ本体上面から外部電極５の下端までの上下方向の寸法と、半導体素子２のパッケージ本体上面から外部電極１７の下端までの上下方向の寸法との差に相当する寸法と同等、あるいはそれ以上に実装基板３の表面２０から適度に深い位置に配されたものであればよい。なお、実施の形態４による半導体素子の実装方法は同様な作用効果が得られる構成であれば、基板電極１６は、前記説明のように内層の配線層に備えられたものに限定されず、半導体素子２を半導体素子１の上面に載せたとき半導体素子１と半導体素子２の上下方向に間隙が生じないように表面２０の配線層より低い位置に備えられたものであればよい。
【００４７】
以上のように、実施の形態４によれば、上下に重ねて半導体１，２を表面２０に実装するとき下段となる半導体素子１の外部電極と接合する基板電極１６にはんだ材４を厚く塗布したので、半導体素子１の実装高さを調整することができるようになり、半導体素子２を半導体素子１の上面に載せた状態で半導体素子２の上方から適当な荷重を加えて半導体素子１と半導体素子２の上下方向の間隙が生じないように実装して実装高さを低くすると共に、半導体素子１と半導体素子２は実装基板３との接合において相互に支持し合うため、例えばキー押しや落下衝撃等の外力に対する耐性を向上させることができるという効果がある。
【００４８】
実施の形態５．
図６は、この発明の実施の形態５による半導体素子の実装方法を示す説明図である。この図は、例えば、ＴＳＯＰタイプの半導体素子とＢＧＡタイプの半導体素子とを重ねて実装した状態を側面視したものである。図１〜図５に示したものと同一あるいは相当するものに同じ符号を付し、その説明を省略する。図において、１０は半導体素子１の下面の側方部位に下方に向かって突出している突起である。
【００４９】
次に、動作について説明する。
実施の形態５による半導体素子の実装方法に用いられる半導体素子１が突起１０を備えた他は、図４，５を用いて説明した実施の形態４による半導体素子の実装方法と同様である。ここでは実施の形態４による半導体素子の実装方法と同様な部分の説明を省略し、実施の形態５による半導体素子の実装方法の特徴となる部分を説明する。
【００５０】
図６に示した実装基板３は、図４，５に示した実装基板３と同様に半導体素子１の外部電極５と接合する基板電極１６を当該実装基板３の内層に備えたものである。基板電極１６は、例えば実施の形態４で説明したような凹部の底端部を成すように備えられ、実装基板３の表面２０に露出されている。はんだ材４を当該凹部に埋め込むように塗布して基板電極１６の表面に充分付着させる。この後、例えばスクリーン印刷の要領で実装基板３全体にはんだ材４を塗布し、実装基板３の表面２０から各基板電極１６，１８に塗布されたはんだ材４の上端面までの高さを等しくする。
【００５１】
このようにして、はんだ材４が厚く塗布された基板電極１６に所定の外部電極５を対応させて半導体素子１を実装基板３の表面２０に載置する。この後、実施の形態４で説明したように半導体素子１の上面に半導体素子２を載せ、適当な荷重を加えて半導体素子２と共に半導体素子１を沈み込ませる。半導体素子２の上方から荷重を加えると、半導体素子１は当該半導体素子１の下面に備えた突起１０が実装基板３の表面２０に接するまで外部電極５が基板電極１６に厚く塗布されたはんだ材４に押し込まれ、それ以上実装高さが低く変化しなくなる。
【００５２】
以上のように、実施の形態５によれば、複数の半導体素子１，２を重ねて実装するとき、下段となる半導体素子１の下面に突起１０を備えたので、半導体素子１の実装高さが正確になり、半導体素子１の上面に載せられ上段となる半導体素子２の実装高さ、傾き等の実装精度を向上させることができるという効果がある。
【００５３】
実施の形態６．
図７は、この発明の実施の形態６による半導体素子の実装方法を示す説明図である。この図は、図１を用いて説明した実施の形態１による半導体素子の実装方法において、下段に実装されるＢＧＡタイプの半導体素子１に替えてＴＳＯＰタイプの半導体素子２１を用いたものを例示したものである。図１に示したものと同一あるいは相当するものに同じ符号を付し、その説明を省略する。図において、２１はＴＳＯＰタイプの半導体素子（下段に載置する半導体素子）、２２は実施の形態６による実装基板３の表面２０に備えられた基板電極、２３は基板電極２２と接合する半導体素子２１の外部電極である。
【００５４】
次に、動作について説明する。
実施の形態６による半導体素子の実装方法は、複数の半導体素子２，２１を重ねて実装するとき、ＴＳＯＰタイプの半導体素子２１を下段に載置したもので、上段に載置する半導体素子２の実装方法は、図１〜図６に示した実装方法のうち、いずれかのものを用いる。下段に載置する半導体素子２１の実装方法は実施の形態１〜実施の形態５において説明した半導体素子１のいずれかの実装方法と同様に行われ、外部電極５と外部電極２２のサイズ・形状の違いにより、当該外部電極５と接合する基板電極６あるいは基板電極１６のサイズ・形状、また実装基板３の表面２０に形成された凹部などのサイズ・形状などを替えることにより、同様に実装することができる。
【００５５】
以上のように、実施の形態６によれば、複数の半導体素子２，２１を重ねて実装するとき、下段に載置する半導体素子２１がＴＳＯＰタイプのものでも、半導体素子２１と半導体素子２の上下方向の間隙が生じないように半導体素子２を実装することができると共に、半導体素子２と半導体素子２１は実装基板３との接合において相互に支持し合うため、例えばキー押しや落下衝撃等の外力に対して耐性を向上させることができるという効果がある。
【００５６】
【発明の効果】
以上のように、この発明によれば、上段に載置する半導体素子の実装高さを調整して下段に載置する半導体素子と上段に載置する半導体素子との上下方向に間隙が生じないようにすることが可能になり、複数の半導体素子を重ねて実装したとき上段に載置する半導体素子の実装高さを低くすることができると共に、各半導体素子は実装基板との接合において相互に支持し合うため、外力に対する耐性を向上させることができるという効果がある。
【００５７】
この発明によれば、下段に載置する半導体素子の実装高さを調整することができるようになり、上段に載置する半導体素子を下段に載置する半導体素子の上面に載せた状態で、上段に載置する半導体素子の上方から適当な荷重を加えて下段に載置する半導体素子と上段に載置する半導体素子との上下方向に間隙が生じないようにして実装高さを低くすることができると共に、各半導体素子は実装基板との接合において相互に支持し合うため、外力に対する耐性を向上させることができるという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体素子の実装方法を示す説明図である。
【図２】 この発明の実施の形態２による半導体素子の実装方法を示す説明図である。
【図３】 この発明の実施の形態３による半導体素子の実装方法を示す説明図である。
【図４】 この発明の実施の形態４による半導体素子の実装方法を示す説明図である。
【図５】 この発明の実施の形態４による半導体素子の実装方法を示す説明図である。
【図６】 この発明の実施の形態５による半導体素子の実装方法を示す説明図である。
【図７】 この発明の実施の形態６による半導体素子の実装方法を示す説明図である。
【図８】 従来の半導体素子の実装方法を示す説明図である。
【符号の説明】
１ 半導体素子（下段に載置する半導体素子）、２ 半導体素子（上段に載置する半導体素子）、３ 実装基板、４ はんだ材、５ 外部電極、６ 基板電極、７ 外部電極、８ 基板電極、９ はんだ材、１０ 突起、１６ 基板電極、１７ 外部電極、１８ 基板電極、２０ 表面、２１ 半導体素子（下段に載置する半導体素子）、２２ 基板電極、２３ 外部電極、１０１，１０２ 半導体素子、１０３ 実装基板、１０４ はんだ材、１０５ 外部電極、１０６ 基板電極、１０７ 外部電極、１０８ 基板電極、１０９ 配線層。

Claims (5)

1. 複数の半導体素子を重ねて実装基板の同一表面に実装する半導体素子の実装方法において、
   前記実装基板は上段に載置する半導体素子の外部電極と接合する基板電極と下段に載置する半導体素子の外部電極と接合する基板電極とを備え、
   前記上段に載置する半導体素子の外部電極と接合する基板電極は、前記下段に載置する半導体素子と接合させる基板電極より低い位置に配置され、
   前記上段に載置する半導体素子の外部電極と前記基板電極とを接合するはんだ材を前記下段に載置する半導体素子と接合する前記基板電極に塗布するはんだ材より厚く塗布して前記上段に載置する半導体素子の実装高さを調整し、
   前記上段に載置する半導体素子と前記下段に載置する半導体素子とを上下方向において接するようにして実装するとともに、
   前記上段に載置する半導体素子と接合させる基板電極及び前記下段に載置する半導体素子と接合させる基板電極に、はんだ材の上面がほぼ等しくなるように当該はんだ材を塗布することを特徴とする半導体素子の実装方法。
2. 上段に載置する半導体素子と接合させる基板電極は、実装基板の内層に備えられ、前記実装基板の表面に露出させたことを特徴とする請求項１記載の半導体素子の実装方法。
3. 複数の半導体素子を重ねて実装基板の同一表面に実装する半導体素子の実装方法において、
   前記実装基板は、上段に載置する半導体素子の外部電極に接合させる上段の基板電極と前記上段の基板電極よりも低い位置に下段に載置する半導体素子の外部電極に接合させる下段の基板電極とを備え、
   前記上段に載置する半導体素子は、前記下段に載置する半導体素子の上面に載せた状態で前記上段の基板電極に接する長さよりも短い外部電極を備え、
   前記下段に載置する半導体素子の外部電極と前記下段の基板電極とを接合させるはんだ材を前記上段に載置する半導体素子と接合させる前記上段の基板電極に塗布するはんだ材より厚く塗布して前記下段に載置する半導体素子の実装高さを調整し、
   前記上段に載置する半導体素子と前記下段に載置する半導体素子とを上下方向において接するようにして実装することを特徴とする半導体素子の実装方法。
4. 下段の基板電極を、実装基板の内層に備えたことを特徴とする請求項３記載の半導体素子の実装方法。
5. 下段に載置する半導体素子は、実装基板に備えられた下段の基板電極に当該下段に載置する半導体素子の外部電極が沈み込む深さを抑制する突起を当該下段に載置する半導体素子の下面に備えたことを特徴とする請求項３または請求項４記載の半導体素子の実装方法。

Images