JP2007295014A - 支持ポートから所定間隔を置いて配置されたダイ底部を具備する表面実装パッケージ - Google Patents

支持ポートから所定間隔を置いて配置されたダイ底部を具備する表面実装パッケージ Download PDF

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Abstract

【課題】熱サイクルにより引き起こされる基板破壊が減じられるような構造を有するパッケージ構成を作り出すこと。
【解決手段】本発明による半導体パッケージは、自身の内部空間にＭＯＳＦＥＴ（１０）を受容する金属製容器（１２）を含む。こうして受容されたＭＯＳＦＥＴ（１０）は、自身のドレイン電極が容器（１２）の底面に面し、かつ導電性エポキシ樹脂の層（１４）又はハンダ等によって容器の底面に電気的に接続される。このように配置されたＭＯＳＦＥＴ（１０）の端縁は、容器（１２）の壁から所定間隔をおいて配置される。ＭＯＳＦＥＴ（１０）の端縁と容器（１２）の壁との間の空間は、絶縁層（１６）で充填される。ＭＯＳＦＥＴ（１０）の表面（Ａ´でマークした）は、金属製容器（１２）の突出部（２２）による基板の平面（Ａでマークした）より下にあるがほとんど面一である。
【選択図】図３

Description

[関連出願への相互参照]
この出願は、Ｍａｒｔｉｎ ＳｔａｎｄｉｎｇとＡｎｄｒｅｗ Ｎ．Ｓａｗｌｅにより、２００１年１２月２１日に出願された、”支持ボードから所定間隔をおいて配置されたダイ底部を具備する表面実装パッケージ”と題する米国仮特許出願第６０/３４２，３３３号と、Ｍａｒｔｉｎ ＳｔａｎｄｉｎｇとＨａｚｅｌ Ｄｅｂｏｒａｈ Ｓｃｈｏｆｉｅｌｄにより、２００１年３月２８日に出願された、”チップスケール表面実装デバイス及び製造方法”と題する米国特許出願第０９/８１９，７７４号の一部継続出願と、に基づき、かつ優先権を主張する。両出願の主題及び開示内容は本願明細書に参考文献として援用する。
本発明は半導体パッケージに関し、より詳細には、温度サイクルによる破壊（temperature cycling failures）を減じる構造を有する電力半導体を収容するための半導体パッケージに関する。
一般的に、熱サイクルは、層状に積み重ねた構造体では、例えば、疲労によるクラックに通じる、頻繁かつ繰返される応力を引き起こす。したがって、温度サイクルは、層状に積み重ねた構造体に破壊を引き起こす重大な要因である。
半導体デバイスパッケージでは、温度サイクルは、ダイ−アンダーフィル・ボンディング、アンダーフィル−基板・ボンディング、ソルダーバンプ取付及び他の領域中の活性化層に破壊を引き起こす。これは、パッケージの信頼性を減じる。したがって、温度サイクルによって引き起こされた破壊を減じる装置を提供することが望ましい。
ここで図面を参照すると、類似する参照符号は類似する要素を引用する。図１及び図２には、本願の譲渡人に譲渡され、かつ本願明細書に参考文献として援用された、２００１年３月２８日付出願の米国特許出願第０９/８１９，７７４号明細書に十分に記載されている半導体パッケージ５が示されている。図１及び図２は、ドレインクリップとして機能するカップ形状容器１２内部のＭＯＳＦＥＴ １０を含む。容器１２は、銅合金から作られかつ銀めっきされることが好ましい。容器１２は、ＭＯＳＦＥＴ １０の内部寸法より大きな内部寸法を有する。したがって、ＭＯＳＦＥＴ １０は、容器１２の内部に容易に受容される。ＭＯＳＦＥＴ １０のドレイン接点は、銀を加えた導電性エポキシ樹脂１４の層によって、容器１２の底部に接続される。低応力高付着エポキシ樹脂１６から成るリングが、ＭＯＳＦＥＴの端縁の周りに貼付されてパッケージを密封しかつ該パッケージに規格より大きい構造上の強度を加える。自身のドレイン接点とは反対側にある、ＭＯＳＦＥＴ １０の表面に配置されたソース接点１８及びゲート接点２０は、図１に示すように露出している。容器１２は、自身の反対側の２つの端縁に配置された２列の突出部２２を含む。これらの突出部は、絶縁金属基板又は通常の回路基盤のような、回路基盤（図示せず）のそれぞれのランドと電気的に接触するように設けられる。図１に示すように、ＭＯＳＦＥＴ １０のソース接点１８は容器１２の突出部２２の接触面と面一である。したがって、ＭＯＳＦＥＴ １０のソース接点１８及びゲート接点２０は、パッケージ５がその上に取り付けられる時に回路基盤の表面と面一である。
上述したパッケージは、上述したように、温度サイクルにより起こり得る破壊を受ける。したがって、熱サイクルにより引き起こされる基板破壊は減じられるような、上述したものに類似する構造を有するパッケージ構成を作り出すことが望ましい。
例えば、熱サイクルによって引き起こされる、基板の破壊を減じるために、各々がハンダ付可能な平坦な金属電極を具備する第１表面及び第２表面であって、前記第１表面は前記第２表面に実質的に平行である該第１表面及び該第２表面を具備する半導体デバイスを備える半導体デバイスパッケージが開示されている。さらに、第１表面及び第２表面であって、前記第２表面は半導体デバイスダイの第１表面に電気的に接続される該第１表面及び該第２表面を具備する平坦なウェブ部分を備える金属クリップが開示されている。
クリップの平坦なウェブ部分の端縁から、少なくとも１つのハンダ付可能な平坦な金属製後成形電極が半導体デバイスダイの端縁上に、かつ該ダイの端縁から所定間隔をおいて延在する。ダイがクリップの内部で内向きに凹み、かつダイの第２表面が少なくとも１つのハンダ付可能な平坦な金属製後成形電極と面一（すなわち共平面）でないように、ダイはクリップの内部に配置される。ハンダ付可能な平坦な金属製後処理電極の内部は、ダイの第２表面の平面より上の平行な平面に移動する。
少なくとも１つのハンダ付可能な平坦な金属製後成形電極は、回路基盤のような支持面上の金属で被覆したパターンに取付可能である。ダイの第２表面は支持面の金属で被覆したパターンから所定間隔をおいて配置される。
したがって、本発明による半導体パッケージは、熱サイクルによる破壊数を減じ、かくして、パッケージに信頼性を与える。さらにまた、本発明による半導体パッケージは、主要電極及び制御電極が配置される第１主要表面と、別の主要電極が配置される、第１主要表面とは反対側にある別の主要表面と、を具備するＭＯＳＦＥＴのような垂直伝導ＭＯＳゲートダイを含む。慣用的に、本発明によるパッケージで使用される垂直伝導ＭＯＳＦＥＴの第１主要電極はソース電極である一方、その第２主要電極はドレイン電極である。垂直伝導ＭＯＳＦＥＴの制御電極は、慣用的にゲート電極として呼称される。
ダイは電力ＭＯＳＦＥＴとして本願明細書では説明しているが、このダイは、何れかのＭＯＳゲートデバイス（例えば、ＩＧＢＴのような）、サイリスター又はダイオード等を含む何れか所望のダイとし得ることは明白である。
ここで、図３を参照すれば、本発明による、半導体パッケージ２４は、図１及図２に示すような従来技術パッケージよりも容器１２の内部まで深くまでセットバックされるＭＯＳＦＥＴ １０を含む。したがって、ＭＯＳＦＥＴ１０のソース接点１８及びゲート接点２０（図３には示さず）は、容器１２の突出部２２とはもはや面一ではない。この装置構成は、破線Ａ、Ａ´間の間隙によって図３に示されている。ＭＯＳＦＥＴ １０が（破線Ａで示すように）回路基盤の平面から約０．００１〜０．００５インチ（すなわち、０．０２５４〜０．１２７ミリメートル）だけ偏倚するように容器１２内に深く設置される時、ハンダ付で基板上に降りるかエポキシ樹脂によって基板に固定される部分の熱サイクルによる破壊が減じられる。
換言すれば、本発明による半導体パッケージは、その内部空間にＭＯＳＦＥＴ又は他の類似した半導体タイプデバイスダイを受容する金属製容器を含む。このように受容されたＭＯＳＦＥＴは、ＭＯＳＦＥＴのドレイン電極が容器の底部に面し、かつ導電性エポキシ樹脂の層又はハンダ等によって容器の底部に電気的に接続されるように内向きに凹み、かつ配向される。このように配置されたＭＯＳＦＥＴの端縁は、容器の壁から所定間隔をおいて配置される。ＭＯＳＦＥＴの端縁と容器の壁との間の空間は、絶縁層で充填される。容器は、その反対両端縁に２列の柱状体（posts）を含むことが好ましい。これらの柱状体は回路内のその適切な場所にＭＯＳＦＥＴのドレインを接続するために、回路基盤のような基板上の適切な導電パッドに連結可能である。さらにまた、本発明の代替実施形態では、柱状体は、容器のリムの全部又は一部分とすることができる。
この配置構成の結果として、ＭＯＳＦＥＴのソース及びゲート電極は、容器がその上に取り付けられる時に、基板に面する。ＭＯＳＦＥＴのソース及びゲート電極が基板の表面とほとんど面一になるように、ＭＯＳＦＥＴが容器内に位置づけられる場合、熱サイクルによる破壊が改善されることが判明した。したがって、本発明の態様によれば、ＭＯＳＦＥＴの底面は、０．００１−０．００５インチ（すなわち、０．０２５４〜０．１２７ミリメートル）だけ基板の平面より下にあるがほとんど面一である。ほとんど面一な容積は、ハンダ、エポキシ樹脂等のような導電性取付物質によって充填される。
開示された発明の変形はその範囲及び精神を変更することなく可能である。本発明の好ましい実施形態に関して説明したもの以外の物質を、本発明の意図した有利な結果を達成するために使用し得ることは、当業者には分かるであろう。例えば、ＭＯＳＦＥＴ １０の代わりに、ＩＧＢＴ、サイリスター、ダイオード、あるいは何れか他の適切な半導体デバイスを本発明によるパッケージで使用し得る。更なる例として、容器１２を形成するために他の合金を使用し得るものであり及び／又は銀を加えたエポキシ樹脂１４以外の他の導電性手段を、半導体ダイを容器１２に接続するために使用し得る。
かくして、本発明をその特定の実施形態に関して説明してきたが、他の多くの変形及び変更、および他の用途は当業者には明らかである。したがって、本発明は、本願明細書の特定の開示によって限定されず、添付の特許請求の範囲によってのみ限定されることが好ましい。
従来技術による半導体パッケージの平面図である。 図１の線１−１の方向に見た該図１の半導体パッケージの横断面図である。 本発明により変更された図１及び図２の半導体パッケージの横断面図である。
符号の説明
１０ ＭＯＳＦＥＴ
１２ 容器
１４ 銀を加えた導電性エポキシ樹脂
１６ 低応力高付着性エポキシ樹脂
１８ ソース接点
２２ ゲート接点
２４ 半導体パッケージ

Claims (28)

  1. 半導体パッケージであって、
    外部接続のための接続表面を含む容器であって、前記接続表面は第１平面に終端する、前記容器と、
    前記容器の内部に配置された半導体ダイであって、前記半導体ダイは前記容器の内側表面に電気接続された１つの電極と、第２平面に終端する別の対向する電極と、を含んでいる、前記半導体ダイと、を備え、
    前記第１平面と前記第２平面は、導電性取付材料によって充填可能な容積を画定すべく所定の間隔を置いて配置されている半導体パッケージ。
  2. 前記第１平面は回路基板の平面を表す、請求項１に記載の半導体パッケージ。
  3. 前記第１平面と前記第２平面は０．００１〜０．００５インチの間隔を置いて配置されている、請求項１に記載の半導体パッケージ。
  4. 前記容器は銅合金で形成されている、請求項１に記載の半導体パッケージ。
  5. 前記容器は銀めっきが施されている、請求項４に記載の半導体パッケージ。
  6. 前記導電性取付材料はハンダ又はエポキシの何れかである、請求項１に記載の半導体パッケージ。
  7. 前記容器の内側表面と前記ダイの間の空間を更に含み、
    絶縁体が前記空間内に存在する、請求項１に記載の半導体パッケージ。
  8. 前記半導体ダイは電力ＭＯＳＦＥＴである、請求項１に記載の半導体パッケージ。
  9. 前記半導体ダイはＩＧＢＴである、請求項１に記載の半導体パッケージ。
  10. 前記半導体ダイはダイオードである、請求項１に記載の半導体パッケージ。
  11. 前記容器はカップ形状をしており、かつ前記半導体ダイを包囲する外周リム部分を含む、請求項１に記載の半導体パッケージ。
  12. 前記容器は少なくとも２つの対向するポスト列を含み、各ポスト列は基板の導電パッドに接続可能である、請求項１に記載の半導体パッケージ。
  13. 前記容器はリムを含み、前記リムの少なくとも一部はポストとして働く、請求項１に記載の半導体パッケージ。
  14. 前記半導体ダイは、前記容器の内側表面に電気接続されたドレインと、前記第２平面に終端する電源電極と、を具備する電力ＭＯＳＦＥＴである、請求項１に記載の半導体パッケージ。
  15. 外部接続のための接続表面を含む容器であって、前記接続表面は接続平面に終端する、前記容器と、
    前記容器の内部に配置された半導体ダイであって、前記半導体ダイは前記容器の内側表面に電気接続された１つの電極と、前記接続平面から凹んだ別の対向する電極と、を含んでいる、前記半導体ダイと、を備え、
    前記接続平面と前記対向する電極は、前記接続表面が前記基板に接続されるときに、前記対向する電極と基板との間の距離を画定すべく所定の間隔を置いて配置されている半導体パッケージ。
  16. 前記基板と前記対向する電極との間の前記空間は導電性取付材料で充填可能である、請求項１５に記載の半導体パッケージ。
  17. 前記対向する電極と前記基板は０．００１〜０．００５インチの間隔を置いて配置されている、請求項１５に記載の半導体パッケージ。
  18. 前記容器は銅合金で形成されている、請求項１５に記載の半導体パッケージ。
  19. 前記容器は銀めっきが施されている、請求項１８に記載の半導体パッケージ。
  20. 前記導電性取付材料はハンダ又はエポキシの何れかである、請求項１に記載の半導体パッケージ。
  21. 前記容器の内側表面と前記ダイとの間の空間を更に含み、
    絶縁体が前記空間内に存在する、請求項１５に記載の半導体パッケージ。
  22. 前記半導体ダイは電力ＭＯＳＦＥＴである、請求項１５に記載の半導体パッケージ。
  23. 前記半導体ダイはＩＧＢＴである、請求項１５に記載の半導体パッケージ。
  24. 前記半導体ダイはダイオードである、請求項１５に記載の半導体パッケージ。
  25. 前記容器はカップ形状をしており、かつ前記半導体ダイを包囲する外周リム部分を含む、請求項１５に記載の半導体パッケージ。
  26. 前記容器は少なくとも２つの対向するポスト列を含み、各ポスト列は基板の導電パッドに接続可能である、請求項１５に記載の半導体パッケージ。
  27. 前記容器はリムを含み、前記リムの少なくとも一部はポストとして働く、請求項１５に記載の半導体パッケージ。
  28. 前記半導体ダイは、前記容器の内側表面に電気接続されたドレインと、前記第２平面に終端する電源電極と、を具備する電力ＭＯＳＦＥＴである、請求項１５に記載の半導体パッケージ。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6930397B2 (en) * 2001-03-28 2005-08-16 International Rectifier Corporation Surface mounted package with die bottom spaced from support board
JP3879688B2 (ja) * 2003-03-26 2007-02-14 株式会社デンソー 半導体装置
US7786558B2 (en) * 2005-10-20 2010-08-31 Infineon Technologies Ag Semiconductor component and methods to produce a semiconductor component
US7723830B2 (en) 2006-01-06 2010-05-25 International Rectifier Corporation Substrate and method for mounting silicon device
US20070215997A1 (en) * 2006-03-17 2007-09-20 Martin Standing Chip-scale package
US7663212B2 (en) * 2006-03-21 2010-02-16 Infineon Technologies Ag Electronic component having exposed surfaces
US7768075B2 (en) 2006-04-06 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die packages using thin dies and metal substrates
US7541681B2 (en) * 2006-05-04 2009-06-02 Infineon Technologies Ag Interconnection structure, electronic component and method of manufacturing the same
US7910992B2 (en) 2008-07-15 2011-03-22 Maxim Integrated Products, Inc. Vertical MOSFET with through-body via for gate
JP5343574B2 (ja) * 2009-01-20 2013-11-13 トヨタ自動車株式会社 ヒートシンクのろう付け方法
US8222718B2 (en) * 2009-02-05 2012-07-17 Fairchild Semiconductor Corporation Semiconductor die package and method for making the same
US8563360B2 (en) * 2009-06-08 2013-10-22 Alpha And Omega Semiconductor, Inc. Power semiconductor device package and fabrication method
US20110075392A1 (en) 2009-09-29 2011-03-31 Astec International Limited Assemblies and Methods for Directly Connecting Integrated Circuits to Electrically Conductive Sheets
US7939370B1 (en) * 2009-10-29 2011-05-10 Alpha And Omega Semiconductor Incorporated Power semiconductor package
US8906747B2 (en) * 2012-05-23 2014-12-09 Freescale Semiconductor, Inc. Cavity-type semiconductor package and method of packaging same
TW201409752A (zh) * 2012-08-22 2014-03-01 Phostek Inc 照明裝置
US9536800B2 (en) 2013-12-07 2017-01-03 Fairchild Semiconductor Corporation Packaged semiconductor devices and methods of manufacturing
US9214419B2 (en) * 2014-02-28 2015-12-15 Alpha And Omega Semiconductor Incorporated Power semiconductor device and preparation method thereof
US9117809B1 (en) * 2014-03-09 2015-08-25 Alpha & Omega Semiconductor (Cayman), Ltd. Ultra-thin semiconductor device and preparation method thereof
CN104979220B (zh) * 2014-04-02 2017-09-01 万国半导体股份有限公司 功率半导体器件及制备方法
JP6905958B2 (ja) * 2018-06-27 2021-07-21 京セラ株式会社 接着構造、撮像装置、および移動体

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004500720A (ja) * 2000-04-04 2004-01-08 インターナショナル・レクチファイヤー・コーポレーション チップスケールの表面実装デバイス及びその製造方法

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3403438A (en) 1964-12-02 1968-10-01 Corning Glass Works Process for joining transistor chip to printed circuit
US3871014A (en) 1969-08-14 1975-03-11 Ibm Flip chip module with non-uniform solder wettable areas on the substrate
US3972062A (en) 1973-10-04 1976-07-27 Motorola, Inc. Mounting assemblies for a plurality of transistor integrated circuit chips
GB1487945A (en) 1974-11-20 1977-10-05 Ibm Semiconductor integrated circuit devices
JPS6020943Y2 (ja) * 1979-08-29 1985-06-22 三菱電機株式会社 半導体装置
US4604644A (en) 1985-01-28 1986-08-05 International Business Machines Corporation Solder interconnection structure for joining semiconductor devices to substrates that have improved fatigue life, and process for making
JPH01132142A (ja) * 1987-08-05 1989-05-24 Mitsubishi Electric Corp 半導体装置のパツケージ構造
US5047833A (en) 1990-10-17 1991-09-10 International Rectifier Corporation Solderable front metal contact for MOS devices
JP2984068B2 (ja) 1991-01-31 1999-11-29 株式会社日立製作所 半導体装置の製造方法
JPH05506545A (ja) * 1991-02-28 1993-09-22 ゼネラル・エレクトリック・カンパニイ パワー半導体チップ用の高密度気密パッケージのバッチ式組立
JPH05129516A (ja) 1991-11-01 1993-05-25 Hitachi Ltd 半導体装置
US5311402A (en) 1992-02-14 1994-05-10 Nec Corporation Semiconductor device package having locating mechanism for properly positioning semiconductor device within package
JP2833326B2 (ja) 1992-03-03 1998-12-09 松下電器産業株式会社 電子部品実装接続体およびその製造方法
JPH0637143A (ja) 1992-07-15 1994-02-10 Toshiba Corp 半導体装置および半導体装置の製造方法
US5394490A (en) 1992-08-11 1995-02-28 Hitachi, Ltd. Semiconductor device having an optical waveguide interposed in the space between electrode members
US5313366A (en) 1992-08-12 1994-05-17 International Business Machines Corporation Direct chip attach module (DCAM)
JPH06244231A (ja) 1993-02-01 1994-09-02 Motorola Inc 気密半導体デバイスおよびその製造方法
US5371404A (en) 1993-02-04 1994-12-06 Motorola, Inc. Thermally conductive integrated circuit package with radio frequency shielding
JP2795788B2 (ja) 1993-02-18 1998-09-10 シャープ株式会社 半導体チップの実装方法
US5703405A (en) 1993-03-15 1997-12-30 Motorola, Inc. Integrated circuit chip formed from processing two opposing surfaces of a wafer
US5510758A (en) 1993-04-07 1996-04-23 Matsushita Electric Industrial Co., Ltd. Multilayer microstrip wiring board with a semiconductor device mounted thereon via bumps
JP3258764B2 (ja) 1993-06-01 2002-02-18 三菱電機株式会社 樹脂封止型半導体装置の製造方法ならびに外部引出用電極およびその製造方法
US5397921A (en) 1993-09-03 1995-03-14 Advanced Semiconductor Assembly Technology Tab grid array
US5734201A (en) 1993-11-09 1998-03-31 Motorola, Inc. Low profile semiconductor device with like-sized chip and mounting substrate
US5367435A (en) 1993-11-16 1994-11-22 International Business Machines Corporation Electronic package structure and method of making same
US5454160A (en) 1993-12-03 1995-10-03 Ncr Corporation Apparatus and method for stacking integrated circuit devices
JPH07193184A (ja) 1993-12-27 1995-07-28 Fujitsu Ltd マルチチップモジュールの製造方法及びマルチチップモジュール
US5446316A (en) * 1994-01-06 1995-08-29 Harris Corporation Hermetic package for a high power semiconductor device
US5578869A (en) 1994-03-29 1996-11-26 Olin Corporation Components for housing an integrated circuit device
JP3377867B2 (ja) 1994-08-12 2003-02-17 京セラ株式会社 半導体素子収納用パッケージ
JP2546192B2 (ja) 1994-09-30 1996-10-23 日本電気株式会社 フィルムキャリア半導体装置
US5532512A (en) 1994-10-03 1996-07-02 General Electric Company Direct stacked and flip chip power semiconductor device structures
JP3138159B2 (ja) 1994-11-22 2001-02-26 シャープ株式会社 半導体装置、半導体装置実装体、及び半導体装置の交換方法
US5904499A (en) 1994-12-22 1999-05-18 Pace; Benedict G Package for power semiconductor chips
JPH08335653A (ja) 1995-04-07 1996-12-17 Nitto Denko Corp 半導体装置およびその製法並びに上記半導体装置の製造に用いる半導体装置用テープキャリア
US5655703A (en) 1995-05-25 1997-08-12 International Business Machines Corporation Solder hierarchy for chip attachment to substrates
US5674785A (en) 1995-11-27 1997-10-07 Micron Technology, Inc. Method of producing a single piece package for semiconductor die
US5726502A (en) 1996-04-26 1998-03-10 Motorola, Inc. Bumped semiconductor device with alignment features and method for making the same
WO1997045955A1 (de) * 1996-05-24 1997-12-04 Siemens Matsushita Components Gmbh & Co. Kg Elektronisches bauelement, insbesondere mit akustischen oberflächenwellen arbeitendes bauelement - ofw-bauelement
US5814884C1 (en) 1996-10-24 2002-01-29 Int Rectifier Corp Commonly housed diverse semiconductor die
US6133634A (en) 1998-08-05 2000-10-17 Fairchild Semiconductor Corporation High performance flip chip package
US6396127B1 (en) * 1998-09-25 2002-05-28 International Rectifier Corporation Semiconductor package
KR20000057810A (ko) * 1999-01-28 2000-09-25 가나이 쓰토무 반도체 장치
US6262489B1 (en) 1999-11-08 2001-07-17 Delphi Technologies, Inc. Flip chip with backside electrical contact and assembly and method therefor
US6744124B1 (en) 1999-12-10 2004-06-01 Siliconix Incorporated Semiconductor die package including cup-shaped leadframe
US6391687B1 (en) 2000-10-31 2002-05-21 Fairchild Semiconductor Corporation Column ball grid array package
US6777786B2 (en) * 2001-03-12 2004-08-17 Fairchild Semiconductor Corporation Semiconductor device including stacked dies mounted on a leadframe
US6930397B2 (en) * 2001-03-28 2005-08-16 International Rectifier Corporation Surface mounted package with die bottom spaced from support board
US6469398B1 (en) * 2001-03-29 2002-10-22 Kabushiki Kaisha Toshiba Semiconductor package and manufacturing method thereof
US6784540B2 (en) * 2001-10-10 2004-08-31 International Rectifier Corp. Semiconductor device package with improved cooling
US6841865B2 (en) * 2002-11-22 2005-01-11 International Rectifier Corporation Semiconductor device having clips for connecting to external elements

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004500720A (ja) * 2000-04-04 2004-01-08 インターナショナル・レクチファイヤー・コーポレーション チップスケールの表面実装デバイス及びその製造方法

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