JP6094413B2 - 半導体モジュール及びその製造方法 - Google Patents

半導体モジュール及びその製造方法 Download PDF

Info

Publication number
JP6094413B2
JP6094413B2 JP2013149519A JP2013149519A JP6094413B2 JP 6094413 B2 JP6094413 B2 JP 6094413B2 JP 2013149519 A JP2013149519 A JP 2013149519A JP 2013149519 A JP2013149519 A JP 2013149519A JP 6094413 B2 JP6094413 B2 JP 6094413B2
Authority
JP
Japan
Prior art keywords
solder
resist
solder resist
case
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013149519A
Other languages
English (en)
Other versions
JP2015023128A (ja
Inventor
晃一 増田
晃一 増田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2013149519A priority Critical patent/JP6094413B2/ja
Publication of JP2015023128A publication Critical patent/JP2015023128A/ja
Application granted granted Critical
Publication of JP6094413B2 publication Critical patent/JP6094413B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]

Description

本発明は、ベース板に半導体装置を半田により接合した半導体モジュール及びその製造方法に関する。
半導体モジュールでは、ベース板の上面を半田レジストでコーティングし、半田接合部において半田レジストに開口を設ける(例えば、特許文献1の図3(b)参照)。これにより、半田接合部からの半田の濡れ広がりを抑制して半田の塗布面積と厚みを調整でき、半導体装置の位置精度が向上する。
特開平6−244224号公報
半田接合工程において半田が高温で膨張して半田接合部から飛散する場合がある。また、半田内部又は周囲の不純物などで発生した気泡が弾けて半田が飛散する場合もある。例えばフラックスに含有される揮発成分によって気泡が発生する。ただし、フラックスレス半田でも気泡は発生する。この場合に半田に気圧や半導体装置の重圧がかかると、気泡が弾けて半田が飛散する。特に気泡を抑制するために大気圧より減圧すると、半田が飛散しやすくなる。半田レジスト上に飛散した半田は濡れ広がらず半田ボールとなる。この半田ボールにより、半導体装置の異極間の絶縁距離が狭まり、絶縁性の低下又は短絡が生じる。
また、ベース板のケース接着部に半田が付着して凹凸ができると、ベース板とケースの接着が阻害される。さらに、ケースの内部に充填された絶縁性ゲルがベース板とケースの隙間から漏れ出してしまう。
本発明は、上述のような課題を解決するためになされたもので、その目的は半田の飛散による悪影響を防止することができる半導体モジュール及びその製造方法を得るものである。
本発明に係る半導体モジュールは、半田接合部と、前記半田接合部を囲むケース接着部とを含む主面を有するベース板と、前記主面において前記半田接合部と前記ケース接着部の間に設けられた半田レジストと、前記半田接合部に半田により接合された半導体装置と、前記ケース接着部に接着され、前記半導体装置を覆うケースとを備え、前記半田レジストは、前記半田接合部の外周に沿って設けられた第1の半田レジストと、前記ケース接着部の内周に沿って設けられ、前記第1の半田レジストより外側に配置された第2の半田レジストとを有し、前記主面を前記半田レジストから露出させるスリットが前記第1の半田レジストと前記第2の半田レジストの間に設けられ、前記半田接合部は、第1及び第2の半田接合部を有し、前記半導体装置は、前記第1及び第2の半田接合部にそれぞれ前記半田により接合された第1及び第2の半導体装置を有し、前記第1の半導体装置と前記第2の半導体装置はワイヤにより互いに接続され、前記スリットは、前記第1の半田接合部と前記第2の半田接合部の間にも設けられていることを特徴とする。
本発明に係る半導体モジュールの製造方法は、半田接合部と、前記半田接合部を囲むケース接着部とを含む主面を有するベース板を用意する工程と、前記主面において前記半田接合部と前記ケース接着部の間に半田レジストを形成する工程と、前記半田レジストを形成した後に、半導体装置を前記半田接合部に半田により接合する工程と、前記半導体装置を覆うケースを前記ケース接着部に接着する工程とを備え、前記半田レジストを形成する工程において、前記半田接合部の外周に沿って第1の半田レジストを形成し、前記ケース接着部の内周に沿って前記第1の半田レジストより外側に第2の半田レジストを形成し、前記主面を前記半田レジストから露出させるスリットを前記第1の半田レジストと前記第2の半田レジストの間に形成し、前記半田接合部として第1及び第2の半田接合部を形成し、前記半導体装置として第1及び第2の半導体装置をそれぞれ前記第1及び第2の半田接合部に前記半田により接合し、前記第1の半導体装置と前記第2の半導体装置をワイヤにより互いに接続し、前記スリットを前記第1の半田接合部と前記第2の半田接合部の間にも形成することを特徴とする。
本発明により、半田の飛散による悪影響を防止することができる。
本発明の実施の形態1に係る半導体モジュールを示す斜視図である。 本発明の実施の形態1に係る半導体モジュールを示す断面図である。 本発明の実施の形態1に係る半導体モジュールの内部を示す斜視図である。 本発明の実施の形態1に係る半導体モジュールの製造工程を示す平面図である。 本発明の実施の形態1に係る半導体モジュールの製造工程を示す斜視図である。 本発明の実施の形態1に係る半導体モジュールの製造工程を示す斜視図である。 本発明の実施の形態1に係る半導体モジュールの製造工程を示す断面図である。 本発明の実施の形態1に係る半導体モジュールの製造工程を示す斜視図である。 本発明の実施の形態1に係る半導体モジュールの製造工程を示す斜視図である。 比較例に係る半導体モジュールの製造工程を示す斜視図である。 比較例に係る半導体モジュールの製造工程を示す断面図である。 本発明の実施の形態2に係る半導体モジュールのベース板を示す平面図である。 本発明の実施の形態3に係る半導体モジュールのベース板を示す平面図である。
本発明の実施の形態に係る半導体モジュール及びその製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態1.
図1は本発明の実施の形態1に係る半導体モジュールを示す斜視図である。図2は本発明の実施の形態1に係る半導体モジュールを示す断面図である。図3は本発明の実施の形態1に係る半導体モジュールの内部を示す斜視図である。
ベース板1の主面は、半田接合部2a,2bと、半田接合部2a,2bを囲むケース接着部3とを含む。ここではケース接着部3はベース板1の主面の外周部に該当する。ベース板1の材質は、銅、Cu−Mo等の銅合金、アルミニウム、又はAl−SiC等のアルミニウム合金である。ベース板1の厚みは1mm〜5mm程度である。なお、半田との濡れ性を向上させるため、ベース板1の半田接合部2a,2bにニッケルなどのメッキ層を形成してもよい。ただし、ベース板1の材質が半田との濡れ性が高い物質の場合にはメッキ層は不要である。
ベース板1の主面において半田接合部2a,2bとケース接着部3の間に半田レジスト4a,4b,5が設けられている。半田レジスト4a,4b,5の材質は、ベース板1の材質に比べて半田に濡れ難い材質であり、例えばエポキシ系樹脂等である。
半田レジスト4aは半田接合部2aの外周に沿って設けられ、半田レジスト4bは半田接合部2bの外周に沿って設けられている。半田レジスト5はケース接着部3の内周に沿って設けられ、半田レジスト4a,4bより外側に配置されている。ベース板1の主面を半田レジスト4a,4b,5から露出させるスリット6が半田レジスト4a,4bと半田レジスト5の間に設けられている。スリット6は、半田接合部2a,2b及び半田レジスト4a,4bを囲んでおり、半田接合部2aと半田接合部2bの間にも設けられている。
半導体装置7aが半田接合部2aに半田8aにより接合されている。半導体装置7bが半田接合部2bに半田8bにより接合されている。半田8a,8bは、錫−鉛半田、鉛フリー半田等であり、フラックス入りでもよいし、フラックスレス半田でもよい。半導体装置7a,7bの熱サイクルによる半田8a,8bの亀裂等を防ぐため、半田8a,8bの膜厚は150μm以上とする。ただし、半田8a,8bを厚くするほど半田8a,8bの飛散が生じやすくなる。
半導体装置7aは、絶縁基板9aと、その上に半田等により実装された半導体チップ10a,10bとを有する。半導体装置7bは、絶縁基板9bと、その上に半田等により実装された半導体チップ10c,10dとを有する。絶縁基板9a,9bは、アルミナ又は窒化アルミ等の絶縁体と、絶縁体の上面及び下面にそれぞれ設けられたアルミニウム等の上面配線及び下面配線とを有する。例えば厚さ0.635mmのアルミナの両面に厚さ0.4mmのアルミニウム膜が設けられている。絶縁基板9a,9bの下面配線は半田8a,8bを介してベース板1に接続されている。半導体チップ10a,10b,10c,10dはIGBT(Insulated-Gate Bipolar Transistors)、FET(Field effect transistor)、又はダイオード等である。半導体チップ10a,10bの下面電極は絶縁基板9aの上面配線に接続され、半導体チップ10c,10dの下面電極は絶縁基板9bの上面配線に接続されている。
半導体チップ10a,10bの上面電極はワイヤ11aにより互いに接続され、半導体チップ10bの上面電極と絶縁基板9bの上面配線はワイヤ11bにより互いに接続され、半導体チップ10c,10dの上面電極はワイヤ11cにより互いに接続されている。従って、半導体装置7aと半導体装置7bはワイヤ11bにより互いに接続されている。
半導体装置7a,7bを覆うケース12が接着剤13によりケース接着部3に接着されている。ケース12はエポキシ樹脂等からなる樹脂ケースであり、壁面を構成する枠体と上面を構成する蓋からなる。接着剤13はシリコーンゴム系の接着剤であるが、エポキシ系などでもよい。なお、ベース板1とケース12との接着力を向上させるため、ケース接着部3には半田レジスト4a,4b,5は設けられていない。
ケース12の内部にシリコンゲルなどの絶縁性ゲル14が充填され、この絶縁性ゲル14が半導体装置7a,7bを覆って絶縁保護している。モジュール取付用のブッシュ穴15が半田レジスト5よりも外側においてベース板1の四隅に設けられている。
続いて、本発明の実施の形態1に係る半導体モジュールの製造方法を図面を参照しながら説明する。図4は、本発明の実施の形態1に係る半導体モジュールの製造工程を示す平面図である。図5,6,8,9は、本発明の実施の形態1に係る半導体モジュールの製造工程を示す斜視図である。図7は、本発明の実施の形態1に係る半導体モジュールの製造工程を示す断面図である。
まず、図4に示すように、半田接合部2a,2bと、半田接合部2a,2bを囲むケース接着部3とを含む主面を有するベース板1を用意する。そして、ベース板1の主面において半田接合部2a,2bとケース接着部3の間に半田レジスト4a,4b,5をスクリーン印刷で塗布し、UV照射により硬化させる。なお、半田レジストをスプレーコーティング法又はカーテンコータにより塗布し、露光及び現像して不要な半田レジストを溶解させてもよい。
ここで、半田レジスト4a,4bは半田接合部2a,2bの外周に沿って形成する。半田レジスト5はケース接着部3の内周に沿って半田レジスト4a,4bより外側に形成する。ベース板1の主面を半田レジスト4a,4b,5から露出させるスリット6を半田レジスト4a,4bと半田レジスト5の間に形成する。スリット6は、半田接合部2a,2b及び半田レジスト4a,4bを囲むように形成し、半田接合部2aと半田接合部2bの間にも形成する。
次に、図5に示すように、半田レジスト4aで囲まれた半田接合部2aに適量の半田8aを塗布し、その上に半導体装置7aを載せる。同様に、半田レジスト4bで囲まれた半田接合部2bに適量の半田8bを塗布し、その上に半導体装置7bを載せる。なお、半田8a,8bとして、クリーム半田をスクリーン印刷法等により塗布してもよいし、板状の半田を用いてもよい。
次に、ホットプレートなどの加熱機構(不図示)を用いて半田8a,8bを溶融させて、図6及び図7に示すように半導体装置7a,7bをそれぞれ半田接合部2a,2bに半田8a,8bにより接合する。この際に半田接合部2a,2bからそれぞれ飛散した半田16a,16bがスリット6上で濡れ広がる。その後、半導体装置7aと半導体装置7bをワイヤ11bにより互いに接続する。
次に、図8に示すように、半導体装置7a,7bを覆うケース12をケース接着部3に接着する。この際に、ブッシュ穴15に接着剤13が流入しないように、ロボットを制御して接着剤13を塗布する領域を限定する。次に、ケース12上面の蓋(不図示)を開けて、半導体装置7a,7bを覆う絶縁性ゲル14をケース12の内部に注入する。次に、図9に示すように、ブッシュ穴15にネジ17を挿入して半導体モジュールをヒートシンク18に取り付ける。なお、ここではベース板1のネジ締め付け部がケース12で覆われていないが、ケース12で覆われていてもよい。
続いて、本実施の形態の効果を比較例と比較して説明する。図10は比較例に係る半導体モジュールの製造工程を示す斜視図である。図11は比較例に係る半導体モジュールの製造工程を示す断面図である。比較例では半田接合部2a,2bとケース接着部3の間に半田レジスト19が設けられているが、この半田レジスト19にはスリット6が設けられていない。
比較例では、半田レジスト19上に飛散した半田が濡れ広がらず半田ボール20が形成される。この半田ボール20により半導体装置7a,7bの上下の配線間で短絡又は絶縁耐圧の低下が生じる。また、半田ボール20が大きい場合には、2つの半導体装置7a,7bの上面配線と下面配線の間又は上面配線同士で短絡又は絶縁耐圧の低下が生じる。半田ボール20の高さが上面配線の高さに達しない場合でも、半田ボール20により絶縁距離が短くなることで絶縁性が低下し、電界強度を超えた場合に放電する。
これに対して、本実施の形態では、半田接合部2a,2bから飛散した半田8a,8bはスリット6で濡れ広がり、高さが低くなるため、半導体装置7a,7bの異極間の絶縁性の低下又は短絡を防ぐことができる。そして、半田ボール20の形成を抑制できるため、製品組立時に半田ボール20を除去する手間を省くこともできる。
ここで、例えば製品の絶縁耐圧が6kV必要な場合に設計上必要な絶縁距離を1.7mm、ベース板1から絶縁基板9aの上面までの高さを1.1mm、絶縁基板9aの端面から上面配線までの距離を1mmとする。この場合、半田が飛散していなければベース板1と上面配線の間の絶縁距離は2.1mmである。一方、高さ0.5mmの半田ボール20が絶縁基板9aの近くに形成された場合、半田ボール20と上面配線の間の絶縁距離は2.1−0.5=1.6mmとなり、設計上必要な値を下回ってしまう。本実施の形態ではベース板1上に飛散した半田16a,16bの高さが0.4mmより低くなるため、1.7mm以上の絶縁距離を確保することができる。
飛散した半田を十分に捕獲できるようなスリット6の幅は、飛散した半田の体積、リフロー温度、及びスリット6の長さ等により変化する。一例として、半田が十分に濡れ広がる条件を仮定し、スリット6の長さを10mm、飛散した半田の体積を4mm、許容できる半田の高さを0.2mmとすると、スリット6の幅を4/(10×0.2)=2mm以上とする必要がある。ただし、上記の数値は一例であり、本発明を制限するものではなく、実際の使用に最適な値とは限らない。
また、比較例では、ベース板1のケース接着部3に半田21が付着して凹凸ができるため、ベース板1とケース12の接着が阻害される。これに対して、本実施の形態では、ケース接着部3の内周に沿って設けた半田レジスト5によりケース接着部3への半田の流入を防ぐことができる。これにより、ベース板1とケース12の接着性を確保することができる。よって、本実施の形態では比較例に比べて半田の飛散による悪影響を防止することができる。
また、本実施の形態では、半田接合部2a,2bからの半田8a,8bの濡れ広がりを半田レジスト4a,4bが抑制するため、半田8a,8bの塗布面積と厚みを調整することができる。そして、半田レジスト4a,4bが半田接合部2a,2b内に半田8a,8bを制限するため、溶融した半田8a,8bの表面張力によって半導体装置7a,7bが自動的に半田接合部2a,2bにそれぞれ移動する(セルフアライメント)。これにより、半導体装置7a,7bの位置精度を向上させることができる。
また、本実施の形態では、スリット6が半田接合部2a,2b及び半田レジスト4a,4bを囲んでいる。これにより、半田接合部2a,2bから外側のどの方向に半田が飛散しても、スリット6で捕捉することができる。
また、比較例では半導体装置7a,7b間に形成された半田ボール20がワイヤ11bと干渉する。これに対して、本実施の形態ではスリット6が半田接合部2aと半田接合部2bの間にも設けられている。このため、半導体装置7a,7b間での半田ボール20の発生を抑制することができる。
また、ベース板1とケース12の接着性を確保することができるため、ケース12の内部に注入された絶縁性ゲル14がベース板1とケース12の隙間から漏れ出すのを防ぐことができる。
また、モジュール取付用のブッシュ穴15を半田レジスト5よりも外側に設けることにより、ブッシュ穴15に半田が流入して穴径が小さくなるのを防ぐことができる。
実施の形態2.
図12は、本発明の実施の形態2に係る半導体モジュールのベース板を示す平面図である。ベース板1上の半田レジスト4a,4bのパターン形状が実施の形態1とは異なり、その他の構成は実施の形態1と同様である。
半田レジスト4a,4bは、半田接合部2a,2bの外周に沿って互いに離間して配置された複数のレジスト部を有する。そして、隣接するレジスト部の間の領域においてベース板1の主面が半田レジスト4a,4b,5から露出している。これにより、ベース板1の主面の露出面積が広くなるため、飛散した半田が濡れ広がる面積も拡大する。この結果、捕獲できる半田の量を増やすことができる。
また、本実施の形態では、半田レジスト4a,4bを構成する複数のレジスト部が半田接合部2a,2bのコーナー部に設けられている。これにより、半田接合部2a,2b上で溶けた半田8a,8bの平面形状を保持することができるため、半導体装置7a,7bの回転を防ぐことができる。
実施の形態3.
図13は、本発明の実施の形態3に係る半導体モジュールのベース板を示す平面図である。ベース板1上の半田レジスト4a,4bのパターン形状が実施の形態1とは異なり、その他の構成は実施の形態1と同様である。
半田レジスト4a,4bを構成する複数のレジスト部が半田接合部2a,2bの四辺に設けられている。この場合でも半田8a,8bをそれぞれ半田接合部2a,2b内に留めることができるため、半導体装置7a,7bの位置精度を向上させることができる。ただし、半田レジスト4a,4bを半田接合部2a,2bのコーナー部に設けないため、実施の形態2に比べて半導体装置7a,7bが回転し易くなる。
なお、半導体チップ10a,10b,10c,10dは、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材質、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体チップ10a,10b,10c,10dは、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された半導体チップ10a,10b,10c,10dを用いることで、このチップを組み込んだ半導体モジュールも小型化できる。また、半導体チップ10a,10b,10c,10dの耐熱性が高いため、ヒートシンク18の放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、半導体チップ10a,10b,10c,10dの電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
1 ベース板、2a 半田接合部(第1の半田接合部)、2b 半田接合部(第2の半田接合部)、3 ケース接着部、4a,4b 半田レジスト(第1の半田レジスト)、5 半田レジスト(第2の半田レジスト)、6 スリット、7a 半導体装置(第1の半導体装置)、7b 半導体装置(第2の半導体装置)、8a,8b 半田、11b ワイヤ、12 ケース、14 絶縁性ゲル、15 ブッシュ穴

Claims (12)

  1. 半田接合部と、前記半田接合部を囲むケース接着部とを含む主面を有するベース板と、
    前記主面において前記半田接合部と前記ケース接着部の間に設けられた半田レジストと、
    前記半田接合部に半田により接合された半導体装置と、
    前記ケース接着部に接着され、前記半導体装置を覆うケースとを備え、
    前記半田レジストは、前記半田接合部の外周に沿って設けられた第1の半田レジストと、前記ケース接着部の内周に沿って設けられ、前記第1の半田レジストより外側に配置された第2の半田レジストとを有し、
    前記主面を前記半田レジストから露出させるスリットが前記第1の半田レジストと前記第2の半田レジストの間に設けられ
    前記半田接合部は、第1及び第2の半田接合部を有し、
    前記半導体装置は、前記第1及び第2の半田接合部にそれぞれ前記半田により接合された第1及び第2の半導体装置を有し、
    前記第1の半導体装置と前記第2の半導体装置はワイヤにより互いに接続され、
    前記スリットは、前記第1の半田接合部と前記第2の半田接合部の間にも設けられていることを特徴とする半導体モジュール。
  2. 前記スリットは前記半田接合部及び前記第1の半田レジストを囲んでいることを特徴とする請求項1に記載の半導体モジュール。
  3. 前記第1の半田レジストは、前記半田接合部の外周に沿って互いに離間して配置された複数のレジスト部を有し、
    隣接する前記レジスト部の間の領域において前記主面が前記半田レジストから露出していることを特徴とする請求項1又は2に記載の半導体モジュール。
  4. 前記複数のレジスト部は、前記半田接合部のコーナー部に設けられていることを特徴とする請求項に記載の半導体モジュール。
  5. 前記ケースの内部において前記半導体装置を覆う絶縁性ゲルを更に備えることを特徴とする請求項1〜の何れか1項に記載の半導体モジュール。
  6. モジュール取付用のブッシュ穴が前記第2の半田レジストよりも外側において前記ベース板に設けられていることを特徴とする請求項1〜の何れか1項に記載の半導体モジュール。
  7. 半田接合部と、前記半田接合部を囲むケース接着部とを含む主面を有するベース板を用意する工程と、
    前記主面において前記半田接合部と前記ケース接着部の間に半田レジストを形成する工程と、
    前記半田レジストを形成した後に、半導体装置を前記半田接合部に半田により接合する工程と、
    前記半導体装置を覆うケースを前記ケース接着部に接着する工程とを備え、
    前記半田レジストを形成する工程において、
    前記半田接合部の外周に沿って第1の半田レジストを形成し、
    前記ケース接着部の内周に沿って前記第1の半田レジストより外側に第2の半田レジストを形成し、
    前記主面を前記半田レジストから露出させるスリットを前記第1の半田レジストと前記第2の半田レジストの間に形成し、
    前記半田接合部として第1及び第2の半田接合部を形成し、
    前記半導体装置として第1及び第2の半導体装置をそれぞれ前記第1及び第2の半田接合部に前記半田により接合し、
    前記第1の半導体装置と前記第2の半導体装置をワイヤにより互いに接続し、
    前記スリットを前記第1の半田接合部と前記第2の半田接合部の間にも形成することを特徴とする半導体モジュールの製造方法。
  8. 前記半田接合部及び前記第1の半田レジストを囲むように前記スリットを形成することを特徴とする請求項に記載の半導体モジュールの製造方法。
  9. 前記第1の半田レジストとして、前記半田接合部の外周に沿って互いに離間して配置された複数のレジスト部を形成し、
    隣接する前記レジスト部の間の領域において前記主面を前記半田レジストから露出させることを特徴とする請求項7又は8に記載の半導体モジュールの製造方法。
  10. 前記複数のレジスト部を前記半田接合部のコーナー部に形成することを特徴とする請求項に記載の半導体モジュールの製造方法。
  11. 前記半導体装置を覆う絶縁性ゲルを前記ケースの内部に注入する工程を更に備えることを特徴とする請求項10の何れか1項に記載の半導体モジュールの製造方法。
  12. モジュール取付用のブッシュ穴を前記第2の半田レジストよりも外側において前記ベース板に形成することを特徴とする請求項11の何れか1項に記載の半導体モジュールの製造方法。
JP2013149519A 2013-07-18 2013-07-18 半導体モジュール及びその製造方法 Active JP6094413B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013149519A JP6094413B2 (ja) 2013-07-18 2013-07-18 半導体モジュール及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013149519A JP6094413B2 (ja) 2013-07-18 2013-07-18 半導体モジュール及びその製造方法

Publications (2)

Publication Number Publication Date
JP2015023128A JP2015023128A (ja) 2015-02-02
JP6094413B2 true JP6094413B2 (ja) 2017-03-15

Family

ID=52487341

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013149519A Active JP6094413B2 (ja) 2013-07-18 2013-07-18 半導体モジュール及びその製造方法

Country Status (1)

Country Link
JP (1) JP6094413B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10483176B2 (en) 2015-12-04 2019-11-19 Mitsubishi Electric Corporation Semiconductor module
CN108463879A (zh) * 2016-01-14 2018-08-28 三菱电机株式会社 散热板构造体、半导体装置以及散热板构造体的制造方法
JP6547701B2 (ja) * 2016-07-22 2019-07-24 三菱電機株式会社 位置決め治具、半導体装置の製造方法
JP6907697B2 (ja) * 2017-05-18 2021-07-21 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6898203B2 (ja) * 2017-10-27 2021-07-07 株式会社 日立パワーデバイス パワー半導体モジュール
CN114930528A (zh) * 2020-01-16 2022-08-19 三菱电机株式会社 半导体装置以及电力变换装置
US20230275005A1 (en) * 2020-10-19 2023-08-31 Mitsubishi Electric Corporation Semiconductor device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011100864A (ja) * 2009-11-06 2011-05-19 Toshiba Corp 半導体装置及びその製造方法
US8519532B2 (en) * 2011-09-12 2013-08-27 Infineon Technologies Ag Semiconductor device including cladded base plate

Also Published As

Publication number Publication date
JP2015023128A (ja) 2015-02-02

Similar Documents

Publication Publication Date Title
JP6094413B2 (ja) 半導体モジュール及びその製造方法
KR101204107B1 (ko) 보편적 풋프린트를 포함하는 반도체 다이 패키지 및 그제조방법
TWI450373B (zh) 雙側冷卻整合功率裝置封裝及模組,以及製造方法
JP3868777B2 (ja) 半導体装置
TWI485817B (zh) 微電子封裝及其散熱方法
JP7241763B2 (ja) パワー半導体装置およびその製造方法、ならびに電力変換装置
JP4691455B2 (ja) 半導体装置
JP6332439B2 (ja) 電力変換装置
US20100258933A1 (en) Semiconductor device, method of forming the same, and electronic device
TW201448137A (zh) 功率覆蓋結構及其製造方法
JP2010021515A (ja) 半導体装置およびその製造方法
TW201501248A (zh) 功率覆蓋結構及其製造方法
JP2006128455A (ja) 半導体装置およびその製造方法
JP5930980B2 (ja) 半導体装置およびその製造方法
JP2007208123A (ja) 発熱デバイスの実装装置およびその放熱装置
JP2015153811A (ja) 半導体装置及びその製造方法
US8026566B2 (en) Semiconductor device and method for manufacturing semiconductor device
JP2006049777A (ja) 半導体集積装置
JP4305424B2 (ja) 半導体装置及びその製造方法
JP6423147B2 (ja) 電力用半導体装置およびその製造方法
JP4861200B2 (ja) パワーモジュール
JP6274986B2 (ja) パワー半導体モジュールおよびその製造方法
JP2008098328A (ja) 電子部品の表面実装構造
JP6626349B2 (ja) 半導体集積回路装置およびその製造方法
JP2007142105A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151224

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161011

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161018

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161104

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170117

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170130

R150 Certificate of patent or registration of utility model

Ref document number: 6094413

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250