JP2011100864A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】はんだボール及びはんだボイドの発生を抑制しつつ、放熱板に対する基板の位置精度が高い半導体装置及びその製造方法を提供する。
【解決手段】積層体１０と放熱板２０とはんだ層３０とを備える半導体装置を提供する。積層構造体は、第１主面１１ａに搭載された半導体素子１５と、基板の第２主面１１ｂに設けられ、基板１１の側面１１ｓから後退した導電層１３と、を有する。はんだ層は、基板の第２主面の側に設けられた放熱板と、導電層と、を接合する。放熱板は、放熱板の基板の側の基板対向面において、導電層に対向する接合領域２０ｒの周縁に沿って前記接合領域の外側に設けられた第１レジスト層２１ａを有する。第１レジスト層２１ａが、接合領域の互いに対向する４つの辺部にそれぞれに隣接する第１〜第４隣接部２２ａ〜２２ｄと、第１レジスト層が接合領域に隣接していない非隣接部２３と、が設けられる。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。
各種の電気機器や制御機器、動力装置などに用いられる電力用の半導体装置として、半導体素子（半導体チップ）が実装された基板が放熱板に接合される構成の半導体装置がある。
このような、半導体装置においては、基板は例えばリフロー加熱法によって放熱板に接合される。このとき、放熱板の、基板が接合される領域の周りにレジストが設けられ、これにより、基板の位置ずれを小さくし、はんだのはみ出しやはんだボールの発生を抑制する方法が採用される。
しかしながら、従来のレジストのパターンにおいては、基板と放熱板との間のはんだ中のガスが外部に放出される経路がレジストによって遮られるため、はんだボイドが発生することがあった。はんだボイドが発生すると、放熱効果が悪化し、このため、半導体装置の動作特性や信頼性が劣化する。
レジストの位置を、基板が接合される領域から外側に離すと、はんだボイドの発生は抑制される傾向になるが、基板の接合の位置精度が劣化する。
なお、特許文献１には、絶縁層の金属パターンに半導体素子がはんだで接合される構成において、半導体素子が実装される領域の周辺に設けられるレジストが、凹状のパターン形状のはんだ逃げ部を有する構成が開示されている。
しかしながら、この構成は、半導体素子と基板（絶縁層）との接合部に関するものであり、基板と放熱板との接合に関する新規な構成の開発が必要である。
特開２００９−１５８７８７号公報
本発明は、はんだボール及びはんだボイドの発生を抑制し、放熱板に対する基板の位置精度が高い半導体装置及びその製造方法を提供する。
本発明の一態様によれば、第１主面と、前記第１主面とは反対側の第２主面と、前記第１主面と前記第２主面との間に設けられた側面と、を有する基板と、前記基板の前記第１主面に搭載された半導体素子と、前記基板の前記第２主面に設けられ、前記側面から後退した導電層と、を有する積層体と、前記基板の前記第２主面の側に設けられた放熱板と、前記導電層と前記放熱板とを接合するはんだ層と、を備え、前記放熱板は、前記放熱板の前記基板の側の基板対向面において、前記導電層に対向する接合領域の周縁に沿って前記接合領域の外側に設けられた第１レジスト層と、前記基板対向面に設けられた非隣接部とを有し、前記第１レジスト層は、前記周縁に沿ったいずれかの位置において分断されており、前記第１レジスト層は、前記第１レジスト層が前記接合領域の第１辺部に隣接している第１隣接部と、前記第１レジスト層が前記接合領域の前記第１辺部とは反対側の第２辺部に隣接している第２隣接部と、前記第１レジスト層が前記接合領域の前記第１辺部と前記第２辺部との間の第３辺部に隣接している第３隣接部と、前記第１レジスト層が前記接合領域の前記第３辺部とは反対側の第４辺部に隣接している第４隣接部と、を有し、前記非隣接部は、前記分断された前記第１レジスト層どうしの間の部分であることを特徴とする半導体装置が提供される。
本発明の別の一態様によれば、第１主面と、前記第１主面とは反対側の第２主面と、前記第１主面と前記第２主面との間に設けられた側面と、を有する基板と、前記基板の前記第１主面に搭載された半導体素子と、前記基板の前記第２主面に設けられ、前記側面から後退した導電層と、を有する積層体と、前記基板の前記第２主面の側に設けられた放熱板と、前記導電層と前記放熱板とを接合するはんだ層と、を備え、前記放熱板は、前記放熱板の前記基板の側の基板対向面において、前記導電層に対向する接合領域の周縁に沿って前記接合領域の外側に設けられた第１レジスト層と、前記基板対向面に設けられた非隣接部と、を有し、前記第１レジスト層は、前記第１レジスト層が前記接合領域の第１辺部に隣接している第１隣接部と、前記第１レジスト層が前記接合領域の前記第１辺部とは反対側の第２辺部に隣接している第２隣接部と、前記第１レジスト層が前記接合領域の前記第１辺部と前記第２辺部との間の第３辺部に隣接している第３隣接部と、前記第１レジスト層が前記接合領域の前記第３辺部とは反対側の第４辺部に隣接している第４隣接部と、前記第１〜第４隣接部のいずれかの前記接合領域の側の端よりも前記接合領域からみて外側に位置し、前記接合領域に面する端と、を有し、前記非隣接部は、前記第１〜第４隣接部のいずれかの前記接合領域の側の前記端よりも前記接合領域からみて外側に位置し、前記接合領域に面する前記端と、前記接合領域と、の間の部分であることを特徴とする半導体装置が提供される。
本発明の別の一態様によれば、第１主面と、前記第１主面とは反対側の第２主面と、前記第１主面と前記第２主面との間に設けられた側面と、を有する基板と、前記基板の前記第１主面に搭載された半導体素子と、前記基板の前記第２主面に設けられ、前記側面から後退した導電層と、を有する積層体と、前記基板の前記第２主面の側に設けられた放熱板と、前記導電層と前記放熱板とを接合するはんだ層と、を有する半導体装置の製造方法であって、前記放熱板の前記基板の側の基板対向面において、前記導電層に対向する接合領域の周縁に沿って前記接合領域の外側に配置される第１レジスト層に取り囲まれた前記接合領域に前記はんだ層となるはんだを配置し、前記第１レジスト層は、前記第１レジスト層が前記接合領域の第１辺部に隣接する第１隣接部と、前記第１レジスト層が前記接合領域の前記第１辺部とは反対側の第２辺部に隣接している第２隣接部と、前記第１レジスト層が前記接合領域の前記第１辺部と前記第２辺部との間の第３辺部に隣接している第３隣接部と、前記第１レジスト層が前記接合領域の前記第３辺部とは反対側の第４辺部に隣接している第４隣接部と、を有し、前記放熱板は、前記基板対向面に設けられた非隣接部を有し、前記第１レジスト層は、前記周縁に沿ったいずれかの位置において分断されており、前記非隣接部は、前記分断された前記第１レジスト層どうしの間の部分である、または、前記第１レジスト層は、前記第１〜第４隣接部のいずれかの前記接合領域の側の端よりも前記接合領域からみて外側に位置し、前記接合領域に面する端をさらに有しており、前記非隣接部は、前記第１〜第４隣接部のいずれかの前記接合領域の側の前記端よりも前記接合領域からみて外側に位置し、前記接合領域に面する前記端と、前記接合領域と、の間の部分であり、前記はんだを融解し、前記導電層と前記融解した前記はんだとを接触させ、前記融解した前記はんだの一部を前記非隣接部に流れ込ませつつ、前記溶融した前記はんだを前記第１〜第４隣接部の前記接合領域側の端で堰き止め、前記第１隣接部及び前記第２隣接部により、前記導電層の前記接合領域に対する前記第１辺部から前記第２辺部に向かう方向に沿った位置を制御し、前記第３隣接部及び前記第４隣接部により、前記導電層の前記接合領域に対する前記第３辺部から前記第４辺部に向かう方向に沿った位置を制御して、前記導電層と前記放熱板とを前記はんだで接合することを特徴とする半導体装置の製造方法が提供される。
本発明によれば、はんだボール及びはんだボイドの発生を抑制し、放熱板に対する基板の位置精度が高い半導体装置及びその製造方法が提供される。
第１の実施形態に係る半導体装置の構成を例示する模式図である。 第１の実施形態に係る半導体装置における機能を例示する模式図である。 第１比較例の半導体装置の構成及び機能を示す模式的図である。 第１の実施形態に係る別の半導体装置の構成を例示する模式的平面図である。 第１の実施形態に係る別の半導体装置の構成を例示する模式的平面図である。 第１の実施形態に係る別の半導体装置の構成を例示する模式的平面図である。 第１の実施形態に係る別の半導体装置の構成を例示する模式的平面図である。 第２の実施形態に係る別の半導体装置の構成を例示する模式的平面図である。 第２の実施形態に係る別の半導体装置の構成を例示する模式的平面図である。 第３の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施の形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する模式図である。
すなわち、同図（ｂ）は半導体装置の模式的平面図であり、同図（ａ）は同図（ｂ）のＡ−Ａ’線断面図である。
図１（ａ）及び（ｂ）に表したように、本実施形態に係る半導体装置１１０は、半導体素子１５が搭載された積層体１０と、放熱板２０と、はんだ層３０と、を備える。
積層体１０は、基板１１と、半導体素子１５と、導電層１３と、を有する。
基板１１は、第１主面１１ａと、第１主面１１ａとは反対側の第２主面１１ｂと、第１主面１１ａと第２主面１１ｂとの間に設けられた側面１１ｓと、を有する。
半導体素子１５は、基板１１の第１主面１１ａに搭載される。
導電層１３は、基板１１の第２主面１１ｂに設けられる。導電層１３は、基板１１の側面１１ｓから後退している。
放熱板２０は、基板１１の第２主面１１ｂの側に設けられる。
はんだ層３０は、基板１１の導電層１３と、放熱板と、を接合する。
基板１１は、例えばセラミック基板である。ただし、本発明はこれに限らず、基板１１には、任意の絶縁材料（少なくとも表面が絶縁性の材料）からなる任意の基板を用いることができる。
半導体素子１５は、例えば、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）やパワーＭＯＳトランジスタやダイオードやサイリスタなどの種々の電力用の半導体チップを用いることができる。ただし、本発明はこれに限らず、半導体素子１５には、任意の半導体チップを用いることができる。
本具体例では、基板１１の主面１１ａの上に、第１電極１２ａ、第２電極１２ｂ及び第３電極１２ｃが設けられている。半導体素子１５の下面には第１半導体素子電極１６ａが設けられており、第１半導体素子電極１６ａと第１電極１２ａとが、マウント用はんだ１４により接合されている。そして、半導体素子１５の上面には、第２半導体素子電極１６ｂと第３半導体素子電極１６ｃとが設けられており、それぞれ、第２電極１２ｂと第３電極１２ｃと、ワイヤ１７ｂとワイヤ１７ｃとによって接続されている。
なお、図１（ｂ）においては、半導体素子１５、第１半導体素子電極１６ａ、第２半導体素子電極１６ｂ、第３半導体素子電極１６ｃ、第１電極１２ａ、第２電極１２ｂ、第３電極１２ｃ、マウント用はんだ１４、ワイヤ１７ｂ及びワイヤ１７ｃは、省略されている。
基板１１の導電層１３には、例えばＣｕ（銅）を用いることができる。ただし、本発明はこれに限らず、導電層１３には、はんだ層３０によって放熱板２０と接合できる任意の材料を用いることができる。
基板１１の第１主面１１ａに設けられる第１電極１２ａ、第２電極１２ｂ及び第３電極１２ｃなどの電極と、第２主面１１ｂに設けられる導電層１３と、の絶縁性を確保するために、導電層１３は、基板１１の側面１１ｓから後退している。すなわち、導電層１３の端部は、基板１１の側面１１ｓから離間している。例えば、導電層１３の端部と、基板１１の側面１１ｓと、の間の距離ｄ１は、例えば０．５ｍｍ（ミリメートル）以上、１ｍｍ以下、具体的には、例えば０．７ｍｍ程度とされる。なお、基板１１の一方の端において距離ｄ１が０．７ｍｍ程度の場合は、導電層１３の幅（長さ）は、基板１１の幅（長さ、すなわち、対向する側面１１ｓどうしの距離）よりも１．４ｍｍ程度小さくなる。この距離ｄ１は、一方の端と他方の端とで異なっても良い。なお、上記の値は一例であり、導電層１３の端部と、基板１１の側面１１ｓと、の間の距離ｄ１は、任意である。
放熱板２０には、Ｃｕなどの種々の金属、ＣｕＭｏなどの種々の合金、ＡｌＳｉＣなどの種々の複合材料などを用いることができる。
はんだ層３０は、導電層１３と放熱板２０とを接合するものであり、例えば、リフローはんだが用いられる。なお、はんだ層３０には、導電層１３と放熱板２０をろう接する任意のろう材料を用いることができる。
放熱板２０は、放熱板２０の基板１１の側の基板対向面２０ａにおいて、導電層１３に対向する接合領域２０ｒの周縁に沿って接合領域２０ｒの外側に設けられた第１レジスト層２１ｂと、基板対向面２０ａに設けられた非隣接部２３と、を有する。
接合領域２０ｒは、放熱板２０の基板対向面２０ａに設けられる領域であって、導電層１３に対向する領域である。放熱板２０の基板対向面２０ａの大きさは、基板１１の導電層１３の大きさよりも大きい。放熱板２０の接合領域２０ｒと導電層１３とが、はんだ層３０によって接合される。すなわち、接合領域２０ｒの周縁に沿って設けられる第１レジスト層２１の内側の端部どうしの間において、放熱板２０の接合領域２０ｒと導電層１３とが、はんだ層３０によって接合される。
本実施形態に係る半導体装置１１０においては、放熱板２０の基板対向面２０ａに、隣接部２２と、非隣接部２３と、が設けられる。
隣接部２２は、第１レジスト層２１ａが接合領域２０ｒに隣接している部分である。
図１（ｂ）に例示したように、本具体例においては、接合領域２０ｒの互いに対向する２つの辺が第１辺部２０ｓａ及び第２辺部２０ｓｂとされ、その他の互いに対応する２つの辺が第３辺部２０ｓｃ及び第４辺部２０ｓｄとされる。そして、第１隣接部２２ａは、第１辺部２０ｓａに隣接し、第２隣接部２２ｂは、第２辺部２０ｓｂに隣接し、第３隣接部２２ｃは、第３辺部２０ｓｃに隣接し、第４隣接部２２ｄは、第４辺部２０ｓｄに隣接する。
第１〜第４隣接部２２ａ〜２２ｄは、隣接部２２に含まれる。以下では、説明を簡単にするために、第１〜第４隣接部２２ａ〜２２ｄを単に、隣接部２２を言うことがある。
第１辺部２０ｓａと第３辺部２０ｓｂとは互いに入れ換え可能で、第３辺部２０ｓｃと第４辺部２０ｓｄとは互いに入れ換え可能である。また、第１辺部２０ｓａ及び第２辺部２０ｓｂの組みと、第３辺部２０ｓｃ及び第４辺部２０ｓｄの組みと、は互いに入れ換えが可能である。従って、第１隣接部２２ａと第２隣接部２２ｂとは互いに入れ換え可能であり、第３隣接部２２ｃと第４隣接部２２ｄとは互いに入れ換えが可能である。また、第１隣接部２２ａ及び第２隣接部２２ｂの組みと、第３隣接部２２ｃ及び第４隣接部２２ｄの組みと、は互いに入れ換え可能である。
このように、第１レジスト層２１ａは、第１レジスト層２１ａが接合領域２０ｒの第１辺部２０ｓａに隣接している第１隣接部２２ａと、第１レジスト層２１ａ接合領域２０ｒの第１辺部２０ｓａとは反対側の第２辺部２０ｓｂに隣接している第２隣接部２２ｂと、第１レジスト層２１ａが接合領域２０ｒの第１辺部２０ｓａと第２辺部２０ｓｂとの間の第３辺部２０ｓｃに隣接している第３隣接部２２ｃと、第１レジスト層２１ａが接合領域２０ｒの第３辺部２０ｓｃとは反対側の第４辺部２０ｓｄに隣接している第４隣接部２２ｄと、を有する。
非隣接部２３は、第１レジスト層２１ａが接合領域２０ｒに隣接していない部分である。
本具体例では、第１レジスト層２１ａが接合領域２０ｒの周縁に沿ったいずれかの位置で分断されている。すなわち、第１レジスト層２１ａは複数の島状のパターン形状を有している。第１レジスト層２１ａは、接合領域２０ｒに隣接して、接合領域２０ｒに近接して設けられている。第１レジスト層２１ａが設けられている部分が、隣接部２２となる。
そして、非隣接部２３は、分断された第１レジスト層２１ａどうしの間の部分である。すなわち、第１レジスト層２１ａには、接合領域２０ｒの内側と、接合領域２０ｒの外側と、を連通させる分断部（開口部）が設けられている。
なお、後述するように、第１レジスト層２１ａは必ずしも分断されていなくても良く、第１レジスト層２１ａが接合領域２０ｒに隣接していない部分（接合領域２０ｒに隣接して近接した部分よりも、離れた部分）が設けられていれば良い。この構成に関しては後述する。
また、本具体例においては、さらに、放熱板２０の基板対向面２０ａの第１レジスト層２１ａよりも外側において、非隣接部２３に対向する部分に、第２レジスト層２１ｂが設けられている。すなわち、放熱板２０は、放熱板２０の基板１１の側の基板対向面２０ａ内において、非隣接部２３に対向し、接合領域２０ｒからみて第１レジスト層２１ａよりも外側に設けられた第２レジスト層２１ｂをさらに有する。
すなわち、本具体例においては、非隣接部２３は、第１レジスト層２１ａが接合領域２０ｒの周縁に沿って分断された部分であり、放熱板２０は、基板対向面２０ａ内において、非隣接部２３に対向し、接合領域２０ｒからみて第１レジスト層２１ａよりも外側に設けられた第２レジスト層２１ｂをさらに有している。
なお、後述するように、第２レジスト層２１ｂは必要に応じて設けられれば良く、省略しても良い。
半導体装置１１０の例では、複数の隣接部２２が設けられ、複数の隣接部２２のいずれかが第１〜第４隣接部２２ａ〜２２ｄとなっている。そして、複数の隣接部２２の間のそれぞれに非隣接部２３が設けられており、複数の非隣接部２３が設けられている。複数の非隣接部２３のそれぞれに対向するように、複数の島状の第２レジスト層２１ｂのそれぞれが配置されている。また、複数の第２レジスト層２１ｂのそれぞれの接合領域２０ｒの周縁に沿った長さは、複数の非隣接部２３のそれぞれの長さ（接合領域２０ｒの周縁に沿った長さ）よりも長い。
第１レジスト層２１ａと、第２レジスト層２１ｂと、は、千鳥状（ジグザグ状）に配置されている。すなわち、第１レジスト層２１ａどうしの間の分断部に対向して、第２レジスト層２１ｂが設けられ、第２レジスト層２１ｂどうしの間の分断部に対向して、第１レジスト層２１ａが設けられている。なお、後述するように、第１レジスト層２１ａ及び第２レジスト層２１ｂのパターン形状は、種々の変形が可能である。
第１レジスト層２１ａ及び第２レジスト層２１ｂには、ポリイミド系やエポキシ系等の種々の樹脂材料を用いることができる。第１レジスト層２１ａ及び第２レジスト層２１ｂの放熱板２０の基板対向面２０ａへの形成には、インクジェット法を含む印刷法や、フォトリソグラフィなどを用いた任意の方法を適用することができる。第１レジスト層２１ａ及び第２レジスト層２１ｂは、一括して、レジスト層２１として形成することができる。
第１レジスト層２１ａ及び第２レジスト層２１ｂの厚さ（基板対向面２０ａに対して垂直な方向に沿った長さ）は、例えば１０μｍ（マイクロメートル）以上、５０μｍ程度以下、具体的には、例えば２５μｍ程度とすることができる。
ただし、本発明はこれに限らず、第１レジスト層２１ａ及び第２レジスト層２１ｂに用いられる材料及び厚さは、任意である。なお、第１レジスト層２１ａと第２レジスト層２１ｂとで、用いられる材料及び厚さの少なくともいずれかが異なっても良い。
第１レジスト層２１ａ及び第２レジスト層２１ｂが所定の厚さを有することで、第１レジスト層２１ａ及び第２レジスト層２１ｂは、はんだ層３０となる溶融したはんだ３１を堰き止める機能を発揮する。
また、第１レジスト層２１ａ及び第２レジスト層２１ｂには、放熱板２０の表面（第１レジスト層２１ａ及び第２レジスト層２１ｂが設けられていない領域の基板対向面２０ａ）よりも、溶融したはんだ３１に対して濡れ性が低い材料を用いることができ、これによっても、第１レジスト層２１ａ及び第２レジスト層２１ｂは、溶融したはんだ３１を堰き止める機能を発揮する。
第１レジスト層２１ａは、接合領域２０ｒの外側に設けられ、第１レジスト層２１ａのパターンは、接合領域２０ｒよりも若干大きく形成される。すなわち、第１レジスト層２１ａの内側の端は、接合領域２０ｒに近接して設けられる。第１レジスト層２１ａの内側の端と、接合領域２０ｒと、の間隔ｄ２は、例えば０．０２ｍｍ以上、０．５ｍｍ未満、具体的には、例えば０．１ｍｍ程度とされる。なお、接合領域２０ｒの一方の端において間隔ｄ２が０．１ｍｍ程度の場合は、第１レジスト層２１ａの内側の端どうしの距離は、接合領域２０ｒよりも０．２ｍｍ程度大きくなる。なお、間隔ｄ２は、一方の端と他方の端とで異なっても良い。なお、上記の値は一例であり、間隔ｄ２は任意である。
このように、第１レジスト層２１ａの内側の端と、接合領域２０ｒと、を互いに近接させることにより、はんだ層３０が溶融しているときに、導電層１３の位置が、第１レジスト層２１ａの位置によって制御され、基板１１と放熱板２０との位置が所望の位置に制御できる。
すなわち、第１レジスト層２１ａが溶融したはんだ３１を堰き止める機能を有することで、溶融したはんだ３１の主部の形状を、接合領域２０ｒのパターン形状に沿った形状にすることができる。そして、溶融したはんだ３１の表面張力の作用を利用して、溶融したはんだ３１に接している導電層１３の位置を接合領域２０ｒに沿った位置に制御することができる。
接合領域２０ｒの第１辺部２０ｓａと第２辺部２０ｓｂとが、第１レジスト層２１ａの、第１隣接部２２ａと第２隣接部２２ｂとにより挟まれることにより、接合領域２０ｒに接合される導電層１３の第１辺部２０ｓａから第２辺部２０ｓｂに向けた方向に沿った位置（すなわち基板１１の位置）が高い精度で制御できる。そして、接合領域２０ｒの第３辺部２０ｓｃとその反対側の第４辺部２０ｓｄとが、第１レジスト層２１ａの第３隣接部２２ｃと第４隣接部２２ｄとにより挟まれることにより、接合領域２０ｒに接合される導電層１３の第３辺部２０ｓｃから第４辺部２０ｓｄに向けた方向に沿った位置（すなわち基板１１の位置）が高い精度で制御できる。
なお、第１レジスト層２１ａの内側の端が、接合領域２０ｒから大きく離れると、基板１１の放熱板２０に対する相対的な位置の制御性が悪くなる。
第１レジスト層２１ａの接合領域２０ｒに隣接している部分（第１レジスト層２１ａの内側の端）の少なくとも一部、すなわち、隣接部２２の接合領域２０ｒの側の端の少なくとも一部は、基板１１の側面１１ｓよりも接合領域２０ｒの側に位置することができる。
第１隣接部２２ａの第１辺部２０ｓａの側の端の少なくとも一部は、第１辺部２０ｓａの側の基板１１の第１側面１１ｓａよりも接合領域２０ｒの側に位置する。第２隣接部２２ｂの第２辺部２０ｓｂの側の端の少なくとも一部は、第２辺部２０ｓｂの側の基板１１の第２側面１１ｓｂよりも接合領域２０ｒの側に位置する。第３隣接部２２ｃの第３辺部２０ｓｃの側の端の少なくとも一部は第３辺部２０ｓｃの側の基板１１の第３側面１１ｓｃよりも接合領域２０ｒの側に位置する。第４隣接部２２ｄの第４辺部２０ｓｄの側の端の少なくとも一部は第４辺部２０ｓｄの側の基板１１の第４側面１１ｓｄよりも接合領域２０ｒの側に位置する。
すなわち、第１レジスト層２１ａの接合領域２０ｒに隣接している内側の端の少なくとも一部は、放熱板２０と基板１１との間に挟まれている。例えば、第１レジスト層２１ａの接合領域２０ｒに隣接している部分（第１レジスト層２１ａの内側の端）と、基板１１の側面１１ｓと、の間の距離ｄ３は、例えば０．０ｍｍよりも大きく、０．９８ｍｍ以下、具体的には、例えば０．６ｍｍ程度とされる。なお、距離ｄ３は、一方の端と他方の端（本具体例では、第１辺部２０ｓａ、第２辺部２０ｓｂ、第３辺部２０ｓｃ及び第４辺部２０ｓｄ）とで異なっても良い。なお、上記の値は一例であり、距離ｄ３は任意である。
このように、接合領域２０ｒの第１辺部２０ｓａの側と第２辺部２０ｓｂの側との両方において、第１隣接部２２ａの接合領域２０ｒの側の端（第１レジスト層２１ａの内側の端）の少なくとも一部が、基板１１の第１側面１１ｓａよりも接合領域２０ｒの側に位置し、第２隣接部２２ｂの接合領域２０ｒの側の端（第１レジスト層２１ａの内側の端）の少なくとも一部が、基板１１の第２側面１１ｓｂよりも接合領域２０ｒの側に位置することで、第１レジスト層２１ａが接合領域２０ｒに近接でき、第１辺部２０ｓａから第２辺部２０ｓｂに向けた方向に対して平行な方向において、基板１１の放熱板２０に対する相対的な位置精度が向上できる。
同様に、接合領域２０ｒの第３辺部２０ｓｃの側と第４辺部２０ｓｄの側との両方において、第３隣接部２２ｃの接合領域２０ｒの側の端（第１レジスト層２１ａの内側の端）の少なくとも一部が、基板１１の第３側面１１ｓｃよりも接合領域２０ｒの側に位置し、第４隣接部２２ｄの接合領域２０ｒの側の端（第１レジスト層２１ａの内側の端）の少なくとも一部が、基板１１の第４側面１１ｓｄよりも接合領域２０ｒの側に位置することで、第１レジスト層２１ａが接合領域２０ｒに近接でき、第３辺部２０ｓｃから第４辺部２０ｓｄに向けた方向に対して平行な方向において、基板１１の放熱板２０に対する相対的な位置精度が向上できる。
図２は、第１の実施形態に係る半導体装置における機能を例示する模式図である。
すなわち、同図（ａ）は、半導体装置１１０の模式的平面図である。同図（ｂ）は、同図（ａ）のＢ−Ｂ’線断面図であり、隣接部２２における模式的断面図である。同図（ｃ）は、同図（ａ）のＣ−Ｃ’線断面図であり、非隣接部２３における断面図である。同図（ｄ）は、半導体装置１１０の模式的平面図であり、はんだ層３０におけるガス７０の放出経路を例示している。
図２（ａ）及び（ｂ）に表したように、隣接部２２においては、溶融したはんだ３１は、接合領域２０ｒに隣接し近接している第１レジスト層２１ａによって、堰き止められる。そして、導電層１３の放熱板２０に対する位置は、はんだ３１を介して、第１レジスト層２１ａにより制御される。これにより基板１１と放熱板２０との相対的な位置が、高い精度で制御される。
そして、図２（ａ）及び（ｃ）に表したように、非隣接部２３においては、溶融したはんだ３１が、接合領域２０ｒからその外に流れ出すことが可能である。すなわち、第１レジスト層２１ａが設けられていない分断部から、過剰なはんだ３１が流れ出すことができる。これにより、はんだボールの生成が抑制される。
さらに、溶融したはんだ３１に含まれるガス７０は、非隣接部２３から放出され易い。 すなわち、第１レジスト層２１ａが所定の厚さを有しているため、第１レジスト層２１ａが設けられている部分（隣接部２２）では、第１レジスト層２１ａの上面から外界へ露出するはんだ３１の厚さは、第１レジスト層２１ａの厚さ分だけ減少する。しかし、本実施形態に係る半導体装置１１０においては、第１レジスト層２１ａが分断され、第１レジスト層２１ａが設けられていない非隣接部２３が設けられるので、この部分では、外界へ露出するはんだ３１の厚さが減少することがない。
これにより、図２（ｄ）に表したように、はんだ３１に含まれるガス７０は、非隣接部２３を介して外界へ向けて放出される。これにより、はんだボイドの発生が抑制される。
さらに、図２（ａ）及び（ｃ）に表したように、例えば、接合領域２０ｒの外側に流れ出したはんだ３１の一部は、領域基板１１の側面１１ｓよりも外側に露出することができる。これにより、はんだ３１に含まれるガス７０は、外界へ向けてさらに放出され易くなり、はんだボイドの発生がさらに抑制される。
図３は、第１比較例の半導体装置の構成及び機能を示す模式的図である。
すなわち、同図（ａ）は、第１比較例の半導体装置１１９の模式的平面図である。同図（ｂ）は、同図（ａ）のＤ−Ｄ’線断面図である。同図（ｃ）は、半導体装置１１９の模式的平面図であり、はんだ層３０におけるボイド７１を例示している。
図３（ａ）及び（ｂ）に表したように、第１比較例の半導体装置１１９においても、放熱板２０の基板対向面２０ａにレジスト層２１が設けられている。ただし、半導体装置１１９の場合は、レジスト層２１は、接合領域２０ｒの周縁に沿って連続的に設けられており、分断されていない。すなわち、半導体装置１１９においては、レジスト層２１が接合領域２０ｒに隣接する隣接部２２が設けられるが、レジスト層２１が接合領域２０ｒに隣接していない非隣接部が設けられていない。
半導体装置１１９においては、レジスト層２１は、接合領域２０ｒに隣接して、すなわち、接合領域２０ｒに近接して設けられているので、溶融したはんだ３１がレジスト層２１によって堰き止められ、導電層１３の位置が制御される。このため、基板１１（導電層１３）の放熱板２０に対する位置精度は比較的高い。
しかしながら、半導体装置１１９においては、非隣接部が設けられておらず、余剰なはんだ３１が接合領域２０ｒの内部に閉じ込められる。
このため、図３（ｂ）及び（ｃ）に表したように、溶融したはんだ３１の一部が、はんだボール８０となって、接合領域２０ｒ以外の部分に飛び散り、種々のショート不良や、信頼性の劣化を招いてしまう。
さらに、非隣接部が設けられていないので、溶融したはんだ３１に含まれるガス７０が、放出され難い。
このため、図３（ｃ）に例示したように、はんだボイド７１が形成されてしまう。すなわち、レジスト層２１が所定の厚さを有しているため、レジスト層２１の上面から外界へ露出するはんだ３１の厚さが、レジスト層２１の厚さ分だけ減少する。このため、接合領域２０ｒの内部の溶融したはんだ３１に含まれるガス７０が外部に放出されようとしても、ガス７０の放出経路がレジスト層２１に遮られる。このため、ガス７０は、外界へ向けて放出し難く、接合領域２０ｒの内部に留まってしまい、はんだボイド７１が形成される。
はんだボイド７１は、例えば、特に接合領域２０ｒの周辺部において形成され、中央部から周辺部に向かう糸状の形状を有している。はんだボイド７１が形成されると、はんだボイド７１の部分において、基板１１の導電層１３と、放熱板２０と、の接合が不十分となり、局部的に過度に加熱され、半導体装置１１９において深刻な信頼性問題が発生する。
このように、比較例の半導体装置１１９は、放熱板２０に対する基板１１の位置精度が高いが、はんだボール８０が発生し、また、はんだボイド７１も発生する。
一方、レジスト層２１と接合領域２０ｒとの距離が大きい第２比較例の半導体装置１１９ａ（図示しない）を考える。例えば、半導体装置１１９ａにおいては、レジスト層２１の内側の端が、接合領域２０ｒから大きく離間し、すなわち、レジスト層２１の内側の端が、導電層１３の位置から大きく離間している。この場合も、レジスト層２１の内側の端は、基板１１の側面１１ｓよりも外側に配置されている。このような構成の半導体装置１１９ａにおいては、溶融したはんだ３１が基板１１の側面１１ｓの部分において露出する面積が大きい。このため、余剰なはんだ３１が接合領域２０ｒからその外部に流出し易く、また、はんだ３１に含まれるガス７０も外界に放出され易い。このため、はんだボール８０やはんだボイド７１の発生が抑制されるが、レジスト層２１が接合領域２０ｒから大きく離間しているので、レジスト層２１と接合領域２０ｒとの間で基板１１（導電層１３）の可動範囲が大きく、放熱板２０に対する基板１１の位置精度が低い。
このように、第１比較例の半導体装置１１９及び第２比較例の半導体装置１１９ａにおいては、はんだボール８０及びはんだボイド７１の発生と、放熱板２０に対する基板１１の高い位置精度と、を両立させることができない。
これに対し、既に説明したように、本実施形態に係る半導体装置１１０においては、第１レジスト層２１ａが分断され、非隣接部２３が設けられる。このため、第１レジスト層２１ａが接合領域２０ｒに近接していても、過剰なはんだ３１は非隣接部２３から外部に流出でき、また、外界へ露出するはんだ３１の厚さが減少することがなく、ガス７０は容易に外界に放出される。これにより、半導体装置１１０においては、はんだボール８０及びはんだボイド７１の発生を抑制しつつ、放熱板２０に対する基板１１の高い位置精度を実現できる。
そして、半導体装置１１０においては、さらに、非隣接部２３に対向する部分において、第１レジスト層２１ａの外側に、第２レジスト層２１ｂが設けられているので、溶融したはんだ３１が第１レジスト層２１ａの外側にあふれ出した場合においても、はんだ３１は、第２レジスト層２１ｂによって堰き止められる。これにより、必要でない部分にはんだ３１がはみ出すことが無く、半導体装置１１０の特性や信頼性の劣化がさらに安定して抑制できる。
ところで、半導体素子（半導体チップ）を基板にはんだで接合する際に、基板上において、半導体素子が接合される接合領域の周縁に沿って、はんだレジストを設ける構成がある。この場合においても、このはんだレジストが例えば分断され、非隣接部が形成される構成もある。また、特許文献１のように、はんだレジストに、はんだ逃げ部が設けられる構成もある。
このとき、はんだは、半導体素子の下面（基板の側の面）の実質的に全面に接合される。すなわち、はんだは、半導体素子の側面に接しつつ、半導体素子の下面と、基板と、を接合する。そして、はんだレジストは一定の厚さを有しているため、半導体素子の下面には対向せず、半導体素子の側面から離間して、半導体素子の側面から外側に設けられる。このため、はんだの側面は、半導体素子の下面と基板との間に挟まれることなく、はんだの側面は、外界に露出している。このため、はんだに含まれるガスは外界に排出され易い。
さらに、半導体素子の面積は小さいため、半導体素子の中央部から半導体素子の周縁までの距離は短い。そして、半導体素子の面積は小さいため、半導体素子の面積（ガスの量に対応する）の、半導体素子の周縁の長さ（ガスが放出される経路の幅に対応する）と、比は、小さく、この点でも、ガスは放出され易い。
さらに、半導体素子と基板との接合の場合には、半導体素子を揺動させるスクラブ工程を行うことにより、ガスを放出する方策も取り得る。
このように、半導体素子と基板とをはんだで接合する場合には、ガスが放出され易いため、はんだボイドの発生は大きな問題にはならず、半導体素子と基板との互いの位置関係の制御性と、はんだボールの発生の抑制と、を考慮して、はんだレジストを設ければ良い。特許文献１においても、半導体素子の位置ずれを防止し、溶融はんだやフラックスの飛び散りを防止することが課題とされている。
これに対して、半導体素子が搭載された基板１１と、放熱板２０と、を、はんだ層３０で接合する構成においては、特に、はんだボイド７１の発生が問題になる。すなわち、既に説明したように、絶縁性の確保のために、基板１１の第２主面１１ｂの導電層１３は、基板１１の側面１１ｓから後退して形成される。このため、はんだ層３０の端部（側面）は、基板１１の第２主面１１ｂと、放熱板２０の基板対向面２０ａと、の間に挟まれる構成となる。すなわち、はんだ層３０の端部は、外界に露出し難い構成となる。このように、はんだ層３０の端部（側面）が、接合する部材（基板１１及び放熱板２０）どうしの間に挟まれる構成は、半導体素子と基板との接合の際には出現しない構成である。
基板１１と放熱板２０との接合においては、はんだ層３０の端部（側面）が接合する部材（基板１１及び放熱板２０）どうしの間に挟まれるので、ガス７０が放出され難い。さらに、基板１１と放熱板２０との相対位置の精度を向上させるために、第１レジスト層２１ａを接合領域２０ｒに近接させると、第１レジスト層２１ａの内側の端は、基板１１と放熱板２０との間に挿入される構成になる。その結果、第１レジスト層２１ａ（レジスト層２１）によって、基板１１と放熱板２０との隙間がさらに狭めされ、さらに、ガス７０は放出され難くなる。
さらに、基板１１の面積は、半導体素子の面積に比べて大きいため、基板１１の中央部から基板１１の周縁までの距離は長い。そして、基板１１の面積は大きいため、基板１１の面積（ガスの量に対応する）の、基板１１の周縁の長さ（ガスが放出される経路の幅に対応する）と、の比は、半導体素子と基板との接合における比よりも大きくなり、この点でも、ガス７０は放出され難い。
さらに、基板１１と放熱板２０との接合の場合には、基板１１及び放熱板２０が大きいため、スクラブ工程の実施は困難であり、スクラブ工程によるガスの放出は困難である。
このように、基板１１と放熱板２０との接合の際には、基板１１と放熱板２０との位置のずれ、及び、はんだボール８０の発生の他に、はんだボイド７１の発生が、固有の問題となる。本発明は、基板１１と放熱板２０との接合におけるこのような固有の問題の認識に立脚してなされたものである。本実施形態に係る半導体装置１１０においては、導電層１３を基板１１の側面１１ｓよりも内側に配置し絶縁性を確保し、第１レジスト層２１の内側の端を接合領域２０ｒに近接させつつ、隣接部２２と、非隣接部２３と、を設けることで、放熱板２０に対する基板１１の位置精度を高めつつ、はんだボール８０の発生を抑制し、そして、はんだボイド７１の発生を抑制することができる。
なお、本実施形態に係る半導体装置１１０において、第１レジスト層２１ａに複数の分断部を設け、すなわち、隣接部２２と、非隣接部２３と、を複数設けることで、接合領域２０ｒの周縁に沿って、はんだ３１の逃げ道が複数互いに近接して設けられるため、はんだボール８０や、はんだボイド７１がさらに生成されにくくなる。
分断部の長さ（接合領域２０ｒの周縁に沿った長さ）、すなわち、非隣接部２３の長さ（接合領域２０ｒの周縁に沿った長さ）は、はんだ３１が外部に流出して、別の不良の原因とならないように、適切に設定される。
第１レジスト層２１の外側に第２レジスト層２１ｂを設けることで、第１レジスト層２１ａの外側に流出したはんだ３１を堰き止めることができ、はんだ３１の制御がより安定化する。また、第２レジスト層２１ｂのパターンを、複数の島状とする場合においては、第２レジスト層２１ｂの接合領域２０ｒの周縁に沿った長さを、第１レジスト層２１ａどうしの間隔（複数の隣接部２２どうしの間隔）である非隣接部２３の長さ（接合領域２０ｒの周縁に沿った長さ）よりも長く設定することで、はんだ３１の流れ出しをより効果的に抑制することができる。
また、第１レジスト層２１ａの内側の端が、基板１１の側面１１ｓよりも内側に配置されることで、第１レジスト層２１ａと導電層１３との距離を小さくすることができ、導電層１３（基板１１）の放熱板２０に対する位置精度を向上できる。すなわち、導電層１３（基板１１）の放熱板２０に対する高い位置精度と、はんだボール８０とはんだボイド７１の抑制をより効果的に両立できる。
また、第２レジスト層２１ｂの内側の端を、基板１１の側面１１ｓよりも外側に配置することにより、はんだ３１が外界に対して露出する面積を拡大でき、はんだボール８０及びはんだボイド７１の生成をより効果的に抑制できる。
なお、第１レジスト層２１ａ及び第２レジスト層２１ｂの幅（接合領域２０ｒの内側から外側に向けた方向に沿った長さ）は任意である。
本実施形態に係る半導体装置１１０は、上記に限らず種々の変形が可能である。
図４〜図７は、第１の実施形態に係る別の半導体装置の構成を例示する模式的平面図である。
なお、これらの図においても、半導体素子１５、及び、基板１１の第１主面１１ａに設けられる電極などの各種の部材は省略されている。
図４（ａ）に表したように、本実施形態に係る別の半導体装置１１０ａにおいても、第１レジスト層２１ａには、複数の分断部が設けられている。すなわち、第１レジスト層２１ａによる複数の隣接部２２と、第１レジスト層２１ａが分断された部分の複数の非隣接部２３と、が設けられている。そして、非隣接部２３に対向して、第１レジスト層２１ａの外側に、第２レジスト層２１ｂが設けられている。本具体例においても、第１〜第４隣接部２２ａ〜２２ｄが設けられている。
本具体例においては、第２レジスト層２１ｂのパターン形状は、略円形である。そして、本具体例では、第２レジスト層２１ｂのそれぞれの接合領域２０ｒの周縁に沿った長さは、第１レジスト層２１ａどうしの間隔である非隣接部２３の長さ（接合領域２０ｒの周縁に沿った長さ）と、実質的に同じである。
なお、余剰なはんだ３１の量があまり多くない場合は、第１レジスト層２１ａどうしの間の非隣接部２３から外側に流出するはんだ３１の量が多くない。このような場合には、外側に流出するはんだ３１を堰き止めることは比較的容易であり、第２レジスト層２１ｂのそれぞれの接合領域２０ｒの周縁に沿った長さは、非隣接部２３の長さと実質的に同じ、または、非隣接部２３の長さよりも小さく設定されても良い。
従って、はんだ３１の量の設定によっては、接合領域２０ｒの辺の長さにかかわらず、第２レジスト層２１ｂのそれぞれの接合領域２０ｒの周縁に沿った長さと、第１レジスト層２１ａどうしの間隔である非隣接部２３の長さと、の関係は任意に設定できる。
図４（ｂ）に表したように、本実施形態に係る別の半導体装置１１０ｂにおいても、第１レジスト層２１ａには、複数の分断部が設けられており、複数の隣接部２２と、複数の非隣接部２３と、が設けられている。そして、非隣接部２３に対向して、第１レジスト層２１ａの外側に、第２レジスト層２１ｂが設けられている。本具体例においては、第２レジスト層２１ｂは連続的に設けられている。このように、第２レジスト層２１ｂは、非隣接部２３から外側に流出したはんだ３１を堰き止められれば良く、連続的に設けられても良い。
図４（ｃ）に表したように、本実施形態に係る別の半導体装置１１０ｃにおいても、第１レジスト層２１ａには、複数の分断部が設けられており、複数の隣接部２２と、複数の非隣接部２３と、が設けられている。ただし、第２レジスト層２１ｂは設けられていない。
余剰なはんだ３１の量があまり多くない場合は、第１レジスト層２１ａどうしの間の非隣接部２３から外側に流出するはんだ３１の量が多くないので、第２レジスト層２１ｂは省略しても良い。このように、第２レジスト層２１ｂは、必要に応じて設けることができる。
図５（ａ）に表したように、本実施形態に係る別の半導体装置１１０ｄにおいては、第１レジスト層２１ａには、分断部が１つ設けられており、１つの隣接部２２と、１つの非隣接部２３と、が設けられている。そして、第２レジスト層２１ｂが設けられていない。
このように、１つの非隣接部２３が設けられることにより、過剰なはんだ３１が非隣接部２３からはみ出すことができ、はんだボール８０やはんだボイド７１の発生が抑制できる。このように、１つの隣接部２２と、１つの非隣接部２３と、が、少なくとも設けられれば良い。
本具体例では、第１〜第４隣接部２２ａ〜２２ｄは、非隣接部２３の部分を除いて互いに連続している。このように、本発明の実施形態においては、第１〜第４隣接部２２ａ〜２２ｄと、非隣接部２３と、が設けられれば良く、第１〜第４隣接部２２ａ〜２２ｄのいずれか２つ以上が互いに連続していても良い。
図５（ｂ）に表したように、本実施形態に係る別の半導体装置１１０ｅにおいては、第１レジスト層２１ａには、分断部が２つ設けられており、２つの隣接部２２と、２つの非隣接部２３と、が設けられている。そして、第２レジスト層２１ｂが設けられていない。半導体装置１１０ｅにおいては、分断部である非隣接部２３は、基板１１（導電層１３）の辺のうちの短い方の辺に設けられている。
図５（ｃ）に表したように、本実施形態に係る別の半導体装置１１０ｆにおいても、第１レジスト層２１ａには、分断部が２つ設けられており、２つの隣接部２２と、２つの非隣接部２３と、が設けられている。そして、第２レジスト層２１ｂが設けられていない。半導体装置１１０ｆにおいては、分断部である非隣接部２３は、基板１１（導電層１３）の辺のうちの長い方の辺に設けられている。
半導体装置１１０ｅ及び１１０ｆのように、２つの隣接部２２と、２つの非隣接部２３と、を設けることができ、隣接部２２及び非隣接部２３の数は任意である。
図６（ａ）に表したように、本実施形態に係る別の半導体装置１１０ｇにおいては、第１レジスト層２１ａの分断部の長さ（接合領域２０ｒの周縁に沿った長さ）は、接合領域２０ｒの側（内側）が広く、接合領域２０ｒとは反対の側（外側）が狭い。すなわち、非隣接部２３の長さ（接合領域２０ｒの周縁に沿った長さ）が、接合領域２０ｒの側（内側）が狭く、接合領域２０ｒとは反対の側（外側）が広い。これにより、はんだ３１が接合領域２０ｒの内側から外側に向かってより流出し易くなると共に、はんだ３１が第１レジスト層２１ａよりも外側に流出することをより抑制し易くなる。
図６（ｂ）に表したように、本実施形態に係る別の半導体装置１１０ｈにおいては、第１レジスト層２１ａの分断部の長さ、すなわち、非隣接部２３の長さは、接合領域２０ｒの側が広く、接合領域２０ｒとは反対の側が狭い。これにより、はんだ３１が接合領域２０ｒの内側から外側に向かってより流出し易くなると共に、はんだ３１が第１レジスト層２１ａよりも外側に流出することを抑制し易くなる。このため、第２レジスト層２１ｂを省略しても、はんだ３１の制御性が高い。
なお、上記の半導体装置１１０、１１０ａ〜１１０ｈにおいては、導電層１３が基板１１の側面１１ｓに沿ったパターン形状を有しているが、本発明はこれに限らない。
図７（ａ）に表したように、本実施形態に係る別の半導体装置１１０ｉにおいては、導電層１３は、導電層１３が基板１１の側面１１ｓに沿った部分と、導電層１３が側面１１ｓから大きく内部に後退した部分と、を有している。すなわち、基板１１の外形は矩形であるが、導電層１３のパターン形状は、コーナー部においては、基板１１の側面１１ｓに沿っているが、辺の中央部においては、側面１１ｓから内側に大きく入り込んでいる。
このように、導電層１３が、基板１１の側面に沿って設けられていない部分がある場合にも、放熱板２０の第１レジスト層２１ａは、導電層１３が対向する接合領域２０ｒの外側に、接合領域２０ｒに隣接する部分を有するように設けられる。
すなわち、この場合も、放熱板２０は、基板対向面２０ａにおいて、導電層１３に対向する接合領域２０ｒの周縁に沿って接合領域２０ｒの外側に設けられた第１レジスト層２１ａを有する。そして、第１レジスト層２１ａが接合領域２０ｒに隣接している隣接部２２と、第１レジスト層２１が接合領域２０ｒに隣接していない非隣接部２３と、が設けられる。このような構成の半導体装置１１０ｉにおいても、はんだボール８０及びはんだボイド７１の発生を抑制しつつ、放熱板２０に対する基板１１の高い位置精度が実現できる。
図７（ｂ）に表したように、本実施形態に係る別の半導体装置１１０ｊにおいても、導電層１３は、導電層１３が基板１１の側面１１ｓに沿った部分と、導電層１３が側面１１ｓから大きく内部に後退した部分と、を有している。
この場合も、第１レジスト層２１ａが接合領域２０ｒに隣接している隣接部２２と、第１レジスト層２１が接合領域２０ｒに隣接していない非隣接部２３と、が設けられ、これにより、はんだボール８０及びはんだボイド７１の発生を抑制しつつ、放熱板２０に対する基板１１の高い位置精度が実現できる。
なお、上記の半導体装置１１０ａ〜１１０ｊにおいても、第１〜第４隣接部２２ａ〜２２ｄが設けられている。
半導体装置１１０ａ、１１０ｂ及び１１０ｇにおいては、第２レジスト層２１ｂの内側の端は、基板１１の側面１１ｓよりも外側に配置されており、これにより、はんだ３１が外界に対して露出する面積を拡大でき、はんだボール８０及びはんだボイド７１の生成をより効果的に抑制できる。
また、半導体装置１１０ａ〜１１０ｊにおいて、第１レジスト層２１ａの内側の端が、基板１１の側面１１ｓよりも内側に配置されることで、第１レジスト層２１ａと導電層１３との距離を小さくすることができ、導電層１３（基板１１）の放熱板２０に対する位置精度を向上でき、導電層１３（基板１１）の放熱板２０に対する高い位置精度と、はんだボール８０とはんだボイド７１の抑制をより効果的に両立できる。
（第２の実施の形態）
本実施形態は、第１レジスト層２１ａが分断されない例である。
図８及び図９は、第２の実施形態に係る別の半導体装置の構成を例示する模式的平面図である。
図８（ａ）に表したように、本実施形態に係る別の半導体装置１１１ａにおいては、第１レジスト層２１ａが分断されず連続したパターン形状を有している。そして、第１レジスト層２１ａには、接合領域２０ｒに隣接して、接合領域に近接した部分と、接合領域２０ｒに隣接していない部分（接合領域２０ｒに隣接して近接した部分よりも、離れた部分）と、が設けられている。
すなわち、半導体装置１１１ａにおいては、第１レジスト層２１ａは、第１〜第４近接部２２ａ〜２２ｄを有している。そして、第１レジスト層２１ａは、第１〜第４隣接部２２ａ〜２２ｄのいずれかの接合領域２０ｒの側の端よりも接合領域２０ｒからみて外側に位置し、接合領域２０ｒに面する端（非隣接部内側端２６）と、をさらに有している。そして、この場合には、非隣接部２３は、第１〜第４隣接部２２ａ〜２２ｄのいずれかの接合領域２０ｒの側の端よりも接合領域２０ｒからみて外側に位置し、接合領域２０ｒに面する上記の端（非隣接部内側端２６）と、接合領域２０ｒと、の間の部分である。
すなわち、第１レジスト層２１ａは、第１隣接部２２ａにおいて接合領域２０ｒに隣接する第１隣接部内側端２５ａと、第２隣接部２２ｂにおいて接合領域２０ｒに隣接する第２隣接部内側端２５ｂと、第３隣接部２２ｃにおいて接合領域２０ｒに隣接する第３隣接部内側端２５ｃと、第４隣接部２２ｄにおいて接合領域２０ｒに隣接する第４隣接部内側端２５ｄと、を有する。そして、第１レジスト層２１ａは、接合領域２０ｒからみて、第１隣接部内側端２５ａ、第２隣接部内側端２５ｂ、第３隣接部内側端２５ｃ及び第４隣接部内側端２５ｄの少なくともいずれかよりも外側に位置する非隣接部内側端２６をさらに有する。すなわち、非隣接部内側端２６は、第１レジスト層２１ａにおいて、接合領域２６から外側に膨らんだ部分である。そして、非隣接部内側端２６と接合領域２０ｒとの間の部分が、非隣接部２３となる。
このような構成を有する半導体装置１１１ａにおいても、はんだボール８０及びはんだボイド７１の発生を抑制しつつ、放熱板２０に対する基板１１の高い位置精度を実現することができる。
なお、半導体装置１１１ａにおいても、第１隣接部２２ａの第１辺部２０ｓａの側の端（第１隣接部内側端２５ａ）の少なくとも一部は、第１辺部２０ｓａの側の基板１１の第１側面１１ｓａよりも接合領域２０ｒの側に位置する。第２隣接部２２ｂの第２辺部２０ｓｂの側の端（第２隣接部内側端２５ｂ）の少なくとも一部は、第２辺部２０ｓｂの側の基板１１の第２側面１１ｓｂよりも接合領域２０ｒの側に位置する。第３隣接部２２ｃの第３辺部２０ｓｃの側の端（第３隣接部内側端２５ｃ）の少なくとも一部は第３辺部２０ｓｃの側の基板１１の第３側面１１ｓｃよりも接合領域２０ｒの側に位置する。第４隣接部２２ｄの第４辺部２０ｓｄの側の端（第４隣接部内側端２５ｄ）の少なくとも一部は第４辺部２０ｓｄの側の基板１１の第４側面１１ｓｄよりも接合領域２０ｒの側に位置する。これにより、第１レジスト層２１ａと導電層１３との距離を小さくすることができ、導電層１３（基板１１）の放熱板２０に対する位置精度を向上でき、導電層１３（基板１１）の放熱板２０に対する高い位置精度と、はんだボール８０とはんだボイド７１の抑制をより効果的に両立できる。
そして、第１レジスト層２１ａにおいて、外側に膨らんだ非隣接部内側端２６は、接合領域２０ｒからみて基板１１の側面１１ｓよりも外側に位置している。これにより、はんだ３１が外界に対して露出する面積を拡大でき、はんだボール８０及びはんだボイド７１の生成をより効果的に抑制できる。
なお、この場合には、第１レジスト層２１ａに分断部が設けられないので、第２レジスト層２１ｂは設けなくとも良い。
半導体装置１１１ａにおいては、隣接部２２と、非隣接部２３と、がそれぞれ複数設けられているが、第１レジスト層２１ａが連続したパターン形状を有している場合も、隣接部２２と、非隣接部２３と、の数は任意である。
例えば、図８（ｂ）に表したように、本実施形態に係る別の半導体装置１１１ｂにおいては、第１レジスト層２１ａが連続したパターン形状を有し、１つの非隣接部内側端２６に対応して、１つの非隣接部２３が設けられている。
また、図８（ｃ）に表したように、本実施形態に係る別の半導体装置１１１ｃにおいては、第１レジスト層２１ａが連続したパターン形状を有し、２つの非隣接部内側端２６に対応して、２つの非隣接部２３が設けられている。
このような半導体装置１１０ｂ及び１１０ｃにおいても、第１〜第４隣接部２２ａ〜２２ｄ及び非隣接部２３が設けられている。
このような構成を有する半導体装置１１１ｂ及び１１１ｃにおいても、はんだボール８０及びはんだボイド７１の発生を抑制しつつ、放熱板２０に対する基板１１の高い位置精度を実現することができる。
第１レジスト層２１ａが連続的なパターン形状を有している場合においても、導電層１３のパターン形状は、基板１１の側面に沿っていない部分を有していても良い。
図９（ａ）に表したように、本実施形態に係る別の半導体装置１１１ｄにおいては、導電層１３は、導電層１３が基板１１の側面１１ｓに沿った部分と、導電層１３が側面１１ｓから大きく内部に後退した部分と、を有している。
このように、導電層１３が、基板１１の側面に沿って設けられていない部分がある場合にも、放熱板２０の第１レジスト層２１ａは、導電層１３が対向する接合領域２０ｒの外側に、接合領域２０ｒに隣接する部分を有するように設けられる。第１レジスト層２１ａは、接合領域２０ｒに隣接する第１〜第４隣接部内側端２５ａ〜２５ｄと、接合領域２０ｒからみて第１〜第４隣接部内側端２５ａ〜２５ｄよりも外側に位置する非隣接部内側端２６と、を有している。非隣接部内側端２６に対応して非隣接部２３が設けられている。
図９（ｂ）に表したように、本実施形態に係る別の半導体装置１１１ｅにおいては、導電層１３において、導電層１３が基板１１の側面１１ｓに沿った部分と、導電層１３が側面１１ｓから大きく内部に後退した部分とが設けられている。本具体例では、１つの非隣接部内側端２６に対応して、１つの非隣接部２３が設けられている。
また、図９（ｃ）に表したように、本実施形態に係る別の半導体装置１１１ｆにおいては、第１レジスト層２１ａが連続したパターン形状を有し、２つの非隣接部内側端２６に対応して、２つの非隣接部２３が設けられている。
上記の半導体装置１１１ｄ〜１１０ｆにおいても、第１〜第４隣接部２２ａ〜２２ｄ及び非隣接部２３が設けられている。
このような構成を有する半導体装置１１１ｄ〜１１１ｆにおいても、はんだボール８０及びはんだボイド７１の発生を抑制しつつ、放熱板２０に対する基板１１の高い位置精度を実現することができる。
なお、半導体装置１１０、１１０ａ〜１１０ｃ、１１０ｅ〜１１０ｊ、１１１ａ、１１１ｃ、１１１ｄ及び１１１ｆのように、非隣接部２３が複数設けられる場合においては、接合領域２０ｒに対して実質的に対象な位置に、非隣接部２３が設けられることが望ましい。これにより、はんだ３１に含まれるガス７０の放出経路が平均化され短くなり、はんだボイド７１の生成をより抑制できる。
（第３の実施の形態）
本発明の第３の実施形態に係る半導体装置の製造方法は、第１主面１１ａと、第１主面１１ａとは反対側の第２主面１１ｂと、第１主面１１ａと第２主面１１ｂとの間に設けられた側面１１ｓと、を有する基板１１と、基板１１の第１主面１１ａに搭載された半導体素子１５と、基板１１の第２主面１１ｂに設けられ、側面１１ｓから後退した導電層１３と、を有する積層体１０と、基板１１の第２主面１１ｂの側に設けられた放熱板２０と、導電層１３と放熱板２０とを接合するはんだ層３０と、を有する半導体装置の製造方法である。以下、本実施形態に係る半導体装置の製造方法の製造方法の特徴の部分について説明する。
図１０は、第３の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。
図１０に表したように、放熱板２０の基板１１の側の基板対向面２０ａにおいて、導電層１３に対向する接合領域２０ｒの周縁に沿って接合領域２０ｒの外側に配置される第１レジスト層２１ａに取り囲まれた接合領域２０ｒに、はんだ層３０となるはんだ３１を配置する（ステップＳ１１０）。
この第１レジスト層２１ａは、第１レジスト層２１ａが接合領域２０ｒの第１辺部２０ｓａに隣接する第１隣接部２２ａと、第１レジスト層２１ａが接合領域２０ｒの第１辺部２０ｓａとは反対側の第２辺部２０ｓｂに隣接している第２隣接部２２ｂと、第１レジスト層２１ａが接合領域２０ｒの第１辺部２０ｓａと第２辺部２０ｓｂとの間の第３辺部２０ｓｃに隣接している第３隣接部２２ｃと、第１レジスト層２１ａが接合領域２０ｒの第３辺部２０ｓｃとは反対側の第４辺部２０ｓｄに隣接している第４隣接部２２と、が設けられるように形成されている。
そして、放熱板２０は、基板対向面２０ａに設けられた非隣接部２３を有している。第１レジスト層２１ａは、接合領域１３の周縁に沿ったいずれかの位置において分断されており、非隣接部２３は、上記の分断された第１レジスト層２１ａどうしの間の部分である。または、第１レジスト層２１ａは、第１〜第４隣接部２２ａ〜２２ｄのいずれかの接合領域２０ｒの側の端（例えば第１〜第４隣接部内側端２５ａ〜２５ｄ）よりも接合領域２０ｒからみて外側に位置し、接合領域２０ｒに面する端（隣接部内側端２６）をさらに有しており、非隣接部２３は、第１〜第４隣接部２２ａ〜２２ｄのいずれかの接合領域２０ｒの側の端よりも接合領域２０ｒからみて外側に位置し、接合領域２０ｒに面する上記の端（隣接部内側端２６）と、接合領域２０ｒと、の間の部分である。
そして、はんだ３１を融解し、導電層１３と、融解したはんだ３１と、を接触させ、融解したはんだ３１の一部を非隣接部２３に流れ込ませつつ、溶融したはんだ３１第１〜第４隣接部２２ａ〜２２ｄの接合領域２０ｒ側の端で堰き止め、第１隣接部２２ａ及び第２隣接部２２ｂにより、導電層１３の接合領域２０ｒに対する第１辺部２０ｓａから第２辺部２０ｓｂに向かう方向に沿った位置を制御し、第３隣接部２２ｃ及び第４隣接部２２ｄにより、導電層１３の接合領域２０ｒに対する第３辺部２０ｓｃから第４辺部２０ｓｄに向かう方向に沿った位置を制御して、導電層１３と放熱板２０とをはんだ３１で接合する（ステップＳ１２０）。
例えば、ステップＳ１１０においては、はんだ３１を接合領域２０ｒの内部に転写法により配置する。はんだ３１は、はんだ３１が溶融して導電層１３と接合領域２０ｒとを接合するために必要な所定の量よりも若干多い量で配置される。
そして、はんだ３１を例えばリフローにより融解する。そして、基板１１の導電層１３が、融解したはんだ３１に対向するように、基板１１を配置し、導電層１３と、溶融したはんだ３１と、を接触させる。
このとき、図２（ａ）及び図２（ｃ）に例示したように、はんだ３１が接合するために必要な所定の量よりも若干多い量で配置されているので、その所定の量よりも多い量の分のはんだ３１（融解したはんだの一部）が非隣接部２３に流れ込む。それと同時に、図２（ａ）及び図２（ｂ）に例示したように、溶融したはんだ３１は、隣接部２２の接合領域２０ｒ側の端で堰き止められる。なお、第２レジスト層２１ｂが設けられる場合には、非隣接部２３に流れ込んだ溶融したはんだ３１が、第２レジスト層２１ｂの接合領域２０ｒの側の端に到達すると、溶融したはんだ３１は、第２レジスト層２１ｂで堰き止められる。
そして、第１レジスト層２１ａにより溶融したはんだ３１を堰き止める機能により、溶融したはんだ３１の主部の形状を、接合領域２０ｒのパターン形状に沿った形状にする。そして、溶融したはんだ３１の表面張力の作用を利用して、溶融したはんだ３１に接している導電層１３の位置を接合領域２０ｒに沿った位置に制御する。
すなわち、接合領域２０ｒの第１辺部２０ｓａと第２辺部２０ｓｂとが、第１レジスト層２１ａの、第１隣接部２２ａと第２隣接部２２ｂとにより挟まれることにより、接合領域２０ｒに接合される導電層１３の第１辺部２０ｓａから第２辺部２０ｓｂに向けた方向に沿った位置（すなわち基板１１の位置）が制御される。そして、接合領域２０ｒの第３辺部２０ｓｃと第４辺部２０ｓｄとが、第１レジスト層２１ａの第３隣接部２２ｃと第４隣接部２２ｄとにより挟まれることにより、接合領域２０ｒに接合される導電層１３の第３辺部２０ｓｃから第４辺部２０ｓｄに向けた方向に沿った位置（すなわち基板１１の位置）が制御される。
そして、この状態で、導電層１３と放熱板２０とがはんだ３１で接合される。
これにより、図２に関して既に説明したように、非隣接部２３によって、第１レジスト層２１ａが接合領域２０ｒに近接していても、過剰なはんだ３１は非隣接部２３から外部に流出でき、また、外界へ露出するはんだ３１の厚さが減少することがなく、ガス７０は容易に外界に放出される。これにより、はんだボール８０及びはんだボイド７１の発生を抑制しつつ、放熱板２０に対する基板１１の高い位置精度を実現できる。
なお、本実施形態に係る半導体装置の製造方法において、第１レジスト層２１ａに複数の分断部を設け、すなわち、隣接部２２と、非隣接部２３と、を複数設けることができる。これにより、接合領域２０ｒの周縁に沿って、はんだ３１の逃げ道が複数互いに近接して設けられるため、はんだボール８０や、はんだボイド７１がさらに生成され難くなる。
また、本製造方法において、第１レジスト層２１の外側に第２レジスト層２１ｂをさらに設けることで、第１レジスト層２１ａの外側に流出したはんだ３１を堰き止めることができ、はんだ３１の制御がより安定化する。また、第２レジスト層２１ｂのパターンを、複数の島状とする場合においては、第２レジスト層２１ｂの接合領域２０ｒの周縁に沿った長さを、第１レジスト層２１ａどうしの間隔（複数の隣接部２２どうしの間隔）である非隣接部２３の長さ（接合領域２０ｒの周縁に沿った長さ）よりも長く設定することで、はんだ３１の流れ出しをより効果的に抑制することができる。
また、接合領域２０ｒの第１辺部２０ｓａの側と第２辺部２０ｓｂの側との両方と、第３辺部２０ｓｃの側と第４辺部２０ｓｄの側との両方と、において、隣接部２２の接合領域２０ｒの側の端（第１レジスト層２１ａの内側の端が、基板１１の側面１１ｓよりも内側に配置されることで、第１レジスト層２１ａと導電層１３との距離を小さくすることができ、導電層１３（基板１１）の放熱板２０に対する位置精度を向上できる。
また、第２レジスト層２１ｂの内側の端を、基板１１の側面１１ｓよりも外側に配置することにより、はんだ３１が外界に対して露出する面積を拡大でき、はんだボール８０及びはんだボイド７１の生成をより効果的に抑制できる。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置を構成する半導体素子、電極、基板、はんだ層、放熱板、レジスト層等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
１０…積層体、 １１…基板、 １１ａ…第１主面、 １１ｂ…第２主面、 １１ｓ…側面、 １１ｓａ〜１１ｓｄ…第１〜第４側面、 １２ａ〜１２ｃ…第１〜第３電極、 １３…導電層、 １４…マウント用はんだ、 １５…半導体素子、 １６ａ〜１６ｃ…第１〜第３半導体素子電極、 １７ｂ、１７ｃ…ワイヤ、 ２０…放熱板、 ２０ａ…基板対向面、 ２０ｒ…接合領域、 ２０ｓａ〜２０ｓｄ…第１〜第４辺部、 ２１…レジスト層、 ２１ａ…第１レジスト層、 ２１ｂ…第２レジスト層、 ２２…隣接部、 ２２ａ〜２２ｄ…第１〜第４隣接部、 ２３…非隣接部、 ２５ａ〜２５ｄ…第１〜第４隣接部内側端、 ２６…非隣接部内側端、 ３０…はんだ層、 ３１…はんだ、 ７０…ガス、 ７１…はんだボイド、 ８０…はんだボール、 １１０、１１０ａ〜１１１ｊ、１１１ａ〜１１１ｆ、１１９、１１９ａ…半導体装置、 ｄ１、ｄ３…距離、 ｄ２…間隔

Claims (5)

  1. 第１主面と、前記第１主面とは反対側の第２主面と、前記第１主面と前記第２主面との間に設けられた側面と、を有する基板と、
    前記基板の前記第１主面に搭載された半導体素子と、
    前記基板の前記第２主面に設けられ、前記側面から後退した導電層と、
    を有する積層体と、
    前記基板の前記第２主面の側に設けられた放熱板と、
    前記導電層と前記放熱板とを接合するはんだ層と、
    を備え、
    前記放熱板は、
    前記放熱板の前記基板の側の基板対向面において、前記導電層に対向する接合領域の周縁に沿って前記接合領域の外側に設けられた第１レジスト層と、
    前記基板対向面に設けられた非隣接部と
    を有し、
    前記第１レジスト層は、前記周縁に沿ったいずれかの位置において分断されており、
    前記第１レジスト層は、
    前記第１レジスト層が前記接合領域の第１辺部に隣接している第１隣接部と、
    前記第１レジスト層が前記接合領域の前記第１辺部とは反対側の第２辺部に隣接している第２隣接部と、
    前記第１レジスト層が前記接合領域の前記第１辺部と前記第２辺部との間の第３辺部に隣接している第３隣接部と、
    前記第１レジスト層が前記接合領域の前記第３辺部とは反対側の第４辺部に隣接している第４隣接部と、
    を有し、
    前記非隣接部は、前記分断された前記第１レジスト層どうしの間の部分であることを特徴とする半導体装置。
  2. 前記放熱板は、
    前記放熱板の前記基板の側の前記基板対向面内において、前記非隣接部に対向し、前記接合領域からみて前記第１レジスト層よりも外側に設けられた第２レジスト層をさらに有することを特徴とする請求項１記載の半導体装置。
  3. 第１主面と、前記第１主面とは反対側の第２主面と、前記第１主面と前記第２主面との間に設けられた側面と、を有する基板と、
    前記基板の前記第１主面に搭載された半導体素子と、
    前記基板の前記第２主面に設けられ、前記側面から後退した導電層と、
    を有する積層体と、
    前記基板の前記第２主面の側に設けられた放熱板と、
    前記導電層と前記放熱板とを接合するはんだ層と、
    を備え、
    前記放熱板は、
    前記放熱板の前記基板の側の基板対向面において、前記導電層に対向する接合領域の周縁に沿って前記接合領域の外側に設けられた第１レジスト層と、
    前記基板対向面に設けられた非隣接部と、
    を有し、
    前記第１レジスト層は、
    前記第１レジスト層が前記接合領域の第１辺部に隣接している第１隣接部と、
    前記第１レジスト層が前記接合領域の前記第１辺部とは反対側の第２辺部に隣接している第２隣接部と、
    前記第１レジスト層が前記接合領域の前記第１辺部と前記第２辺部との間の第３辺部に隣接している第３隣接部と、
    前記第１レジスト層が前記接合領域の前記第３辺部とは反対側の第４辺部に隣接している第４隣接部と、
    前記第１〜第４隣接部のいずれかの前記接合領域の側の端よりも前記接合領域からみて外側に位置し、前記接合領域に面する端と、
    を有し、
    前記非隣接部は、前記第１〜第４隣接部のいずれかの前記接合領域の側の前記端よりも前記接合領域からみて外側に位置し、前記接合領域に面する前記端と、前記接合領域と、の間の部分であることを特徴とする半導体装置。
  4. 前記第１隣接部の前記第１辺部の側の端の少なくとも一部は、前記第１辺部の側の前記基板の第１側面よりも前記接合領域の側に位置し、
    前記第２隣接部の前記第２辺部の側の端の少なくとも一部は、前記第２辺部の側の前記基板の第２側面よりも前記接合領域の側に位置し、
    前記第３隣接部の前記第３辺部の側の端の少なくとも一部は前記第３辺部の側の前記基板の第３側面よりも前記接合領域の側に位置し、
    前記第４隣接部の前記第４辺部の側の端の少なくとも一部は前記第４辺部の側の前記基板の第４側面よりも前記接合領域の側に位置することを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 第１主面と、前記第１主面とは反対側の第２主面と、前記第１主面と前記第２主面との間に設けられた側面と、を有する基板と、
    前記基板の前記第１主面に搭載された半導体素子と、
    前記基板の前記第２主面に設けられ、前記側面から後退した導電層と、
    を有する積層体と、
    前記基板の前記第２主面の側に設けられた放熱板と、
    前記導電層と前記放熱板とを接合するはんだ層と、
    を有する半導体装置の製造方法であって、
    前記放熱板の前記基板の側の基板対向面において、前記導電層に対向する接合領域の周縁に沿って前記接合領域の外側に配置される第１レジスト層に取り囲まれた前記接合領域に前記はんだ層となるはんだを配置し、
    前記第１レジスト層は、
    前記第１レジスト層が前記接合領域の第１辺部に隣接する第１隣接部と、
    前記第１レジスト層が前記接合領域の前記第１辺部とは反対側の第２辺部に隣接している第２隣接部と、
    前記第１レジスト層が前記接合領域の前記第１辺部と前記第２辺部との間の第３辺部に隣接している第３隣接部と、
    前記第１レジスト層が前記接合領域の前記第３辺部とは反対側の第４辺部に隣接している第４隣接部と、
    を有し、
    前記放熱板は、前記基板対向面に設けられた非隣接部を有し、
    前記第１レジスト層は、前記周縁に沿ったいずれかの位置において分断されており、前記非隣接部は、前記分断された前記第１レジスト層どうしの間の部分である、
    または、
    前記第１レジスト層は、前記第１〜第４隣接部のいずれかの前記接合領域の側の端よりも前記接合領域からみて外側に位置し、前記接合領域に面する端をさらに有しており、前記非隣接部は、前記第１〜第４隣接部のいずれかの前記接合領域の側の前記端よりも前記接合領域からみて外側に位置し、前記接合領域に面する前記端と、前記接合領域と、の間の部分であり、
    前記はんだを融解し、前記導電層と前記融解した前記はんだとを接触させ、前記融解した前記はんだの一部を前記非隣接部に流れ込ませつつ、前記溶融した前記はんだを前記第１〜第４隣接部の前記接合領域側の端で堰き止め、前記第１隣接部及び前記第２隣接部により、前記導電層の前記接合領域に対する前記第１辺部から前記第２辺部に向かう方向に沿った位置を制御し、前記第３隣接部及び前記第４隣接部により、前記導電層の前記接合領域に対する前記第３辺部から前記第４辺部に向かう方向に沿った位置を制御して、前記導電層と前記放熱板とを前記はんだで接合することを特徴とする半導体装置の製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013201289A (ja) * 2012-03-26 2013-10-03 Mitsubishi Electric Corp 半導体装置
JP2015023128A (ja) * 2013-07-18 2015-02-02 三菱電機株式会社 半導体モジュール及びその製造方法
JP2017005137A (ja) * 2015-06-11 2017-01-05 三菱電機株式会社 半導体装置及びその製造方法
JP2017168745A (ja) * 2016-03-17 2017-09-21 富士電機株式会社 半導体用基板
JP2017195503A (ja) * 2016-04-20 2017-10-26 京セラ株式会社 圧電デバイス
US20180301397A1 (en) * 2017-04-17 2018-10-18 Fuji Electric Co., Ltd. Semiconductor device
WO2020067059A1 (ja) * 2018-09-26 2020-04-02 三菱電機株式会社 半導体装置、電力変換装置、及び半導体装置の製造方法
WO2022085043A1 (ja) * 2020-10-19 2022-04-28 三菱電機株式会社 半導体装置

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013201289A (ja) * 2012-03-26 2013-10-03 Mitsubishi Electric Corp 半導体装置
JP2015023128A (ja) * 2013-07-18 2015-02-02 三菱電機株式会社 半導体モジュール及びその製造方法
JP2017005137A (ja) * 2015-06-11 2017-01-05 三菱電機株式会社 半導体装置及びその製造方法
US10607916B2 (en) 2016-03-17 2020-03-31 Fuji Electric Co., Ltd. Substrate for semiconductor devices
JP2017168745A (ja) * 2016-03-17 2017-09-21 富士電機株式会社 半導体用基板
JP2017195503A (ja) * 2016-04-20 2017-10-26 京セラ株式会社 圧電デバイス
CN108735679A (zh) * 2017-04-17 2018-11-02 富士电机株式会社 半导体装置
JP2018182143A (ja) * 2017-04-17 2018-11-15 富士電機株式会社 半導体装置
US20180301397A1 (en) * 2017-04-17 2018-10-18 Fuji Electric Co., Ltd. Semiconductor device
US10692800B2 (en) * 2017-04-17 2020-06-23 Fuji Electric Co., Ltd. Semiconductor device having substrate and base plate joined by joining member
CN108735679B (zh) * 2017-04-17 2024-03-26 富士电机株式会社 半导体装置
WO2020067059A1 (ja) * 2018-09-26 2020-04-02 三菱電機株式会社 半導体装置、電力変換装置、及び半導体装置の製造方法
JPWO2020067059A1 (ja) * 2018-09-26 2021-08-30 三菱電機株式会社 半導体装置、電力変換装置、及び半導体装置の製造方法
JP7086204B2 (ja) 2018-09-26 2022-06-17 三菱電機株式会社 半導体装置、電力変換装置、及び半導体装置の製造方法
WO2022085043A1 (ja) * 2020-10-19 2022-04-28 三菱電機株式会社 半導体装置
DE112020007729T5 (de) 2020-10-19 2023-08-10 Mitsubishi Electric Corporation Halbleitervorrichtung
JP7486600B2 (ja) 2020-10-19 2024-05-17 三菱電機株式会社 半導体装置

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