JP2016181607A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】搭載部材と、搭載部材側に凸に反った半導体チップとをはんだ接合してなる半導体装置において、放熱性及び接続信頼性を確保すること。【解決手段】ヒートシンク11と、ヒートシンクとの対向面12aに金属層13を有するとともにヒートシンク側に凸に反った半導体チップ12とを、準備する。半導体チップ12は、中心C1を含む中央領域12a1と、中央領域12a1を取り囲む12a2とを有する。準備工程後、半導体チップの中央領域12a1に第1はんだ15aを配置し、ヒートシンク11における外周領域に対応する部分に、第2はんだ15bを第1はんだよりも厚く、且つ、中央領域を取り囲むように配置する。そして、ヒートシンク上に半導体チップを配置し、溶融した第1はんだ及び第2はんだにより、金属層とヒートシンクとを接合する。【選択図】図9
Description
本発明は、搭載部材と、搭載部材との対向面に金属層を有し、搭載部材側に凸に反った半導体チップと、金属層と搭載部材とを接合するはんだと、を備える半導体装置及びその製造方法に関する。
特許文献1には、搭載部材と、搭載部材との対向面に金属層を有し、搭載部材側に凸に反った半導体チップと、金属層と搭載部材とを接合するはんだと、を備える半導体装置が示されている。
ところで、半導体チップの中心付近は、半導体チップに形成された素子の駆動により、半導体チップの周辺部分よりも温度が高くなる。このため、半導体チップの中心付近については、半導体チップから搭載部材へ効率よく放熱させるためにはんだ厚を薄くしたい。一方、半導体チップの端部には応力が集中するため、はんだ厚を厚くしたい。すなわち、半導体チップの中心を含む半導体チップの中央領域に対応するはんだ厚を薄くし、中央領域を取り囲む半導体チップの外周領域に対応するはんだ厚については、中央領域よりも厚くしたい。
しかしながら、従来の構成では、半導体装置を形成する際に、溶融したはんだが、搭載部材側に凸に反った半導体チップに押され、中央領域から外周領域へはんだが大きく流動する。この流動にともなって半導体チップに傾きが生じる虞がある。たとえば、押されたはんだが外周領域全周において同様に拡がればよいが、拡がりに偏りがあると、半導体チップに傾きが生じる。半導体チップに傾きが生じると、中央領域のはんだ厚が所望の厚さよりも厚くなり、放熱性を確保できない虞がある。また、外周領域のはんだ厚が所望の厚さよりも薄くなり、接続信頼性(はんだ寿命)を確保できない虞がある。
そこで、本発明は上記問題点に鑑み、搭載部材と、搭載部材側に凸に反った半導体チップとをはんだ接合してなる半導体装置において、放熱性及び接続信頼性を確保することを目的とする。
ここに開示される発明は、上記目的を達成するために以下の技術的手段を採用する。なお、特許請求の範囲及びこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、発明の技術的範囲を限定するものではない。
開示された発明のひとつは、搭載部材(11)と、搭載部材との対向面(12a)に金属層(13)を有するとともに搭載部材側に凸に反った半導体チップ(12)とを、はんだ(15)により接合し、半導体チップの中心(C1)を含む半導体チップの中央領域(12a1)に対応するはんだ厚が、中央領域を取り囲む半導体チップの外周領域(12a2)に対応するはんだ厚よりも薄い半導体装置を形成する半導体装置の製造方法であって、搭載部材と、凸に反った半導体チップを準備する準備工程と、準備工程後、半導体チップ及び搭載部材の一方に、はんだを構成する第1はんだ(15a)を中央領域に対応して配置するとともに、他方に、第1はんだとともにはんだを構成する第2はんだ(15b)を、外周領域に対応しつつ中央領域を取り囲むように、第1はんだよりも厚く配置し、この配置状態で、溶融した第1はんだ及び第2はんだにより、金属層と搭載部材とを接合する接合工程と、を備えることを特徴とする。
これによれば、搭載部材と半導体チップの金属層の一方に第1はんだを配置し、他方に第2はんだを配置するため、搭載部材と金属層とを接合するまで、第1はんだと第2はんだを分けておくことができる。また、はんだ厚を薄くしたい中央領域には、第2はんだよりも薄い第1はんだを配置し、はんだ厚を厚くしたい外周領域には、第1はんだよりも厚い第2はんだを配置する。したがって、従来に較べて、溶融したはんだ(第1はんだ及び第2はんだ)の流動を抑制することができる。これにより、半導体チップの傾きを抑制し、放熱性と接続信頼性(はんだ寿命)を確保することができる。
開示された他の発明のひとつは、準備工程では、半導体チップ及び搭載部材の少なくとも一方における中央領域と外周領域との境界部分に、第1はんだ及び第2はんだの流動を抑制するための流動抑制部を形成することを特徴とする。
これによれば、流動抑制部によって、はんだ(第1はんだ及び第2はんだ)の流動を効果的に抑制することができる。
開示された他の発明のひとつは、搭載部材(11)と、搭載部材との対向面(12a)に金属層(13)を有するとともに搭載部材側に凸に反った半導体チップ(12)とを、はんだ(15)により接合し、半導体チップの中心(C1)を含む半導体チップの中央領域(12a1)に対応するはんだ厚が、中央領域を取り囲む半導体チップの外周領域(12a2)に対応するはんだ厚よりも薄い半導体装置を形成する半導体装置の製造方法であって、搭載部材と、凸に反った半導体チップを準備する準備工程と、準備工程後、はんだを構成する第1はんだ(15a)を中央領域に対応して配置するとともに、第1はんだとともにはんだを構成する第2はんだ(15b)を、外周領域に対応しつつ中央領域を取り囲むように、第1はんだよりも厚く配置し、この配置状態で、溶融した第1はんだ及び第2はんだにより、金属層と搭載部材とを接合する接合工程と、を備え、準備工程では、半導体チップ及び搭載部材の少なくとも一方における中央領域と外周領域との境界部分に、第1はんだ及び第2はんだの流動を抑制するための流動抑制部を形成し、接合工程では、半導体チップ及び搭載部材のうちの流動抑制部がされた一方に、第1はんだと第2はんだをまとめて配置することを特徴とする。
本発明によれば、半導体チップ及び搭載部材の一方に、第1はんだと第2はんだをまとめて配置しても、流動抑制部によって、第1はんだと第2はんだを配置する際に一体化するのを抑制することができる。このため、搭載部材と半導体チップの金属層を接合する時点で、第1はんだと第2はんだは離れており、搭載部材と金属層とを接合するまで、所定の厚みの関係を維持できる。したがって、上記した他の発明同様、半導体チップの傾きを抑制し、放熱性と接続信頼性(はんだ寿命)を確保することができる。
以下、本発明の実施形態を、図面を参照して説明する。なお、以下に示す各実施形態において、共通乃至関連する要素には同一の符号を付与するものとする。また、ヒートシンクの一面に直交する方向、換言すればヒートシンクと半導体チップとの積層方向をZ方向とし、Z方向に直交し、平面矩形状をなす半導体チップの一辺に沿う方向をX方向と示す。また、Z方向及びX方向の両方向に直交する方向をY方向と示す。特に断わりのない限り、上記したX方向及びY方向により規定されるXY平面に沿う形状、すなわちZ方向から見た形状を平面形状とする。
(第1実施形態)
先ず、図1〜図4に基づき、半導体装置の概略構成について説明する。
先ず、図1〜図4に基づき、半導体装置の概略構成について説明する。
図1及び図2に示すように、半導体装置10は、ヒートシンク11と、半導体チップ12と、はんだ15と、を備えている。ヒートシンク11が、搭載部材に相当する。ヒートシンク11は金属材料を用いて形成され、半導体チップ12の後述する金属層13とはんだ15により接合される。したがって、ヒートシンク11は、半導体チップ12の熱を放熱する放熱部材として機能する。本実施形態では、金属層13が電極であるため、半導体チップ12と電気的に接続されて配線としての機能も果たす。
図1〜図4に示すように、半導体チップ12は、シリコンなどの半導体基板に、素子が形成されている。本実施形態では、パワートランジスタ素子、その一例として絶縁ゲートバイポーラトランジスタ(IGBT)が形成されている。IGBTは、Z方向に電流が流れるように所謂縦型構造をなしている。このため、半導体チップ12は、Z方向両面に電極として機能する金属層13,14を有している。
半導体チップ12におけるヒートシンク11との対向面12aには、IGBTのコレクタ電極をなす金属層13が形成されている。この金属層13は、基板側からAlSi、Ti、Ni、Auの順で積層された4層構造をなしている。金属層13を構成する各層は、スパッタにより形成されている。一方、対向面12aと反対の面に形成された金属層14は、基板側からAlSi、NiP、Auの順で積層された3層構造をなしている。また、AlSi層のみがスパッタにより形成され、NiP層及びAu層は、めっきにより形成されている。
図3及び図4に示すように、対向面12aは、半導体チップ12の中心C1を含む中央領域12a1と、中央領域12a1を取り囲むとともに対向面12aの外周端側の領域である外周領域12a2と、中央領域12a1と外周領域12a2との間の境界領域12a3と、を有している。金属層13は、対向面12aの全面に形成されている。中央領域12a1は、平面略正方形をなしており、正方形をなす隣り合う2辺の一方がX方向に沿い、他方がY方向に沿っている。外周領域12a2と境界領域12a3は、ともに矩形環状をなしている。
金属層13は、はんだ15によりヒートシンク11と接合されている。はんだ15は、溶融接合を提供し、金属層13とヒートシンク11とを接合する。金属層13とヒートシンク11との間に溶融状態のはんだ15を介在することで、金属層13とヒートシンク11とが接合されている。溶融接合としては、たとえば、リフローやソルダダイボンダなどがある。
さらに金属層13には、対向面12aの境界領域12a3に対応して形成され、はんだ15による接合時において、溶融状態のはんだ15が中央領域12a1と外周領域12a2との間で流動するのを抑制する流動抑制部が形成されている。本実施形態では、流動抑制部の一例として、金属層13における境界領域12a3の部分に、金属層13の一部を除去してなる溝部16が形成されている。上記したように、金属層13は、はんだ15に対する濡れ性に優れた金属からなる表層を有している。具体的には、Au層を有している。溝部16は、少なくともAu層を部分的に除去することで形成されている。溝部16は、金属層13を厚み方向に一部分のみ除去することで形成されている。この溝部16が低濡れ部に相当する。
溝部16は、境界領域12a3の少なくとも一部に形成されている。好ましくは、中央領域12a1を取り囲むように境界領域12a3に形成されるとよい。本実施形態では、図1及び図3に示すように、境界領域12a3の全域が溝部16とされている。すなわち、溝部16が、中央領域12a1を取り囲むように環状に形成されている。
図2に示すように、半導体チップ12は、ヒートシンク11に接合した状態で、ヒートシンク11側に凸に反っている。また、図4に示すように、半導体チップ12は、ヒートシンク11に接合する前の状態で、ヒートシンク11側に凸に反っている。換言すれば、ヒートシンク11に接合される金属層13に凸に反っている。本実施形態では、上記したように、金属層14が、めっきにより形成されたNiP層及びAu層を含んでいる。このため、半導体チップ12を形成する際のアニール工程での加熱により、NiP層及びAu層が密となり、冷却される過程で半導体チップ12に上記した反りが生じる。
そして、ヒートシンク11と半導体チップ12の対向面12aとの間に介在するはんだ15のZ方向の厚みは、以下のようになっている。図2に示すように、半導体チップの中央領域12a1に対応するはんだ厚は、外周領域12a2に対応するはんだ厚よりも薄くなっている。理想的には、中心C1におけるはんだ厚が最も薄く、XY平面において中心C1から遠ざかるほどはんだ厚が厚くなっている。溝部16内にもはんだ15が配置されている。
次に、図5〜図9に基づき、上記した半導体装置10の製造方法について説明する。本実施形態では、リフロー接合の例を示す。図5及び図7では、明確化のために、後述する第1はんだ15a及び第2はんだ15bにハッチングを施している。
先ず、準備工程を実施する、準備工程では、ヒートシンク11と、図3及び図4に示したように、凸に反るとともに金属層13に溝部16の形成された半導体チップ12を準備する。スパッタにより4層構造の金属層13を形成した後、表層のAu層のうち、境界領域12a3の部分をエッチングにより除去して、溝部16を形成する。凸の反りについては、上記したように、アニール工程後の冷却により形成される。
次いで、接合工程を実施する。本実施形態では、図5及び図6に示すように、半導体チップ12の対向面12a、すなわち金属層13上であって、溝部16により囲まれた中央領域12a1に、第1はんだ15aを配置する。第1はんだ15aは、中央領域12a1の少なくとも一部に配置されればよい。本実施形態では、中央領域12a1のほぼ全域に、第1はんだ15aを配置する。
また、図7及び図8に示すように、ヒートシンク11における半導体チップ12の搭載面上であって、Z方向からの投影視において外周領域12a2に対応する部分(重なる部分)に、第2はんだ15bを配置する。第2はんだ15bは、上記した第1はんだ15aとともに、はんだ15を構成する。第2はんだ15bは、Z方向からの投影視において、外周領域12a2に対応しつつ、中央領域12a1を取り囲むように配置される。本実施形態では、外周領域12a2のほぼ全域に、第2はんだ15bを配置する。すなわち、中央領域12a1を連続して取り囲むように、第2はんだ15bを環状に配置する。また、第2はんだ15bとして、第1はんだ15aと同じ組成のはんだを用いる。
第1はんだ15a及び第2はんだ15bの配置においては、第2はんだ15bの厚みが、第1はんだ15aの厚みよりも厚くなるように、それぞれを配置する。第1はんだ15aの厚みは、中央領域12a1に必要なはんだ量に所定のマージンを加味して決定される。第2はんだ15bの厚みは、外周領域12a2に必要なはんだ量に所定のマージンを加味して決定される。なお、マージンは、境界領域12a3に必要なはんだ量である。このはんだ量は、中央領域12a1に必要なはんだ量や、外周領域12a2に必要なはんだ量に較べると極わずかである。
はんだ15a,15bの配置後、図9に示すように、半導体チップ12をヒートシンク11上に配置する。このとき、対向面12aがヒートシンク11と対向し、且つ、Z方向からの投影視において、外周領域12a2内に第2はんだ15bが位置するように、位置決めしつつ配置する。本実施形態では、この状態で、第2はんだ15bが半導体チップ12の外周領域12a2に接触する。一方、第1はんだ15aとヒートシンク11との間には隙間がある。このように、第2はんだ15bによって半導体チップ12がヒートシンク11上に支持される。
なお、半導体チップ12の反りによっては、第2はんだ15bの厚みが、第1はんだ15aの厚みよりも厚い関係を満たしつつ、第1はんだ15aがヒートシンク11に接触し、且つ、第2はんだ15bが外周領域12a2に接触してもよい。また、第1はんだ15aがヒートシンク11に接触し、且つ、第2はんだ15bと外周領域12a2との間に隙間を有してもよい。
そして、この配置状態で、溶融した第1はんだ15a及び第2はんだ15bにより、金属層13とヒートシンク11とを接合する。本実施形態では、第1はんだ15a及び第2はんだ15bをリフローし、金属層13とヒートシンク11とを接合する。リフローにより、第1はんだ15aと第2はんだ15bは一体化し、はんだ15を形成する。以上により、図1及び図2に示す半導体装置10を得ることができる。
次に、本実施形態の半導体装置10及びその製造方法の効果について説明する。
上記したように、半導体チップ12の中央領域12a1に第1はんだ15aを配置し、ヒートシンク11における外周領域12a2に対応する部分に、第2はんだ15bを配置する。また、第2はんだ15bの厚みが、第1はんだ15aの厚みよりも厚くなるように、それぞれを配置する。このように、はんだ厚を薄くしたい中央領域12a1には、第2はんだ15bよりも薄く第1はんだ15aを配置し、はんだ厚を厚くしたい外周領域12a2には、第1はんだ15aよりも厚く第2はんだ15abを配置する。半導体チップ12に第1はんだ15aを配置し、ヒートシンク11に第2はんだを配置するため、リフローするまで、第1はんだ15aと第2はんだ15bを分けておくことができる。すなわち、上記した厚みの関係を保持することができる。このため、従来に較べて、溶融したはんだ15(第1はんだ15a及び第2はんだ15b)の流動を抑制することができる。これにより、接合時において、半導体チップ12に傾きが生じるのを抑制することができる。
半導体チップ12の傾きを抑制できるため、中央領域12a1のはんだ厚が薄くなる。これにより、素子の駆動で高温となる半導体チップの中心C1付近の熱を、効率よくヒートシンク11に逃がすことができる。すなわち、半導体チップ12の放熱性を確保することができる。また、外周領域12a2のはんだ厚が厚くなるため、半導体チップ12の外周端部に応力が集中しても、はんだ15の接続信頼性(はんだ寿命)を確保することができる。
特に本実施形態において、第1はんだ15aは、半導体チップ12の反りに応じて、中央領域12a1に必要な量が配置されている。このため、溶融した第1はんだ15aは、そのほとんどが中央領域12a1内に留まり、中央領域12a1から外周領域12a2に向けての大きな流動は生じない。同じく、第2はんだ15bは、半導体チップ12の反りに応じて、外周領域12a2に必要な量が配置されている。このため、溶融した第2はんだ15bは、そのほとんどが外周領域12a2内に留まり、外周領域12a2から中央領域12a1に向けての大きな流動は生じない。このため、溶融したはんだ15(第1はんだ15a及び第2はんだ15b)の流動により、半導体チップ12に傾きが生じるのを、効果的に抑制することができる。
さらに本実施形態では、上記したように、半導体チップ12の金属層13には、溝部16が形成されている。溝部16は、表層のAu層を除去してなるため、Au層が除去されない部分に較べて、溶融したはんだ15(第1はんだ15a及び第2はんだ15b)に対する濡れ性が低くなっている。このような溝部16が、中央領域12a1と外周領域12a2との間に形成されているため、溶融した第1はんだ15aは、外周領域12a2側に濡れ拡がりにくく、溶融したはんだ15bは、中央領域12a1側に濡れ拡がりにくい。これによっても、溶融した第1はんだ15aの外周領域12a2に向けての流動、及び、溶融した第2はんだ15bの中央領域12a1に向けての流動を抑制できる。すなわち、半導体チップ12に傾きが生じるのを、より効果的に抑制することができる。なお、溝部16は、Au層が除去されない部分に較べて、溶融したはんだ15に対する濡れ性が低いものの、濡れないわけではない。したがって、リフロー時において、最終亭には、溝部16内にも溶融したはんだ15が配置される。
本実施形態では、ヒートシンク11の外周領域12a2に対応する部分に第2はんだ15bを配置し、半導体チップ12の中央領域12a1に第1はんだ15aを配置する例を示した。しかしながら、図10に示す第1変形例のように、ヒートシンク11の中央領域12a1に対応する部分に第1はんだ15aを配置し、半導体チップ12の外周領域12a2に第2はんだ15bを配置してもよい。
本実施形態では、低濡れ部(流動抑制部)として、金属層13に形成された溝部16の例を示した。しかしながら、低濡れ部は、溝部16に限定されない。低濡れ部が形成されていない部分よりも、溶融した第1はんだ15a及び第2はんだ15bに対する濡れ性の低いものであれば採用することができる。たとえば粗化することで、粗化されていない部分よりも濡れ性を低くしてもよい。また、酸化膜を設けることで、酸化膜が形成されていない部分よりも濡れ性を低くしてもよい。
(第2実施形態)
本実施形態において、第1実施形態に示した半導体装置10及びその製造方法と共通する部分についての説明は割愛する。
本実施形態において、第1実施形態に示した半導体装置10及びその製造方法と共通する部分についての説明は割愛する。
第1実施形態では、溝部16(流動抑制部)を環状に形成する例を示した。これに対し、本実施形態では、図11に示すように、溝部16を、中央領域12a1を取り囲むように非連続で形成している。図11は、接合工程において、半導体チップ12に第1はんだ15aを配置した状態(図5に対応)を示している。図11では、中央領域12a1と境界領域12a3の境、境界領域12a3と外周領域12a2の境をそれぞれ二点鎖線で示している。また、図11では、明確化のために、第1はんだ15aにハッチングを施している。
具体的には、平面略正方形をなす中央領域12a1に対し、四辺の中央付近に溝部16をそれぞれ設け、四隅には溝部16を設けていない。溝部16の配置を、中心C1を軸として、Z軸周りに回転対称(4回対称)としている。換言すれば、溝部16を設けず、溝部16よりも、溶融したはんだ15(第1はんだ15a及び第2はんだ15b)が流動しやすい部分を、Z軸周りに回転対称(4回対称)としている。
このように、溝部16を、中央領域12a1を取り囲むように非連続で形成すると、接合工程において、中央領域12a1で生じたボイドを、溝部16の形成されていない部分を通じて、はんだ15の外部に逃がすことができる。特に、溝部16の配置を、中心C1を軸としてZ軸周りに回転対称にすると、中央領域12a1から外周領域12a2への溶融した第1はんだ15aの流動がほぼ均等となるため、ボイドを逃がしつつ、半導体チップ12の傾きを抑制することもできる。
(第3実施形態)
本実施形態において、第1実施形態に示した半導体装置10及びその製造方法と共通する部分についての説明は割愛する。
本実施形態において、第1実施形態に示した半導体装置10及びその製造方法と共通する部分についての説明は割愛する。
第1実施形態では、ヒートシンク11及び半導体チップ12の一方に第1はんだ15aを配置し、他方に第2はんだ15bを配置する例を示した。これに対し、本実施形態では、ヒートシンク11及び半導体チップ12のうち、流動抑制部が形成されている一方に、第1はんだ15aと第2はんだ15bの両方を配置する。図12に示す例では、ヒートシンク11及び半導体チップ12のうち、ヒートシンク11における境界領域12a3に対応する部分に、低濡れ部としての粗化部17を形成する。この粗化部17は、たとえばヒートシンク11にレーザ光を照射することで形成することができる。
そして、ヒートシンク11において、中央領域12a1に対応する部分に第1はんだ15aを配置し、外周領域12a2に対応する部分に第2はんだ15bを配置する。第1はんだ15a及び第2はんだ15bを配置した後、図12に示すように、ヒートシンク11上に半導体チップ12を配置し、第1はんだ15a及び第2はんだ15bをリフローすることで、図13に示す半導体装置10を得ることができる。
これによれば、ヒートシンク11及び半導体チップ12の一方に、第1はんだ15aと第2はんだ15bをまとめて配置しても、粗化部17によって、第1はんだ15aと第2はんだ15bを配置する際に一体化するのを抑制することができる。このため、ヒートシンク11と半導体チップ12の金属層13を接合するまで、第1はんだ15aと第2はんだ15bは離れており、配置した時点での厚みの関係を維持できる。したがって、上記した実施形態同様、半導体チップ12の傾きを抑制しつつ、放熱性と接続信頼性(はんだ寿命)を確保することができる。なお、流動抑制部としては、上記した粗化部17に限定されるものではない。
(第4実施形態)
本実施形態において、第1実施形態に示した半導体装置10及びその製造方法と共通する部分についての説明は割愛する。
本実施形態において、第1実施形態に示した半導体装置10及びその製造方法と共通する部分についての説明は割愛する。
第1実施形態では、流動抑制部として、低濡れ部(溝部16)の例を示した。本実施形態では、図14及び図15に示すように、流動抑制部として壁部18を形成する。図14及び図15に示す例では、ヒートシンク11及び半導体チップ12のうち、ヒートシンク11に壁部18を形成する。図14では、明確化のために、第1はんだ15a、第2はんだ15b、及び壁部18に、ハッチングを施している。
壁部18は、準備工程において形成される。この壁部18は、ヒートシンク11と半導体チップ12の金属層13とを接合する前(リフロー前)の配置状態の第1はんだ15a及び第2はんだ15bよりも、Z方向の高さが低くなるように形成される。すなわち、第1はんだ15aよりも低い高さで形成される。
本実施形態では、一例として、ボンディングワイヤにより壁部18を形成する。アルミニウム系のボンディングワイヤを準備し、該ワイヤの長手方向がZ方向に直交するように、ヒートシンク11における半導体チップ12の搭載面に平置きする。詳しくは、図14に示すように、図11に示した溝部16のごとく、中央領域12a1の四辺の中央付近に対応する部分にボンディングワイヤをそれぞれ配置して壁部18を形成する。このとき、超音波接合により、ボンディングワイヤをヒートシンク11に接合する。したがって、壁部18の高さは、ボンディングワイヤの直径にほぼ等しくなる。
そして、壁部18の形成されたヒートシンク11に対し、第1はんだ15a及び第2はんだ15bを配置する。第1はんだ15a及び第2はんだ15bを配置する際、壁部18が形成されているため、第1はんだ15aと第2はんだ15bが一体化するのを抑制することができる。
準備工程後、図16に示すように、ヒートシンク11上に半導体チップ12を配置する。溝部16の代わりに壁部18を有する点以外は、第1実施形態(図9参照)と同じである。そして、この配置状態で、溶融した第1はんだ15a及び第2はんだ15bにより、金属層13とヒートシンク11とを接合する。本実施形態でも、第1はんだ15a及び第2はんだ15bをリフローし、金属層13とヒートシンク11とを接合する。リフローにより、第1はんだ15aと第2はんだ15bは一体化し、はんだ15を形成する。以上により、図17に示す半導体装置10を得ることができる。図17に示す半導体装置10は、溝部16の代わりに壁部18を有する点以外は、第1実施形態(図2参照)と同じである。
このように、壁部18を形成すると、壁部18を乗り越えるだけのエネルギが必要となり、第1はんだ15aが外周領域12a2側に濡れ拡がりにくくなる。同様に、第2はんだ15bが中央領域12a1側に濡れ拡がりにくくなる。したがって、低濡れ部同様、半導体チップ12に傾きが生じるのを、より効果的に抑制することができる。なお、壁部18は、第1はんだ15a及び第2はんだ15bよりも、Z方向の高さが低くなるように形成される。したがって、第1はんだ15a及び第2はんだ15bの半導体チップ12への接触を、壁部18が妨げることはない。
特に本実施形態では、第2実施形態同様、壁部18を、中央領域12a1を取り囲むように非連続で形成するため、接合工程において中央領域12a1で生じたボイドを、壁部18の形成されていない部分を通じて、はんだ15の外部に逃がすことができる。
さらには、半導体チップ12をヒートシンク11上に配置した状態で、Z方向からの投影視において、壁部18の配置を、中心C1を軸として、Z軸周りに回転対称(4回対称)としている。換言すれば、壁部18を設けず、壁部18よりも、溶融したはんだ15(第1はんだ15a及び第2はんだ15b)が流動しやすい部分を、Z軸周りに回転対称(4回対称)としている。このため、中央領域12a1から外周領域12a2への溶融した第1はんだ15aの流動がほぼ均等となり、ボイドを逃がしつつ、半導体チップ12の傾きを抑制することもできる。
なお、ボンディングワイヤ以外の部材を用いて壁部18を形成してもよい。また、ヒートシンク11ではなく、半導体チップ12の対向面12a上に壁部18を形成してもよい。この場合、半導体チップ12上に、第1はんだ15a及び第2はんだ15bを配置することができる。
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
第2はんだ15bを、中央領域12a1を取り囲むように環状に配置する例を示した。しかしながら、中央領域12a1を取り囲むように非連続で形成してもよい。図18に示す第2変形例では、平面矩形状をなす半導体チップ12の四隅に対応して、矩形環状の外周領域12a2の四隅に対応する部分に、第2はんだ15bをそれぞれ配置している。半導体チップ12の反りは、一般的に、中心C1に対して四隅で最も大きくなる。このように、外周領域12a2のうち、特に反りの大きい部分に対して第2はんだ15bを配置すると、はんだ15の接続信頼性を確保しやすくなる。図18では、明確化のために、第2はんだ15bにハッチングを施している。
搭載部材は、ヒートシンク11に限定されない。配線基板やリードフレームを採用することもできる。配線基板の場合、配線基板のランドと金属層13とが接合される。
半導体チップ12は、少なくとも搭載部材(ヒートシンク11)との対向面に金属層13を有し、搭載部材側に凸に反っているものであれば採用することができる。すなわち、金属層13が電極の機能を有していないもの、たとえば放熱のために金属層13が設けられたものにも適用することができる。
半導体装置10の構成は、上記例に限定されない。半導体装置10は、少なくともヒートシンク11(搭載部材)と、ヒートシンク11との対向面12aに金属層13を有し、ヒートシンク11側に凸に反った半導体チップ12と、溶融接合を提供し、金属層13とヒートシンク11とを接合するはんだ15と、を備えればよい。
たとえば、図19及び図20に示す第3変形例では、半導体装置10が、ヒートシンク11と、半導体チップ12と、はんだ15に加えて、はんだ20,22と、ターミナル21と、ヒートシンク23と、封止樹脂体24を備えている。さらに、半導体装置10は、外部接続用の端子として、主端子25,26と信号端子27を備えている。このような半導体装置10は、たとえばハイブリッド車や電気自動車の主機インバータに用いられる。
半導体チップ12におけるヒートシンク11と反対の面上には、金属製のターミナル21が配置されており、エミッタ電極をなす金属層14とターミナル21とが、はんだ20により接合されている。また、ターミナル21における半導体チップ12と反対の面上には、ヒートシンク23が配置されており、ターミナル21とヒートシンク23とが、はんだ22により接合されている。ターミナル21は、半導体チップ12の金属層14とヒートシンク23とを電気的に中継している。半導体チップ12、ヒートシンク11,23、ターミナル21、及びはんだ15,20,22は、封止樹脂体24により封止されている。ヒートシンク11のうち、半導体チップ12と反対の放熱面11aは、封止樹脂体24におけるZ方向の一面24aから露出されている。同じく、ヒートシンク23のうち、半導体チップ12と反対の放熱面23aは、封止樹脂体24における一面24aと反対の裏面24bから露出されている。
ヒートシンク11には、主端子25が連結されている。この主端子25は、ヒートシンク11を介して、半導体チップ12の金属層13(コレクタ電極)と電気的に接続されている。主端子25は、ヒートシンク11からY方向に延設され、封止樹脂体24の側面24cから、外部に突出している。一方、ヒートシンク23には、主端子25が連結されている。この主端子25は、ターミナル21及びヒートシンク23を介して、半導体チップ12の金属層14(エミッタ電極)と電気的に接続されている。主端子26は、ヒートシンク23から、Y方向であって主端子25と同じ側面24cから外部に突出している。
半導体チップ12における金属層14と同じ面には、信号用のパッドが形成されている。このパッドはゲートパッドを含む、このパッドに、図示しないボンディングワイヤを介して、信号端子27が電気的に接続されている。信号端子27は、Y方向に延設されており、封止樹脂体24における側面24cと反対の側面24dから外部に突出している。
このように、半導体装置10は、素子としてIGBTが形成された半導体チップ12を1つ有し、Z方向において半導体チップ12の両側にヒートシンク11,23を有する両面放熱構造の1in1パッケージとなっている。この半導体装置10も上記実施形態同様、ヒートシンク11(搭載部材)と、ヒートシンク11との対向面12aに金属層13を有し、ヒートシンク11側に凸に反った半導体チップ12と、溶融接合を提供し、金属層13とヒートシンク11とを接合するはんだ15と、を備えている。したがって、上記構成を適用することで、半導体チップ12とヒートシンク11とを接合する際に、半導体チップ12に傾きが生じるのを抑制することができる。
なお、1in1パッケージに限らず、半導体チップ12を2つ有する2in1パッケージや、三相分の半導体チップ12、すなわち6つの半導体チップ12を有する6in1パッケージにも適用することができる。
10…半導体装置、11…ヒートシンク、11a…放熱面、12…半導体チップ、12a…対向面、12a1…中央領域、12a2…外周領域、12a3…境界領域12b…裏面、13…金属層、14…金属層、15…はんだ、15a…第1はんだ、15b…第2はんだ、16…溝部、17…粗化部、18…壁部、20…はんだ、21…ターミナル、22…はんだ、23…ヒートシンク、23a…放熱面、24…封止樹脂体、24a…一面、24b…裏面、24c,24d…側面、25,26…主端子、27…信号端子
Claims (12)
- 搭載部材(11)と、前記搭載部材との対向面(12a)に金属層(13)を有するとともに前記搭載部材側に凸に反った半導体チップ(12)とを、はんだ(15)により接合し、前記半導体チップの中心(C1)を含む前記半導体チップの中央領域(12a1)に対応するはんだ厚が、前記中央領域を取り囲む前記半導体チップの外周領域(12a2)に対応するはんだ厚よりも薄い半導体装置を形成する半導体装置の製造方法であって、
前記搭載部材と、凸に反った前記半導体チップを準備する準備工程と、
前記準備工程後、前記半導体チップ及び前記搭載部材の一方に、前記はんだを構成する第1はんだ(15a)を前記中央領域に対応して配置するとともに、他方に、前記第1はんだとともに前記はんだを構成する第2はんだ(15b)を、前記外周領域に対応しつつ前記中央領域を取り囲むように、前記第1はんだよりも厚く配置し、この配置状態で、溶融した前記第1はんだ及び前記第2はんだにより、前記金属層と前記搭載部材とを接合する接合工程と、を備えることを特徴とする半導体装置の製造方法。 - 前記準備工程では、前記半導体チップ及び前記搭載部材の少なくとも一方における前記中央領域と前記外周領域との境界部分に、前記第1はんだ及び前記第2はんだの流動を抑制するための流動抑制部を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 搭載部材(11)と、前記搭載部材との対向面(12a)に金属層(13)を有するとともに前記搭載部材側に凸に反った半導体チップ(12)とを、はんだ(15)により接合し、前記半導体チップの中心(C1)を含む前記半導体チップの中央領域(12a1)に対応するはんだ厚が、前記中央領域を取り囲む前記半導体チップの外周領域(12a2)に対応するはんだ厚よりも薄い半導体装置を形成する半導体装置の製造方法であって、
前記搭載部材と、凸に反った前記半導体チップを準備する準備工程と、
前記準備工程後、前記はんだを構成する第1はんだ(15a)を前記中央領域に対応して配置するとともに、前記第1はんだとともに前記はんだを構成する第2はんだ(15b)を、前記外周領域に対応しつつ前記中央領域を取り囲むように、前記第1はんだよりも厚く配置し、この配置状態で、溶融した前記第1はんだ及び前記第2はんだにより、前記金属層と前記搭載部材とを接合する接合工程と、を備え、
前記準備工程では、前記半導体チップ及び前記搭載部材の少なくとも一方における前記中央領域と前記外周領域との境界部分に、前記第1はんだ及び前記第2はんだの流動を抑制するための流動抑制部を形成し、
前記接合工程では、前記半導体チップ及び前記搭載部材のうちの前記流動抑制部が形成された一方に、前記第1はんだと前記第2はんだをまとめて配置することを特徴とする半導体装置の製造方法。 - 前記流動抑制部として、他の部分よりも前記第1はんだ及び前記第2はんだに対する濡れ性の低い低濡れ部(16,17)を形成することを特徴とする請求項2又は請求項3に記載の半導体装置の製造方法。
- 前記流動抑制部として、前記金属層と前記搭載部材とを接合する前の配置状態の前記第1はんだ及び前記第2はんだよりも高さの低い壁部(18)を形成することを特徴とする請求項2〜4いずれか1項に記載の半導体装置の製造方法。
- 前記流動抑制部を、前記中央領域を取り囲むように非連続で形成することを特徴とする請求項2〜5いずれか1項に記載の半導体装置の製造方法。
- 搭載部材(11)と、
前記搭載部材との対向面(12a)に金属層(13)を有し、前記搭載部材側に凸に反った半導体チップ(12)と、
溶融接合を提供し、前記金属層と前記搭載部材とを接合するはんだ(15)と、を備え
前記半導体チップの中心(C1)を含む前記半導体チップの中央領域(12a1)に対応するはんだ厚が、前記中央領域を取り囲む前記半導体チップの外周領域(12a2)に対応するはんだ厚よりも薄くされた半導体装置であって、
前記半導体チップ及び前記搭載部材の少なくとも一方が、前記中央領域と前記外周領域との境界部分に形成され、溶融状態の前記はんだが前記中央領域と前記外周領域との間で流動するのを抑制する流動抑制部を有していることを特徴とする半導体装置。 - 前記流動抑制部として、他の部分よりも前記はんだに対する濡れ性の低い低濡れ部(16,17)を有していることを特徴とする請求項7に記載の半導体装置。
- 前記金属層は多層構造をなすとともに、前記はんだに対する濡れ性に優れた金属の表層を含んでおり、
前記低濡れ部は、少なくとも前記表層が部分的に除去されてなることを特徴とする請求項8に記載の半導体装置。 - 前記流動抑制部として、壁部(18)を有していることを特徴とする請求項7又は請求項7に記載の半導体装置。
- 前記壁部は、ボンディングワイヤにより形成されていることを特徴とする請求項10に記載の半導体装置。
- 前記流動抑制部は、前記中央領域を取り囲むように非連続で形成されていることを特徴とする請求項7〜11いずれか1項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015061128A JP2016181607A (ja) | 2015-03-24 | 2015-03-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015061128A JP2016181607A (ja) | 2015-03-24 | 2015-03-24 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2016181607A true JP2016181607A (ja) | 2016-10-13 |
Family
ID=57131805
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015061128A Pending JP2016181607A (ja) | 2015-03-24 | 2015-03-24 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2016181607A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018092319A1 (ja) * | 2016-11-21 | 2018-05-24 | 三菱電機株式会社 | 半導体装置 |
WO2020179239A1 (ja) * | 2019-03-06 | 2020-09-10 | 株式会社デンソー | 半導体装置 |
CN114446911A (zh) * | 2020-11-06 | 2022-05-06 | 三菱电机株式会社 | 半导体装置、芯片焊盘及半导体装置的制造方法 |
-
2015
- 2015-03-24 JP JP2015061128A patent/JP2016181607A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018092319A1 (ja) * | 2016-11-21 | 2018-05-24 | 三菱電機株式会社 | 半導体装置 |
JPWO2018092319A1 (ja) * | 2016-11-21 | 2019-02-21 | 三菱電機株式会社 | 半導体装置 |
CN109983571A (zh) * | 2016-11-21 | 2019-07-05 | 三菱电机株式会社 | 半导体装置 |
US10818630B2 (en) | 2016-11-21 | 2020-10-27 | Mitsubishi Electric Corporation | Semiconductor device |
DE112016007464B4 (de) * | 2016-11-21 | 2021-06-24 | Mitsubishi Electric Corporation | Halbleitervorrichtung |
WO2020179239A1 (ja) * | 2019-03-06 | 2020-09-10 | 株式会社デンソー | 半導体装置 |
JP2020145319A (ja) * | 2019-03-06 | 2020-09-10 | 株式会社デンソー | 半導体装置 |
CN113519050A (zh) * | 2019-03-06 | 2021-10-19 | 株式会社电装 | 半导体装置 |
JP7120083B2 (ja) | 2019-03-06 | 2022-08-17 | 株式会社デンソー | 半導体装置 |
CN113519050B (zh) * | 2019-03-06 | 2023-12-05 | 株式会社电装 | 半导体装置 |
CN114446911A (zh) * | 2020-11-06 | 2022-05-06 | 三菱电机株式会社 | 半导体装置、芯片焊盘及半导体装置的制造方法 |
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