JP7319295B2 - 半導体装置 - Google Patents

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    • H01L2224/4099—Auxiliary members for strap connectors, e.g. flow-barriers, spacers
    • H01L2224/40991—Auxiliary members for strap connectors, e.g. flow-barriers, spacers being formed on the semiconductor or solid-state body to be connected
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
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    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48491—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being an additional member attached to the bonding area through an adhesive or solder, e.g. buffer pad
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73263—Layer and strap connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
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    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/842—Applying energy for connecting
    • H01L2224/8421—Applying energy for connecting with energy being in the form of electromagnetic radiation
    • H01L2224/84214—Applying energy for connecting with energy being in the form of electromagnetic radiation using a laser
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    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
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    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/8484—Sintering
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Description

本開示は、半導体素子を備えた半導体装置に関する。
特許文献１には、従来の半導体装置が開示されている。特許文献１に記載の半導体装置は、半導体素子、アイランド、リード、複数の接合材、接続板および封止樹脂を備えている。この半導体装置において、半導体素子は、たとえばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）などのトランジスタである。半導体素子は、上面および下面のそれぞれに電極が設けられている。半導体素子は、アイランドに固着されている。この固着には、たとえばはんだなどの接合材が用いられる。半導体素子の下面の電極は、アイランドに導通している。接続板は、銅などの金属からなる。接続板は、一端が半導体素子の上面の電極に接続され、他端がリードに接続される。接続板の接続には、たとえばはんだなどの接合材が用いられている。
特開２０１１－２０４８６３号公報
半導体装置の通電時（動作中）に、半導体素子から熱が発生する。この半導体素子の発熱により、半導体素子と接続板とを接合する接合材に熱応力がかかる。特に、半導体装置を、高電圧・大電流で動作させる場合、半導体素子の発熱量が大きくなるので、接合材にかかる熱応力も大きくなる。この熱応力が生じる原因の一つとしては、半導体素子の熱膨張係数と接続板との熱膨張係数との差が挙げられる。一方、停止中では、環境温度まで冷却され、接合材にかかる熱応力は低減する。このように、半導体装置の動作と停止との繰り返しによる熱サイクルによって、接合材に繰り返し熱応力がかかる。その結果、接合材に疲労破壊あるいは剥離を発生させることがあり、半導体装置の動作不良の原因であった。したがって、半導体装置は、熱サイクルに対する耐性の向上が求められている。
本開示は、上記課題に鑑みて考え出されたものであり、その目的は、熱サイクルに対する耐性の向上を図った半導体装置を提供することにある。
本開示の第１の側面によって提供される半導体装置は、第１方向において互いに反対側を向く素子主面および素子裏面を有する半導体素子と、前記半導体素子を支持する支持基板と、第１導電性接合材を介して前記素子主面に接合された導電ブロックと、前記導電ブロックを介して前記半導体素子に導通する金属部材と、を備えており、前記導電ブロックは、熱膨張係数が前記金属部材の熱膨張係数よりも小さく、前記導電ブロックと前記金属部材とは、前記導電ブロックの一部と前記金属部材の一部とが融接された溶接部によって接合されている。
本開示の半導体装置によれば、熱サイクルに対する耐性を向上することができる。
第１実施形態にかかる半導体装置を示す斜視図である。 図１の斜視図において封止樹脂を省略した図である。 第１実施形態にかかる半導体装置を示す平面図である。 図３の平面図において封止樹脂を想像線で示した図である。 図４の一部を拡大した部分拡大平面図である。 第１実施形態にかかる半導体装置を示す正面図である。 第１実施形態にかかる半導体装置を示す底面図である。 第１実施形態にかかる半導体装置を示す左側面図である。 第１実施形態にかかる半導体装置を示す右側面図である。 図４のＸ－Ｘ線に沿う断面図である。 図１０の一部を拡大した部分拡大断面図である。 図１０の一部を拡大した部分拡大断面図である。 第１実施形態の変形例にかかる半導体装置を示す部分拡大断面図である。 第１実施形態の変形例にかかる半導体装置を示す部分拡大平面図である。 第１実施形態の変形例にかかる半導体装置を示す斜視図であって、封止樹脂を省略している。 図１５に示す半導体装置の平面図であって、封止樹脂を想像線で示している。 第２実施形態にかかる半導体装置を示す斜視図である。 第２実施形態にかかる半導体装置を示す平面図である。 図１８のＸＩＸ－ＸＩＸ線に沿う断面図である。 図１８のＸＸ－ＸＸ線に沿う断面図である。 変形例にかかる半導体装置を示す断面図である。 変形例にかかる半導体装置を示す断面図である。 変形例にかかる半導体装置を示す断面図である。 変形例にかかる半導体装置を示す断面図である。 変形例にかかる半導体装置を示す断面図である。 変形例にかかる半導体装置を示す断面図である。
本開示の半導体装置の好ましい実施の形態について、図面を参照して、以下に説明する。
＜第１実施形態＞
図１～図１２は、第１実施形態にかかる半導体装置を示している。第１実施形態の半導体装置Ａ１は、複数の半導体素子１０、支持基板２０、複数の端子３０、複数のリード部材４０、複数のワイヤ部材５０、複数の導電ブロック６０および封止樹脂７０を備えている。本実施形態においては、複数の端子３０は、２つの入力端子３１，３２、出力端子３３、一対のゲート端子３４Ａ，３４Ｂ、一対の検出端子３５Ａ，３５Ｂおよび複数のダミー端子３６を含んでいる。また、複数の導電ブロック６０は、複数の第１ブロック６１および複数の第２ブロック６２を含んでいる。
図１は、半導体装置Ａ１を示す斜視図である。図２は、図１の斜視図において、封止樹脂７０を省略した図である。なお、図２においては、複数のワイヤ部材５０を省略している。図３は、半導体装置Ａ１を示す平面図である。図４は、図３の平面図において、封止樹脂７０を想像線（二点鎖線）で示した図である。図５は、図４の一部を拡大した部分拡大図である。図６は、半導体装置Ａ１を示す平面図である。図７は、半導体装置Ａ１を示す底面図である。図８は、半導体装置Ａ１を示す左側面図である。図９は、半導体装置Ａ１を示す右側面図である。図１０は、図４のＸ－Ｘ線に沿う断面図である。図１１は、図１０の一部を拡大した部分拡大図である。図１２は、図１０の一部を拡大した部分拡大図である。
説明の便宜上、互いに直交する３つの方向を、ｘ方向、ｙ方向、ｚ方向と定義する。ｚ方向は、半導体装置Ａ１の厚さ方向である。ｘ方向は、半導体装置Ａ１の平面図（図３および図４参照）における左右方向である。ｙ方向は、半導体装置Ａ１の平面図（図３および図４参照）における上下方向である。なお、必要に応じて、ｘ方向の一方をｘ１方向、ｘ方向の他方をｘ２方向とする。同様に、ｙ方向の一方をｙ１方向、ｙ方向の他方をｙ２方向とし、ｚ方向の一方をｚ１方向、ｚ方向の他方をｚ２方向とする。また、ｚ１方向を下、ｚ２方向を上という場合もある。さらに、ｚ２方向の寸法を「厚み」あるいは「厚さ」という場合もある。ｚ方向が、特許請求の範囲に記載の「第１方向」に相当する。
複数の半導体素子１０の各々は、ＳｉＣ（炭化ケイ素）を主とする半導体材料を用いて構成されている。なお、当該半導体材料は、ＳｉＣに限定されず、Ｓｉ（シリコン）、ＧａＡｓ（ヒ化ガリウム）あるいはＧａＮ（窒化ガリウム）などであってもよい。ＳｉＣの熱膨張係数は、３ｐｐｍ／℃程度である。また、本実施形態において、各半導体素子１０は、ＭＯＳＦＥＴである。なお、複数の半導体素子１０は、ＭＯＳＦＥＴに限定されず、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor FET）を含む電界効果トランジスタや、ＩＧＢＴ（Insulated Gate Bipolar Transistor）のようなバイポーラトランジスタ、ＬＳＩなどのＩＣチップ、ダイオード、コンデンサなどであってもよい。本実施形態においては、各半導体素子１０は、いずれも同一素子であり、かつ、ｎチャネル型のＭＯＳＦＥＴである場合を示す。各半導体素子１０は、ｚ方向に見て（以下、「平面視」ともいう。）、矩形状であるが、これに限定されない。
複数の半導体素子１０の各々は、図１１および図１２に示すように、素子主面１０１および素子裏面１０２を有する。各半導体素子１０において、素子主面１０１および素子裏面１０２は、ｚ方向において離間し、かつ、互いに反対側を向く。本実施形態において、素子主面１０１は、ｚ２方向を向き、素子裏面１０２は、ｚ１方向を向く。
複数の半導体素子１０の各々は、図５、図１１および図１２に示すように、主面電極１１、裏面電極１２および絶縁膜１３を有する。
主面電極１１は、図５、図１１および図１２に示すように、素子主面１０１に設けられている。主面電極１１は、図５に示すように、第１電極１１１および第２電極１１２を含む。本実施形態においては、第１電極１１１は、ソース電極であって、ソース電流が流れる。また、本実施形態においては、第２電極１１２は、ゲート電極であって、各半導体素子１０を駆動させるためのゲート電圧が印加される。第１電極１１１は、第２電極１１２よりも大きい。本実施形態においては、第１電極１１１は、１つの領域で構成されている場合を示すが、複数の領域に分割されていてもよい。
裏面電極１２は、図１１および図１２に示すように、素子裏面１０２に設けられている。裏面電極１２は、素子裏面１０２の全体にわたって形成されている。本実施形態においては、裏面電極１２は、ドレイン電極であって、ドレイン電流が流れる。
絶縁膜１３は、図５に示すように、素子主面１０１に設けられている。絶縁膜１３は、電気絶縁性を有する。絶縁膜１３は、平面視において主面電極１１を囲んでいる。絶縁膜１３は、第１電極１１１と第２電極１１２とを絶縁する。絶縁膜１３は、たとえばＳｉＯ2（二酸化ケイ素）層、ＳｉＮ4（窒化ケイ素）層、および、ポリベンゾオキサゾール層が、素子主面１０１において、この順番で積層されたものであり、ポリベンゾオキサゾール層が表層である。なお、絶縁膜１３においては、ポリベンゾオキサゾール層に代えてポリイミド層でもよい。絶縁膜１３の構成は、先述したものに限定されない。
複数の半導体素子１０は、複数の半導体素子１０Ａおよび複数の半導体素子１０Ｂを含んでいる。本実施形態において、半導体装置Ａ１は、ハーフブリッジ型のスイッチング回路を構成している。複数の半導体素子１０Ａは、このスイッチング回路における上アーム回路を構成し、複数の半導体素子１０Ｂは、このスイッチング回路における下アーム回路を構成する。半導体装置Ａ１は、図４に示すように、４つの半導体素子１０Ａおよび４つの半導体素子１０Ｂを含んでいる。なお、半導体素子１０の数は、本構成に限定されず、半導体装置Ａ１に要求される性能に応じて自在に設定可能である。本実施形態においては、半導体素子１０Ａが特許請求の範囲に記載の「第１半導体素子」に相当し、半導体素子１０Ｂが特許請求の範囲に記載の「第２半導体素子」に相当する。
複数の半導体素子１０Ａの各々は、図２、図４、図５、図１０および図１１に示すように、支持基板２０（後述する導電性基板２２Ａ）に搭載されている。本実施形態においては、複数の半導体素子１０Ａは、ｙ方向に並んでおり、互いに離間している。各半導体素子１０Ａは、導電性基板２２Ａに搭載された際、素子裏面１０２が導電性基板２２Ａに対向する。各半導体素子１０Ａは、図１１に示すように、素子接合材１００Ａを介して、支持基板２０（導電性基板２２Ａ）に導通接合されている。
素子接合材１００Ａは、導電性を有しており、その構成材料は焼結処理によって形成された焼結金属からなる。焼結金属は、多数の微細孔を有する多孔質である。焼結金属は、溶媒中にマイクロサイズあるいはナノサイズの金属粒子が混ぜ合わさった焼結用金属ペースト材を焼結処理（乾燥処理および加圧加熱処理）することで形成されうる。本実施形態における焼結金属は、焼結銀であるが、焼結銅などであってもよい。なお、素子接合材１００Ａの構成材料は、焼結金属に限定されず、はんだであってもよい。本実施形態においては、図１１に示すように、素子接合材１００Ａにフィレットが形成されている。なお、当該フィレットが形成されていなくてもよい。素子接合材１００Ａが、特許請求の範囲に記載の「第２導電性接合材」に相当する。
複数の半導体素子１０Ｂの各々は、図２、図４、図５、図１０および図１２に示すように、支持基板２０（後述する導電性基板２２Ｂ）に搭載されている。本実施形態においては、複数の半導体素子１０Ｂは、ｙ方向に並んでおり、互いに離間している。各半導体素子１０Ｂは、導電性基板２２Ｂに搭載された際、素子裏面１０２が導電性基板２２Ｂに対向する。各半導体素子１０Ｂは、図１２に示すように、素子接合材１００Ｂを介して、支持基板２０（導電性基板２２Ｂ）に導通接合されている。本実施形態においては、ｘ方向に見て、複数の半導体素子１０Ａと複数の半導体素子１０Ｂとは重なっている。なお、複数の半導体素子１０Ａと複数の半導体素子１０Ｂとは、ｘ方向に見て、重なっていなくてもよい。
素子接合材１００Ｂは、導電性を有しており、その構成材料は、素子接合材１００Ａと同じである。本実施形態においては、図１２に示すように、素子接合材１００Ｂにフィレットが形成されている。なお、当該フィレットが形成されていなくてもよい。本実施形態において、素子接合材１００Ｂは、特許請求の範囲に記載の「第２導電性接合材」に相当する。
支持基板２０は、複数の半導体素子１０を支持する支持部材である。支持基板２０は、絶縁基板２１、２つの導電性基板２２Ａ，２２Ｂ、一対の絶縁層２３Ａ，２３Ｂ、一対のゲート層２４Ａ，２４Ｂ、一対の検出層２５Ａ，２５Ｂおよび２つのスペーサ２６Ａ，２６Ｂを備えている。
絶縁基板２１は、電気絶縁性を有する板状部材である。絶縁基板２１は、２つの導電性基板２２Ａ，２２Ｂを支持する。本実施形態においては、絶縁基板２１は、各々が平板状の２つの絶縁基板２１Ａ，２１Ｂから構成される。なお、絶縁基板２１の構成は、先述したものに限定されず、たとえば、２つの絶縁基板２１Ａ，２１Ｂに分割されず、一枚の平板であってもよい。絶縁基板２１Ａ，２１Ｂの各構成材料は、たとえば熱伝導性に優れたセラミックスである。このようなセラミックスとしては、たとえばＡｌＮ（窒化アルミニウム）、ＳｉＮ（窒化ケイ素）、Ａｌ2Ｏ3（酸化アルミニウム）などが挙げられる。
絶縁基板２１Ａ，２１Ｂはそれぞれ、平面視矩形状である。絶縁基板２１Ａは、導電性基板２２Ａを支持し、絶縁基板２１Ｂは、導電性基板２２Ｂを支持する。絶縁基板２１Ａ，２１Ｂは、互いに離間している。本実施形態においては、絶縁基板２１Ａと絶縁基板２１Ｂとは、図２、図４および図１０に示すように、ｘ方向に離間し、かつ、並んでいる。
絶縁基板２１Ａは、図１０に示すように、主面２１１Ａおよび裏面２１２Ａを有している。主面２１１Ａと裏面２１２Ａとは、ｚ方向において、離間し、かつ、互いに反対側を向く。主面２１１Ａは、ｚ２方向を向き、裏面２１２Ａは、ｚ１方向を向く。主面２１１Ａは、導電性基板２２Ａに対向し、裏面２１２Ａは、封止樹脂７０から露出している。
絶縁基板２１Ｂは、図１０に示すように、主面２１１Ｂおよび裏面２１２Ｂを有している。主面２１１Ｂと裏面２１２Ｂとは、ｚ方向において、離間し、かつ、互いに反対側を向く。主面２１１Ｂは、ｚ２方向を向き、裏面２１２Ｂは、ｚ１方向を向く。主面２１１Ｂは、導電性基板２２Ｂに対向し、裏面２１２Ｂは、封止樹脂７０から露出している。
導電性基板２２Ａ，２２Ｂはそれぞれ、導電性を有する板状部材である。本実施形態においては、各導電性基板２２Ａ，２２Ｂは、図１０に示すように、グラファイト基板２２０ｍおよび当該グラファイト基板２２０ｍのｚ方向の両面に形成された銅膜２２０ｎを含む複合基板である。なお、導電性基板２２Ａ，２２Ｂの各構成材料は、これに限定されず、銅または銅合金であってもよい。また、導電性基板２２Ａ，２２Ｂの各表面は、銀めっきで覆われていてもよい。導電性基板２２Ａ，２２Ｂは、複数の端子３０とともに、複数の半導体素子１０への導通経路を構成している。導電性基板２２Ａ，２２Ｂは、互いに離間している。導電性基板２２Ａと導電性基板２２Ｂとは、図４および図１０に示すように、ｘ方向に離間し、かつ、並んでいる。導電性基板２２Ａ，２２Ｂはともに、図４に示すように、平面視矩形状である。導電性基板２２Ａ，２２Ｂはともに、ｚ方向の寸法が、０．４～３．０ｍｍ程度である。本実施形態においては、グラファイト基板２２０ｍのｚ方向寸法が０．５～２．５ｍｍ程度であり、一対の銅膜２２０ｎの各ｚ方向寸法が０．２５～０．５ｍｍ程度である。なお、これらのｚ方向の寸法は、先述したものに限定されない。
導電性基板２２Ａは、図１０に示すように、基板接合材２２０Ａを介して、絶縁基板２１Ａに接合されている。基板接合材２２０Ａは、たとえば、銀ペーストやはんだ、あるいは焼結金属などの導電性の接合材であってもよいし、絶縁性の接合材であってもよい。導電性基板２２Ａは、図４および図１０に示すように、導電性基板２２Ｂよりもｘ１方向に位置する。導電性基板２２Ａは、ｘ方向に見て、そのすべてが導電性基板２２Ｂに重なっている。本実施形態においては、導電性基板２２Ａが、特許請求の範囲に記載の「第１導電体」に相当する。
導電性基板２２Ａは、図１０に示すように、主面２２１Ａおよび裏面２２２Ａを有している。主面２２１Ａおよび裏面２２２Ａは、ｚ方向において、離間し、かつ、互いに反対側を向く。主面２２１Ａは、ｚ２方向を向き、裏面２２２Ａは、ｚ１方向を向く。主面２２１Ａ上に、複数の半導体素子１０Ａが搭載される。また、主面２２１Ａ上に絶縁層２３Ａが接合される。
導電性基板２２Ｂは、図１０に示すように、基板接合材２２０Ｂを介して、絶縁基板２１Ｂに接合されている。なお、基板接合材２２０Ｂは、たとえば、銀ペーストやはんだ、あるいは焼結金属などの導電性の接合材であってもよいし、絶縁性の接合材であってもよい。本実施形態においては、導電性基板２２Ｂが、特許請求の範囲に記載の「第２導電体」に相当する。
導電性基板２２Ｂは、図１０に示すように、主面２２１Ｂおよび裏面２２２Ｂを有している。主面２２１Ｂおよび裏面２２２Ｂは、ｚ方向において、離間し、かつ、互いに反対側を向く。主面２２１Ｂは、ｚ２方向を向き、裏面２２２Ｂは、ｚ１方向を向く。主面２２１Ｂ上に、複数の半導体素子１０Ｂが搭載される。また、主面２２１Ｂ上に、絶縁層２３Ｂと複数のリード部材４０の一端とがそれぞれ接合される。
一対の絶縁層２３Ａ，２３Ｂは、電気絶縁性を有しており、その構成材料は、たとえばガラスエポキシ樹脂あるいはセラミックスである。一対の絶縁層２３Ａ，２３Ｂは、図４に示すように、各々がｙ方向に延びる帯状である。絶縁層２３Ａは、図４および図１０に示すように、導電性基板２２Ａの主面２２１Ａに接合されている。絶縁層２３Ａは、複数の半導体素子１０Ａよりもｘ１方向に位置する。なお、反対に、絶縁層２３Ａを、複数の半導体素子１０Ａよりもｘ２方向側に配置してもよい。絶縁層２３Ｂは、図４および図１０に示すように、導電性基板２２Ｂの主面２２１Ｂに接合されている。絶縁層２３Ｂは、複数の半導体素子１０Ｂよりもｘ２方向に位置する。なお、反対に、絶縁層２３Ｂを、複数の半導体素子１０Ｂよりもｘ１方向側に配置してもよい。
一対のゲート層２４Ａ，２４Ｂは、導電性を有しており、その構成材料は、たとえば銅あるいは銅合金である。一対のゲート層２４Ａ，２４Ｂは、図４に示すように、各々がｙ方向に延びる帯状である。なお、一対のゲート層２４Ａ，２４Ｂの形状は、図４に示したものに限定されない。ゲート層２４Ａは、図４および図１０に示すように、絶縁層２３Ａ上に配置されている。ゲート層２４Ａは、ワイヤ部材５０（後述するゲートワイヤ５１）を介して、各半導体素子１０Ａの第２電極１１２（ゲート電極）に導通する。ゲート層２４Ｂは、図４および図１０に示すように、絶縁層２３Ｂ上に配置されている。ゲート層２４Ｂは、ワイヤ部材５０（後述するゲートワイヤ５１）を介して、各半導体素子１０Ｂの第２電極１１２（ゲート電極）に導通する。
一対の検出層２５Ａ、２５Ｂは、導電性を有しており、その構成材料は、たとえば銅あるいは銅合金である。一対の検出層２５Ａ，２５Ｂは、図４に示すように、各々がｙ方向に延びる帯状である。なお、一対の検出層２５Ａ，２５Ｂの形状は、図４に示したものに限定されない。検出層２５Ａは、図４および図１０に示すように、ゲート層２４Ａとともに絶縁層２３Ａ上に配置されている。検出層２５Ａは、平面視において、絶縁層２３Ａ上において、ゲート層２４Ａの隣に位置し、ゲート層２４Ａから離間している。本実施形態においては、検出層２５Ａは、ｘ方向において、ゲート層２４Ａよりも複数の半導体素子１０Ａの近くに配置されている。よって、検出層２５Ａは、ゲート層２４Ａのｘ２方向側に位置する。なお、ゲート層２４Ａと検出層２５Ａとのｘ方向における配置は、反対であってもよい。検出層２５Ａは、ワイヤ部材５０（後述する検出ワイヤ５２）を介して、各半導体素子１０Ａの第１電極１１１（ソース電極）に導通する。検出層２５Ｂは、図４および図１０に示すように、ゲート層２４Ｂとともに絶縁層２３Ｂ上に配置されている。検出層２５Ｂは、平面視において、絶縁層２３Ｂ上において、ゲート層２４Ｂの隣に位置し、ゲート層２４Ｂから離間している。本実施形態においては、検出層２５Ｂは、ゲート層２４Ｂよりも複数の半導体素子１０Ｂの近くに配置されている。よって、検出層２５Ｂは、ゲート層２４Ｂのｘ１方向側に位置する。なお、ゲート層２４Ｂと検出層２５Ｂとのｘ方向における配置は、反対であってもよい。検出層２５Ｂは、ワイヤ部材５０（後述する検出ワイヤ５２）を介して、各半導体素子１０Ｂの第１電極１１１（ソース電極）に導通する。
２つのスペーサ２６Ａ，２６Ｂは、導電性を有しており、その構成材料は、たとえば、銅あるいは銅合金である。なお、スペーサ２６Ａ，２６Ｂの各構成材料は、先述したものに限定されず、たとえば、ＣｕＭｏ（銅モリブデン）の複合材、ＣＩＣ（Copper-Inver-Copper）の複合材などであってもよい。スペーサ２６Ａとスペーサ２６Ｂとの各構成材料を、互いに異ならせてもよい。
スペーサ２６Ａは、図１０に示すように、導電性基板２２Ａと入力端子３１との間に介在する。スペーサ２６Ａは、図４に示すように、平面視において、ｙ方向に延びる矩形状である。スペーサ２６Ａは、スペーサ接合材２６０Ａを介して、導電性基板２２Ａに接合されている。スペーサ接合材２６０Ａは、たとえば、銀ペーストやはんだ、あるいは焼結金属などの導電性の接合材である。スペーサ２６Ａは、平面視において、導電性基板２２Ａのｘ１方向の端縁付近に位置する。スペーサ２６Ａは、入力端子３１を、ｚ方向において、入力端子３２と略同じ位置にするために設けられている。なお、スペーサ２６Ａがなく、入力端子３１が導電性基板２２Ａに直接接合されていてもよい。また、スペーサ２６Ａの形状は、特に限定されない。本実施形態においては、スペーサ２６Ａが、特許請求の範囲に記載の「第１スペーサ」に相当する。
スペーサ２６Ｂは、図１０に示すように、導電性基板２２Ｂと出力端子３３との間に介在する。スペーサ２６Ｂは、図４に示すように、平面視において、ｙ方向に延びる矩形状である。スペーサ２６Ｂは、スペーサ接合材２６０Ｂを介して、導電性基板２２Ｂに接合されている。スペーサ接合材２６０Ｂは、たとえば、スペーサ接合材２６０Ａと同じく、導電性の接合材である。スペーサ２６Ｂは、平面視において、導電性基板２２Ｂのｘ２方向の端縁付近に位置する。スペーサ２６Ｂは、出力端子３３を、ｚ方向において、入力端子３２と略同じ位置にするために設けられている。なお、スペーサ２６Ｂがなく、出力端子３３が導電性基板２２Ｂに直接接合されていてもよい。また、スペーサ２６Ｂの形状は、特に限定されない。本実施形態においては、スペーサ２６Ｂが、特許請求の範囲に記載の「第２スペーサ」に相当する。
複数の端子３０の各々は、封止樹脂７０の内部に位置する部分と、封止樹脂７０の外部に位置する部分とを含んでいる。すなわち、各端子３０は、封止樹脂７０に覆われた部分と封止樹脂７０から露出した部分とを含んでいる。各端子３０は、半導体装置Ａ１を電子機器などの回路基板に実装する際に用いられる。
２つの入力端子３１，３２はそれぞれ、金属板である。当該金属板の構成材料は、銅または銅合金である。なお、入力端子３１，３２の構成材料は、これに限定されず、たとえば、銅または銅合金にＮｉめっきが施されていてもよいし、アルミニウムであってもよい。本実施形態において、２つの入力端子３１，３２はともに、ｚ方向の寸法が０．８ｍｍ程度である。なお、各入力端子３１，３２のｚ方向寸法は、これに限定されない。２つの入力端子３１，３２はともに、図１～図４および図７に示すように、半導体装置Ａ１においてｘ１方向寄りに位置する。２つの入力端子３１，３２の間には、たとえば電源電圧が印加される。入力端子３１は、正極（Ｐ端子）であり、入力端子３２は、負極（Ｎ端子）である。入力端子３１と入力端子３２とは、互いに離間している。入力端子３２は、導電性基板２２Ａと離間している。
入力端子３１は、図４に示すように、パッド部３１１および端子部３１２を有する。本実施形態において、入力端子３１が、特許請求の範囲に記載の「第１端子」に相当する。
パッド部３１１は、入力端子３１のうち、封止樹脂７０に覆われた部分である。パッド部３１１は、スペーサ２６Ａを介して、導電性基板２２Ａに導通する。パッド部３１１は、図２、図４および図１０に示すように、スペーサ２６Ａに接合されている。本実施形態においては、パッド部３１１とスペーサ２６Ａとは、複数の溶接部Ｍ１によって接合されている。なお、溶接部Ｍ１の数は、限定されない。各溶接部Ｍ１は、レーザ溶接によって形成された溶接痕であって、パッド部３１１（入力端子３１）の一部とスペーサ２６Ａの一部とが融接された部分である。したがって、パッド部３１１は、レーザ溶接によってスペーサ２６Ａに接合されている。本実施形態において、溶接部Ｍ１は、特許請求の範囲に記載の「第３溶接部」に相当する。
端子部３１２は、入力端子３１のうち、封止樹脂７０から露出した部分である。端子部３１２は、図３、図４、図６、図７および図１０に示すように、封止樹脂７０からｘ１方向に延びている。
入力端子３２は、図４に示すように、パッド部３２１および端子部３２２を有する。本実施形態において、入力端子３２が、特許請求の範囲に記載の「第２端子」に相当する。また、本実施形態において、入力端子３２は、特許請求の範囲に記載の「金属部材」にも相当する。
パッド部３２１は、入力端子３２のうち、封止樹脂７０に覆われた部分である。パッド部３２１は、連結部３２１ａ、複数の延出部３２１ｂおよび接続部３２１ｃを含んでいる。
連結部３２１ａは、ｙ方向に延びる帯状である。連結部３２１ａは、複数の延出部３２１ｂを繋いでいる。
複数の延出部３２１ｂは、各々が連結部３２１ａからｘ１方向に向けて延びる帯状である。本実施形態においては、各延出部３２１ｂは、連結部３２１ａから、平面視において各半導体素子１０Ｂに重なるまで、ｘ方向に延びている。各延出部３２１ｂは、平面視において、導電性基板２２Ａから導電性基板２２Ｂに跨って延びている。各延出部３２１ｂは、その先端部分が、平面視において、第２ブロック６２に重なっている。複数の延出部３２１ｂは、平面視において、ｙ方向に並んでおり、かつ、互いに離間している。各延出部３２１ｂは、複数の導電ブロック６０を介して、半導体素子１０Ｂの第１電極１１１（ソース電極）に導通する。各延出部３２１ｂは、図４、図１０および図１２に示すように、その先端部分が、第２ブロック６２に接合されている。本実施形態においては、各延出部３２１ｂと第２ブロック６２とは、溶接部Ｍ２によって接合されている。複数の溶接部Ｍ２の各々は、レーザ溶接によって形成された溶接痕であって、各延出部３２１ｂ（入力端子３２）の一部と第２ブロック６２の一部とが融接された部分である。したがって、各延出部３２１ｂは、レーザ溶接によって第２ブロック６２に接合されている。本実施形態において、溶接部Ｍ２が特許請求の範囲に記載の「溶接部」に相当する。なお、溶接部Ｍ２が特許請求の範囲に記載の「溶接部」に相当する場合において、第２ブロック６２、入力端子３２、半導体素子１０Ｂが「導電ブロック」、「金属部材」、「半導体素子」にそれぞれ相当する。
接続部３２１ｃは、連結部３２１ａと端子部３２２とを接続する部分である。本実施形態においては、接続部３２１ｃは、図４に示すように、平面視において、連結部３２１ａのうち、ｙ２方向側かつｘ１方向側の端縁から、ｘ１方向に延び出ている。
端子部３２２は、入力端子３２のうち、封止樹脂７０から露出した部分である。端子部３２２は、図１、図３、図４および図７に示すように、封止樹脂７０からｘ１方向に延びている。端子部３２２は、平面視矩形状である。端子部３２２は、図３、図４および図７に示すように、平面視において、入力端子３１の端子部３１２の、ｙ２方向側に位置する。なお、本実施形態においては、端子部３２２の形状は、端子部３１２の形状と同一である。
出力端子３３は、金属板である。当該金属板の構成材料は、たとえば銅または銅合金である。なお、出力端子３３の構成材料は、これに限定されず、たとえば、銅または銅合金にＮｉめっきが施されていてもよいし、アルミニウムであってもよい。出力端子３３は、図１～図４、図６、図７および図１０に示すように、半導体装置Ａ１においてｘ２方向寄りに位置する。複数の半導体素子１０により電力変換された交流電力（電圧）は、この出力端子３３から出力される。
出力端子３３は、図４および図１０に示すように、パッド部３３１および端子部３３２を含んでいる。本実施形態において、出力端子３３が、特許請求の範囲に記載の「第３端子」に相当する。
パッド部３３１は、出力端子３３のうち、封止樹脂７０に覆われた部分である。パッド部３３１は、スペーサ２６Ｂを介して、導電性基板２２Ｂに導通する。パッド部３３１は、図２、図４および図１０に示すように、スペーサ２６Ｂに接合されている。本実施形態においては、パッド部３３１とスペーサ２６Ｂとは、複数の溶接部Ｍ３によって接合されている。なお、溶接部Ｍ３の数は、限定されない。各溶接部Ｍ３は、レーザ溶接によって形成された溶接痕であって、パッド部３３１（出力端子３３）の一部とスペーサ２６Ｂの一部とが融接された部分である。したがって、パッド部３３１は、レーザ溶接によってスペーサ２６Ｂに接合されている。本実施形態において、溶接部Ｍ３は、特許請求の範囲に記載の「第４溶接部」に相当する。
端子部３３２は、出力端子３３のうち、封止樹脂７０から露出した部分である。端子部３３２は、図３、図４、図６、図７および図１０に示すように、封止樹脂７０からｘ２方向に延び出ている。
一対のゲート端子３４Ａ，３４Ｂは、図１～図７に示すように、ｙ方向において、各導電性基板２２Ａ，２２Ｂの隣に位置する。ゲート端子３４Ａには、複数の半導体素子１０Ａを駆動させるためのゲート電圧が印加される。ゲート端子３４Ｂには、複数の半導体素子１０Ｂを駆動させるためのゲート電圧が印加される。
一対のゲート端子３４Ａ，３４Ｂはともに、図５に示すように、パッド部３４１および端子部３４２を有する。各ゲート端子３４Ａ，３４Ｂにおいて、パッド部３４１は、封止樹脂７０に覆われている。各ゲート端子３４Ａ，３４Ｂは、封止樹脂７０に支持されている。端子部３４２は、パッド部３４１に繋がり、かつ、封止樹脂７０から露出している。端子部３４２は、ｘ方向に見て、Ｌ字状をなしている。本実施形態においては、端子部３４２は、封止樹脂７０のｙ１方向を向く面（後述する樹脂側面７３３）から突き出ている。
一対の検出端子３５Ａ，３５Ｂは、図１～図７に示すように、ｘ方向において一対のゲート端子３４Ａ，３４Ｂの隣に位置する。検出端子３５Ａから、複数の半導体素子１０Ａの各主面電極１１（第１電極１１１）に印加される電圧（ソース電流に対応した電圧）が検出される。検出端子３５Ｂから、複数の半導体素子１０Ｂの各主面電極１１（第１電極１１１）に印加される電圧（ソース電流に対応した電圧）が検出される。
一対の検出端子３５Ａ，３５Ｂはともに、図５に示すように、パッド部３５１および端子部３５２を有する。各検出端子３５Ａ，３５Ｂにおいて、パッド部３５１は、封止樹脂７０に覆われている。各検出端子３５Ａ，３５Ｂは、封止樹脂７０に支持されている。端子部３５２は、パッド部３５１に繋がり、かつ、封止樹脂７０から露出している。端子部３５２は、ｘ方向に見て、Ｌ字状をなしている。本実施形態においては、端子部３５２は、封止樹脂７０のｙ１方向を向く面（後述する樹脂側面７３３）から突き出ている。
複数のダミー端子３６は、図１～図７に示すように、ｘ方向において一対のゲート端子３４Ａ，３４Ｂに対して、一対の検出端子３５Ａ，３５Ｂと反対側に位置する。本実施形態においては、ダミー端子３６の数は４つである。このうち２つのダミー端子３６は、ｘ方向の一方側（ｘ２方向）に位置する。残り２つのダミー端子３６は、ｘ方向の他方側（ｘ１方向）に位置する。なお、複数のダミー端子３６は、先述した構成に限定されない。また、複数のダミー端子３６を備えない構成としてもよい。
複数のダミー端子３６の各々は、図５に示すように、パッド部３６１および端子部３６２を有する。各ダミー端子３６において、パッド部３６１は、封止樹脂７０に覆われている。複数のダミー端子３６は、封止樹脂７０に支持されている。端子部３６２は、パッド部３６１に繋がり、かつ、封止樹脂７０から露出している。端子部３６２は、ｘ方向に見て、Ｌ字状をなしている。本実施形態においては、端子部３６２は、封止樹脂７０のｙ１方向を向く面（後述する樹脂側面７３３）から突き出ている。
本実施形態においては、各ゲート端子３４Ａ，３４Ｂ、各検出端子３５Ａ，３５Ｂおよび各ダミー端子３６は、略同じ形状である。そして、これらは、図１～図７に示すように、ｘ方向に沿って配列されている。半導体装置Ａ１において、各端子３０（入力端子３１，３２、出力端子３３、一対のゲート端子３４Ａ，３４Ｂ、一対の検出端子３５Ａ，３５Ｂおよび複数のダミー端子３６）は、いずれも同一のリードフレームから形成される。
複数のリード部材４０は、各半導体素子１０Ａと導電性基板２２Ｂとを接続するものである。各リード部材４０の構成材料は、たとえば銅あるいは銅合金である。さらに、各リード部材４０は、その構成材料にたとえばＮｉめっきが施されていてもよい。なお、各リード部材４０の構成材料は、これに限定されず、ＣＩＣなどのクラッド材、アルミニウムなどであってもよい。各リード部材４０は、平板状の接続部材である。各リード部材４０は、図４に示すように、平面視において、ｘ方向に延びる矩形状である。各リード部材４０は、平面視において、入力端子３２の各延出部３２１ｂに重なる。本実施形態において、リード部材４０は、特許請求の範囲に記載の「金属部材」に相当する。
各リード部材４０は、図１０に示すように、第１接合部４１、第２接合部４２および連絡部４３を含んでいる。
第１接合部４１は、図１０および図１１に示すように、第１ブロック６１に接合された部分である。本実施形態においては、第１接合部４１と第１ブロック６１とは、溶接部Ｍ４によって接合されている。溶接部Ｍ４は、レーザ溶接によって形成された溶接痕であって、第１接合部４１（リード部材４０）の一部と第１ブロック６１の一部とが融接された部分である。したがって、第１接合部４１は、レーザ溶接によって第１ブロック６１に接合されている。第１接合部４１は、平面視において、第１ブロック６１および半導体素子１０Ａの第１電極１１１に重なる。本実施形態において、溶接部Ｍ４は、特許請求の範囲に記載の「溶接部」および「第１溶接部」に相当する。なお、溶接部Ｍ４が特許請求の範囲に記載の「溶接部」に相当する場合において、第１ブロック６１、リード部材４０、半導体素子１０Ａが「導電ブロック」、「金属部材」、「半導体素子」にそれぞれ相当する。
第２接合部４２は、図１０および図１２に示すように、導電性基板２２Ｂに接合された部分である。本実施形態においては、第２接合部４２と導電性基板２２Ｂとは、溶接部Ｍ５によって接合されている。溶接部Ｍ５は、レーザ溶接によって形成された溶接痕であって、第２接合部４２（リード部材４０）の一部と導電性基板２２Ｂの一部とが融接された部分である。したがって、第２接合部４２は、レーザ溶接によって導電性基板２２Ｂに接合されている。第２接合部４２は、ｚ方向において、第１接合部４１よりもｚ１方向に位置する。第１接合部４１と第２接合部４２とは、ｚ方向の寸法が略同じである。本実施形態において、溶接部Ｍ５は、特許請求の範囲に記載の「第２溶接部」に相当する。
連絡部４３は、第１接合部４１と第２接合部４２とに繋がる部分である。連絡部４３のｚ方向の寸法は、第１接合部４１および第２接合部４２と同じである。本実施形態においては、連絡部４３は、一部がｚ方向に屈曲している。連絡部４３が屈曲していることで、ｚ方向における位置が異なる第１接合部４１と第２接合部４２とを繋いでいる。
複数のワイヤ部材５０の各々は、いわゆるボンディングワイヤである。各ワイヤ部材５０は、導電性を有しており、その構成材料は、たとえばアルミニウム、金、銅のいずれかである。本実施形態において、複数のワイヤ部材５０は、図４および図５に示すように、複数のゲートワイヤ５１、複数の検出ワイヤ５２、一対の第１接続ワイヤ５３および一対の第２接続ワイヤ５４を含んでいる。
複数のゲートワイヤ５１の各々は、図５に示すように、その一端が各半導体素子１０の第２電極１１２（ゲート電極）に接合され、その他端が一対のゲート層２４Ａ、２４Ｂのいずれかに接合されている。複数のゲートワイヤ５１には、各半導体素子１０Ａの第２電極１１２とゲート層２４Ａとを導通させるものと、各半導体素子１０Ｂの第２電極１１２とゲート層２４Ｂとを導通させるものとがある。
複数の検出ワイヤ５２の各々は、図５に示すように、その一端が各半導体素子１０の第１電極１１１（ソース電極）に接合され、その他端が一対の検出層２５Ａ，２５Ｂのいずれかに接合されている。複数の検出ワイヤ５２には、各半導体素子１０Ａの第１電極１１１と検出層２５Ａとを導通させるものと、各半導体素子１０Ｂの第１電極１１１と検出層２５Ｂとを導通させるものとがある。
一対の第１接続ワイヤ５３は、図５に示すように、その一方がゲート層２４Ａとゲート端子３４Ａとを接続し、その他方がゲート層２４Ｂとゲート端子３４Ｂとを接続する。一方の第１接続ワイヤ５３は、一端がゲート層２４Ａに接合され、他端がゲート端子３４Ａのパッド部３４１に接合されており、これらを導通している。他方の第１接続ワイヤ５３は、一端がゲート層２４Ｂに接合され、他端がゲート端子３４Ｂのパッド部３４１に接合されており、これらを導通している。
一対の第２接続ワイヤ５４は、図５に示すように、その一方が検出層２５Ａと検出端子３５Ａとを接続し、その他方が検出層２５Ｂと検出端子３５Ｂとを接続する。一方の第２接続ワイヤ５４は、一端が検出層２５Ａに接合され、他端が検出端子３５Ａのパッド部３５１に接合されており、これらを導通している。他方の第２接続ワイヤ５４は、一端が検出層２５Ｂに接合され、他端が検出端子３５Ｂのパッド部３５１に接合されており、これらを導通している。
複数の導電ブロック６０は、導電性を有する。複数の導電ブロック６０は、各半導体素子１０の上に、それぞれ１つずつ接合されている。各導電ブロック６０は、ｚ方向寸法が０．１～２．０ｍｍ程度である。なお、各導電ブロック６０のｚ方向寸法は、これに限定されない。複数の導電ブロック６０は、複数の第１ブロック６１および複数の第２ブロック６２を含んでいる。
複数の第１ブロック６１はそれぞれ、複数の半導体素子１０Ａのいずれかの上に１つずつ接合されている。各第１ブロック６１は、図１１に示すように、ブロック接合材６１０を介して、各半導体素子１０Ａに接合されている。ブロック接合材６１０の構成材料は、たとえばはんだである。なお、はんだに限定されず、銀ペーストあるいは焼結金属などの導電性の接合材であってもよい。ブロック接合材６１０は、各第１ブロック６１と半導体素子１０Ａとの間に介在する。ブロック接合材６１０が、特許請求の範囲に記載の「第１導電性接合材」に相当する。各第１ブロック６１は、各半導体素子１０Ａの素子主面１０１に対向する。本実施形態においては、各第１ブロック６１は、図４、図１０および図１１で示されるように、柱状体であり、平面視略矩形状である。なお、各第１ブロック６１の平面視形状は、これに限定されず、円形、楕円形あるいは多角形であってもよい。
図１１に示すように、各第１ブロック６１は、第１層６１１および一対の第２層６１２を含んでいる。第１層６１１は、第１面６１１ａおよび第２面６１１ｂを有する。第１面６１１ａは、ｚ２方向を向く。第２面６１１ｂは、ｚ１方向を向く。一対の第２層６１２は、第１面被覆層６１２ａおよび第２面被覆層６１２ｂを含んでいる。第１面被覆層６１２ａは、第１面６１１ａを覆っている。第２面被覆層６１２ｂは、第２面６１１ｂを覆っている。よって、第１層６１１は、第１面被覆層６１２ａと第２面被覆層６１２ｂとに、すなわち、一対の第２層６１２に挟まれている。なお、各第１ブロック６１の構成は、これに限定されず、第１層６１１のみで構成されていてもよい。すなわち、各第１ブロック６１は、積層材ではなく、単一の材料から構成されていてもよい。
各第１ブロック６１において、第１層６１１は、リード部材４０よりも熱膨張係数が低い材料からなる。本実施形態においては、第１層６１１は、熱膨張係数がたとえば０～１０ｐｐｍ／℃程度の材料からなる。なお、リード部材４０の構成材料である銅の熱膨張係数は１７ｐｐｍ／℃程度である。たとえば、第１層６１１の構成材料は、インバー（Ｆｅ－３６Ｎｉ）である。インバーの熱膨張係数は、１ｐｐｍ／℃程度である。なお、第１層６１１の構成材料は、インバーに限定されず、スーパーインバー（Ｆｅ－３２Ｎｉ－５Ｃｏ）、コバール（Ｆｅ－２９Ｎｉ－１７Ｃｏ）、あるいは、ＣｕＭｏ焼結体などの合金であってもよい。また、一対の第２層６１２（第１面被覆層６１２ａおよび第２面被覆層６１２ｂのそれぞれ）の構成材料は、銅である。よって、本実施形態において、各第１ブロック６１の構成材料は、いわゆるＣＩＣである。第１層６１１のｚ方向の寸法は、各第２層６１２（第１面被覆層６１２ａおよび第２面被覆層６１２ｂのそれぞれ）のｚ方向寸法のおよそ３倍である。よって、第１面被覆層６１２ａ、第１層６１１および第２面被覆層６１２ｂの、各ｚ方向の寸法の比率は、およそ１：３：１である。
複数の第２ブロック６２はそれぞれ、複数の半導体素子１０Ｂのいずれかの上に１つずつ接合されている。各第２ブロック６２は、図１２に示すように、ブロック接合材６２０を介して、各半導体素子１０Ｂに接合されている。ブロック接合材６２０の構成材料は、たとえばはんだである。なお、はんだに限定されず、銀ペーストあるいは焼結金属などの導電性の接合材であってもよい。ブロック接合材６２０は、各第２ブロック６２と半導体素子１０Ｂとの間に介在する。各第２ブロック６２は、各半導体素子１０Ｂの素子主面１０１に対向する。各第２ブロック６２のｚ方向寸法は、特に限定されないが、本実施形態ではたとえば１．８３ｍｍ程度である。本実施形態においては、各第２ブロック６２は、図４、図１０および図１２で示されるように、柱状体であり、平面視略矩形状である。なお、各第２ブロック６２の平面視形状は、これに限定されず、円形、楕円形あるいは多角形であってもよい。
図１２に示すように、各第２ブロック６２は、第１層６２１および一対の第２層６２２を含んでいる。第１層６２１は、第１面６２１ａおよび第２面６２１ｂを有する。第１面６２１ａは、ｚ２方向を向く。第２面６２１ｂは、ｚ１方向を向く。一対の第２層６２２は、第１面被覆層６２２ａおよび第２面被覆層６２２ｂを含んでいる。第１面被覆層６２２ａは、第１面６２１ａを覆っている。第２面被覆層６２２ｂは、第２面６２１ｂを覆っている。よって、第１層６２１は、第１面被覆層６２２ａと第２面被覆層６２２ｂとに、すなわち、一対の第２層６２２に挟まれている。なお、各第２ブロック６２の構成は、これに限定されず、第１層６２１のみで構成されていてもよい。すなわち、各第２ブロック６２は、積層材ではなく、単一の材料から構成されていてもよい。
各第２ブロック６２において、第１層６２１および第２層６２２の各構成材料は、各第１ブロック６１の第１層６１１および第２層６１２の各構成材料とそれぞれ同じである。よって、本実施形態において、各第２ブロック６２の構成材料は、ＣＩＣである。なお、第１ブロック６１の構成材料と第２ブロック６２の構成材料を異ならせてもよい。また、各第２ブロック６２において、各第１ブロック６１と同様に、第１層６２１のｚ方向の寸法は、各第２層６２２（第１面被覆層６２２ａおよび第２面被覆層６２２ｂのそれぞれ）のｚ方向寸法のおよそ３倍である。よって、第１面被覆層６２２ａ、第１層６２１および第２面被覆層６２２ｂの、各ｚ方向の寸法の比率は、およそ１：３：１である。
各第１ブロック６１のｚ方向の寸法は、各第２ブロック６２のｚ方向寸法よりも小さい。本実施形態においては、各第２ブロック６２のｚ方向寸法は、先述の通り１．８３ｍｍ程度であるので、各第１ブロック６１のｚ方向寸法は、この値よりも小さい。これにより、入力端子３２の各延出部３２１ｂを、各リード部材４０の上方に配置することができる。
封止樹脂７０は、図４および図１０に示すように、複数の半導体素子１０、支持基板２０の一部、複数の端子３０の一部ずつ、複数のリード部材４０、複数のワイヤ部材５０および複数の導電ブロック６０を覆っている。封止樹脂７０の構成材料は、たとえばエポキシ樹脂である。封止樹脂７０は、図１、図３および図６～図１０に示すように、樹脂主面７１、樹脂裏面７２および複数の樹脂側面７３１～７３４を有している。
樹脂主面７１および樹脂裏面７２は、図６および図８～図１０に示すように、ｚ方向において、離間し、かつ、互いに反対側を向く。樹脂主面７１は、ｚ２方向を向き、樹脂裏面７２は、ｚ１方向を向く。樹脂裏面７２は、図７に示すように、平面視において、絶縁基板２１Ａの裏面２１２Ａおよび絶縁基板２１Ｂの裏面２１２Ｂを囲む枠状である。よって、各裏面２１２Ａ，２１２Ｂは、樹脂裏面７２から露出する。複数の樹脂側面７３１～７３４の各々は、図３および図６～図１０に示すように、樹脂主面７１および樹脂裏面７２の双方に繋がり、かつ、ｚ方向においてこれらに挟まれている。本実施形態においては、樹脂側面７３１，７３２は、ｘ方向において、離間し、かつ、互いに反対側を向く。樹脂側面７３１は、ｘ１方向を向き、樹脂側面７３２は、ｘ２方向を向く。また、樹脂側面７３３，７３４は、ｙ方向において、離間し、かつ、互いに反対側を向く。樹脂側面７３３は、ｙ１方向を向き、樹脂側面７３４は、ｙ２方向を向く。
次に、各溶接部Ｍ１～Ｍ５の詳細について説明する。
本実施形態においては、複数の溶接部Ｍ１～Ｍ５はそれぞれ、先述のとおりレーザ溶接によって形成されている。このレーザ溶接に用いるレーザ光は、たとえば基本波長のＹＡＧレーザである。なお、用いるレーザ光は、これに限定されず、第２高調波のＹＡＧレーザ、ＹＬＦレーザ、ＹＶＯ4レーザ、ＫｒＦレーザ、ＣＯ2レーザ、ＣＯレーザなどであってもよい。また、本実施形態のレーザ溶接においては、レーザ光をｚ方向に対して５～１５°程度傾けて照射している。たとえば、溶接部Ｍ４の形成においては、図１１の太い黒矢印で示すように、レーザ光を、ｚ方向に対してｘ２方向に傾けて照射している。以下の説明において、このｚ方向に対して傾斜させた方向を「傾斜方向」という。なお、各溶接部Ｍ１～Ｍ５において、レーザ溶接時のレーザ光の傾斜方向は、特に限定されないが、少なくとも図１２に示す溶接部Ｍ５の形成時においては、レーザ光を、ｚ方向からｘ２方向に傾けて照射している。
各溶接部Ｍ１の形成方法は、次の通りである。それは、入力端子３１のパッド部３１１とスペーサ２６Ａとをｚ方向に重ねた状態で、パッド部３１１側からレーザ光を照射する。これにより、パッド部３１１は、レーザ光が照射された部分がそのエネルギーにより溶融する。そして、パッド部３１１をｚ方向に貫くように溶融した後、続いて、スペーサ２６Ａが溶融する。その後、レーザ光の照射を止めると、溶融した部分が凝固して、パッド部３１１の一部とスペーサ２６Ａの一部とが融接した溶接部Ｍ１が形成される。
各溶接部Ｍ２～Ｍ５も、各溶接部Ｍ１と同様に形成される。各溶接部Ｍ２の形成においては、入力端子３２の延出部３２１ｂと第２ブロック６２とをｚ方向に重ねた状態で、延出部３２１ｂ側からレーザ光を照射する。これにより、延出部３２１ｂの一部と第２ブロック６２とが融接した溶接部Ｍ２が形成される。各溶接部Ｍ３の形成においては、出力端子３３のパッド部３３１とスペーサ２６Ｂとをｚ方向に重ねた状態で、パッド部３３１側からレーザ光を照射する。これにより、パッド部３３１の一部とスペーサ２６Ｂとが融接した溶接部Ｍ３が形成される。各溶接部Ｍ４の形成においては、リード部材４０の第１接合部４１と第１ブロック６１とをｚ方向に重ねた状態で、第１接合部４１側からレーザ光を照射する。これにより、第１接合部４１の一部と第１ブロック６１の一部とが融接した溶接部Ｍ４が形成される。そして、各溶接部Ｍ５の形成においては、リード部材４０の第２接合部４２と導電性基板２２Ｂとをｚ方向に重ねた状態で、第２接合部４２側からレーザ光を照射する。これにより、第２接合部４２の一部と導電性基板２２Ｂの一部とが融接した溶接部Ｍ５が形成される。なお、複数の溶接部Ｍ４，Ｍ５の形成は、複数の溶接部Ｍ１～Ｍ３の形成前に行う。
本実施形態において、各溶接部Ｍ１～Ｍ５は、図４に示すように、平面視円形状である。各溶接部Ｍ１～Ｍ５は、図１０に示すように、略円錐状である。そして、各溶接部Ｍ１～Ｍ５は、ｚ２方向を向く面に凹凸がある。各溶接部Ｍ１～Ｍ５の形成において、レーザ溶接時のレーザ光の照射条件を、略同じにしている。なお、レーザ光の照射条件には、レーザ光の種別、照射時間、レーザ光の出力、ビーム径、および、レーザ光の照射軌跡などがある。
本実施形態において、各溶接部Ｍ４は、図１１に示すように、上面ｍ４１および下端部ｍ４２を含んでいる。
上面ｍ４１は、ｚ２方向を向く。上面ｍ４１は、平面視において、円形状である。本実施形態において、上面ｍ４１は、たとえば直径１ｍｍ程度である。上面ｍ４１は、凹凸が形成されている。上面ｍ４１において、中心部ｍ４１１は、リード部材４０の第１接合部４１のｚ２方向を向く面に対して、窪んでいる。周縁部ｍ４１２は、リード部材４０の第１接合部４１のｚ２方向を向く面に対して、隆起している。周縁部ｍ４１２は、平面視において略環状をなす。
下端部ｍ４２は、溶接部Ｍ４のうちｚ１方向側の端部である。図１１に示す断面図において、中心部ｍ４１１と下端部ｍ４２とを結ぶ直線は、ｚ方向に対して傾斜している。下端部ｍ４２は、平面視において、上面ｍ４１の中心部ｍ４１１よりもレーザ光の傾斜方向と反対側に位置する。よって、先述の中心部ｍ４１１と下端部ｍ４２とを結ぶ直線は、ｚ方向に対して、レーザ光の傾斜方向と同じ方向に傾斜している。下端部ｍ４２は、ｚ方向において、第１ブロック６１の第１層６１１の第１面６１１ａと第２面６１１ｂとの間に位置する。よって、溶接部Ｍ４は、第１ブロック６１において、第１面被覆層６１２ａから第１層６１１まで達している。本実施形態においては、図１１に示すように、第１ブロック６１の第１層６１１のｚ方向寸法をｔ１とし、溶接部Ｍ４のうち、第１層６１１に接する部分のｚ方向寸法をｔ２としたとき、寸法ｔ２は、寸法ｔ１の２０～８０％（５０±３０％）となるように、レーザ光の照射条件を調整している。
本実施形態において、各溶接部Ｍ２は、図１２に示すように、上面ｍ２１および下端部ｍ２２を含んでいる。
上面ｍ２１は、ｚ２方向を向く。上面ｍ２１は、平面視において、円形状である。本実施形態において、上面ｍ２１は、たとえば直径１ｍｍ程度である。上面ｍ２１は、凹凸が形成されている。上面ｍ２１において、中心部ｍ２１１は、入力端子３２の延出部３２１ｂのｚ２方向を向く面に対して、窪んでいる。周縁部ｍ２１２は、入力端子３２の延出部３２１ｂのｚ２方向を向く面に対して、隆起している。周縁部ｍ２１２は、平面視において略環状をなす。
下端部ｍ２２は、溶接部Ｍ２のうちｚ１方向側の端部である。図１２に示す断面図において、中心部ｍ２１１と下端部ｍ２２とを結ぶ直線は、ｚ方向に対して傾斜している。下端部ｍ２２は、平面視において、上面ｍ２１の中心部ｍ２１１よりもレーザ光の傾斜方向と反対側に位置する。よって、先述の中心部ｍ２１１と下端部ｍ２２とを結ぶ直線は、ｚ方向に対して、レーザ光の傾斜方向と同じ方向に傾斜している。下端部ｍ２２は、ｚ方向において、第２ブロック６２の第１層６２１の第１面６２１ａと第２面６２１ｂとの間に位置する。よって、溶接部Ｍ２は、第２ブロック６２において、第１面被覆層６２２ａから第１層６２１まで達している。本実施形態においては、図１２に示すように、第２ブロック６２の第１層６２１のｚ方向寸法をｔ３とし、溶接部Ｍ２のうち、第１層６２１に接する部分のｚ方向寸法をｔ４としたとき、寸法ｔ４は、寸法ｔ３の２０～８０％（５０±３０％）となるように、レーザ光の照射条件を調整している。
次に、第１実施形態にかかる半導体装置Ａ１の作用効果について説明する。
半導体装置Ａ１によれば、第１ブロック６１（導電ブロック６０）およびリード部材４０を備えている。第１ブロック６１は、ブロック接合材６１０を介して、半導体素子１０Ａに接合されている。第１ブロック６１は、熱膨張係数がリード部材４０の熱膨張係数よりも小さい。リード部材４０は、第１ブロック６１にレーザ溶接によって接合されており、第１ブロック６１を介して、半導体素子１０Ａに導通している。第１ブロック６１とリード部材４０とは、第１ブロック６１の一部とリード部材４０の一部とが融接された溶接部Ｍ４によって接合されている。この構成によると、半導体素子１０Ａの熱膨張係数と第１ブロック６１の熱膨張係数との差を小さくできるので、ブロック接合材６１０にかかる熱応力を緩和させることができる。これにより、ブロック接合材６１０の疲労破壊や剥離を抑制することができる。また、リード部材４０と第１ブロック６１とは、レーザ溶接によって接合されている。レーザ溶接による接合は、導電性接合材による接合よりも接合強度が高い。そのため、リード部材４０の熱膨張係数と第１ブロック６１の熱膨張係数との差による熱応力の影響は小さい。よって、リード部材４０と第１ブロック６１との接合部分において、剥離やクラックなどが生じることが少ない。以上のことから、半導体装置Ａ１は、熱サイクルに対する耐性を向上できる。
半導体装置Ａ１によれば、第２ブロック６２（導電ブロック６０）および入力端子３２を備えている。第２ブロック６２は、ブロック接合材６２０を介して、半導体素子１０Ｂに接合されている。第２ブロック６２は、熱膨張係数が入力端子３２の熱膨張係数よりも小さい。入力端子３２は、延出部３２１ｂを含んでいる。延出部３２１ｂは、第２ブロック６２にレーザ溶接によって接合されており、第２ブロック６２を介して、半導体素子１０Ｂに導通している。第２ブロック６２と延出部３２１ｂとは、第２ブロック６２の一部と延出部３２１ｂの一部とが融接された溶接部Ｍ２によって接合されている。この構成によると、半導体素子１０Ｂの熱膨張係数と第２ブロック６２の熱膨張係数との差を小さくできるので、ブロック接合材６２０にかかる熱応力を緩和させることができる。これにより、ブロック接合材６２０の疲労破壊や剥離を抑制することができる。また、入力端子３２（延出部３２１ｂ）と第２ブロック６２とは、レーザ溶接によって接合されている。レーザ溶接による接合は、導電性接合材による接合よりも接合強度が高い。そのため、入力端子３２（延出部３２１ｂ）の熱膨張係数と第２ブロック６２の熱膨張係数との差による熱応力の影響は小さい。よって、入力端子３２の延出部３２１ｂと第２ブロック６２との接合部分において、剥離やクラックなどが生じることが少ない。以上のことから、半導体装置Ａ１は、熱サイクルに対する耐性を向上できる。
半導体装置Ａ１によれば、第１ブロック６１（導電ブロック６０）は、その構成材料がＣＩＣである。すなわち、第１ブロック６１は、インバーなどの合金によって構成される第１層６１１と、当該第１層６１１を挟み、銅によって構成される一対の第２層６１２が積層された構造である。銅はＹＡＧレーザの吸収率が低く、インバーなどの合金は銅よりもＹＡＧレーザの吸収率が高い。たとえば、インバーのＹＡＧレーザの吸収率が約２２％に対して、銅のＹＡＧレーザの吸収率は約６％である。この構成によると、リード部材４０の第１接合部４１にレーザ光が照射されたとき、当該レーザ光の照射によって、リード部材４０、第１ブロック６１の第１面被覆層６１２ａ、および、第１ブロック６１の第１層６１１が順次溶融する。そして、第１層６１１と第２面被覆層６１２ｂとの界面において、レーザ光の吸収率が、急に低下するため、第２面被覆層６１２ｂが溶融しにくい。よって、レーザ光によって溶融する部分が、第１ブロック６１を貫通し、半導体素子１０Ａにまで達することを抑制できる。すなわち、半導体素子１０Ａの破壊を抑制することができる。なお、本実施形態においては、リード部材４０および第１面被覆層６１２ａの構成材料も銅であり、レーザ光の吸収率が低いが、レーザ光の照射部分に近いため、レーザ光のエネルギーが高く、リード部材４０および第１面被覆層６１２ａは適切に溶融される。また、第１ブロック６１が、第１面被覆層６１２ａを含まず、第１層６１１と第２面被覆層６１２ｂとの積層材から構成される場合でも、先述の半導体素子１０Ａの破壊を抑制することができる。ただし、第１ブロック６１が、第１層６１１と第２面被覆層６１２ｂとの積層材から構成される場合には、これらの熱膨張係数の差により反り返りが生じることがあるため、第１ブロック６１は、第１層６１１と、一対の第２層６１２との積層材から構成されることが好ましい。
半導体装置Ａ１によれば、第２ブロック６２（導電ブロック６０）は、その構成材料がＣＩＣである。すなわち、第２ブロック６２は、インバーなどの合金によって構成される第１層６２１と、当該第１層６２１を挟み、銅によって構成される一対の第２層６２２が積層された構造である。これにより、先述した第１ブロック６１と同様に、レーザ光によって溶融する部分が、第２ブロック６２を貫通し、半導体素子１０Ｂにまで達することを抑制できる。すなわち、半導体素子１０Ｂの破壊を抑制することができる。
半導体装置Ａ１によれば、リード部材４０の第２接合部４２と導電性基板２２Ｂとの接合部分に、溶接部Ｍ５が形成されている。つまり、リード部材４０は、レーザ溶接によって、導電性基板２２Ｂに接合されている。リード部材４０と導電性基板２２Ｂとを導電性接合材を介して接合させる場合、たとえば２５０～３５０℃程度の温度で、数分～数十分加熱させ、導電性接合材を溶融させた後、冷却して固化させる必要がある。一方、本実施形態のように、レーザ溶接を行う場合は、１箇所につき、数ｍｓ～数十ｍｓ程度でよい。したがって、リード部材４０と導電性基板２２Ｂとを導電性接合材を介して接合させる場合よりも、短時間で接合することができる。これにより、半導体装置Ａ１の製造効率を向上させることができる。
半導体装置Ａ１によれば、入力端子３１とスペーサ２６Ａとの接合部分に、溶接部Ｍ１が形成されている。つまり、入力端子３１は、レーザ溶接によって、スペーサ２６Ａに接合されている。したがって、入力端子３１とスペーサ２６Ａとの接合を、導電性接合材を介して接合させる場合よりも、短時間で接合することができる。また、入力端子３１を、レーザ溶接によって、スペーサ２６Ａに接合させるので、入力端子３１の構成材料として、はんだや焼結金属などの導電性接合材による接合が困難なアルミニウムを用いることが可能となる。
半導体装置Ａ１によれば、出力端子３３とスペーサ２６Ｂとの接合部分に、溶接部Ｍ３が形成されている。つまり、出力端子３３は、レーザ溶接によって、スペーサ２６Ｂに接合されている。したがって、出力端子３３とスペーサ２６Ｂとの接合を、導電性接合材を介して接合させる場合よりも、短時間で接合することができる。また、出力端子３３を、レーザ溶接によって、スペーサ２６Ｂに接合させるので、出力端子３３の構成材料として、はんだや焼結金属などの導電性接合材による接合が困難なアルミニウムを用いることが可能となる。
半導体装置Ａ１によれば、入力端子３２の各延出部３２１ｂと各リード部材４０とが、平面視において、重なっている。延出部３２１ｂには、ｘ２方向側からｘ１方向側に電流が流れる。リード部材４０には、ｘ１方向側からｘ２方向側に電流が流れる。つまり、延出部３２１ｂとリード部材４０とに流れる電流は、ｘ方向において互いに反対方向となる。したがって、半導体装置Ａ１は、延出部３２１ｂに流れる電流によって形成される磁界と、各リード部材４０に流れる磁界とを、互いに打ち消し合うことができる。よって、半導体装置Ａ１は、不要な磁界の発生を抑制することができる。
半導体装置Ａ１によれば、各溶接部Ｍ１～Ｍ５は、上面に凹凸が形成されている。これにより、アンカー効果によって、各溶接部Ｍ１～Ｍ５と封止樹脂７０との接着力を高めることができる。したがって、半導体装置Ａ１は、封止樹脂７０の剥離を抑制することができる。
半導体装置Ａ１によれば、各溶接部Ｍ１～Ｍ５の形成において、レーザ光を、ｚ方向に対して、５～１５°程度傾けて照射している。リード部材４０、入力端子３１，３２および出力端子３３は、銅から構成されている。この銅は、先述の通りレーザ光の吸収率が低く、レーザ光を反射させる。そのため、レーザ光を、照射対象に対して垂直に照射すると、照射したレーザ光が、レーザ光を照射する装置（レーザ照射装置）に向かって反射し、レーザ照射装置を損傷させる可能性がある。一方、本実施形態においては、レーザ光を、照射対象に対して傾斜させて照射しているため、照射したレーザ光がレーザ照射装置に向かって反射することを抑制できる。よって、レーザ溶接時において、レーザ照射装置の損傷を抑制することができる。
半導体装置Ａ１によれば、導電性基板２２Ａ，２２Ｂはそれぞれ、グラファイト基板２２０ｍおよび当該グラファイト基板２２０ｍのｚ方向の両面に形成された銅膜２２０ｎを含む複合基板である。グラファイト基板２２０ｍは、所定の表面に直交する方向に対する熱伝導性が高い。したがって、各グラファイト基板２２０ｍを、ｚ方向に対する熱導電性が高くなるように配置することで、半導体素子１０からの熱を効率よく拡散することができる。
第１実施形態では、リード部材４０は、銅または銅合金である場合を示したが、リード部材４０の構成材料は、これに限定されず、インバー、スーパーインバー、コバール、あるいは、ＣｕＭｏの焼結体などの合金であってもよい。この場合、熱膨張係数が低いので、熱応力を低減させることができる。ただし、これらの合金は、銅に比べて、電気抵抗が大きい。よって、大電流を流す半導体装置（パワーモジュール）においては、リード部材４０は、銅あるいは銅合金であることが好ましい。また、リード部材４０として、ＣＩＣなどの積層材を用いることで、熱膨張係数を低減させ、かつ、電気抵抗を抑制することが可能であるが、コストが増大する。よって、製造コストの増大を抑制する観点から、リード部材４０は、銅または銅合金であることが好ましい。以上のことから、半導体装置Ａ１は、導電ブロック６０を備えたことで、リード部材４０の構成材料として銅または銅合金を用いたまま、熱サイクル耐性の向上を図ることができるので、半導体装置Ａ１の製造コスト増大の抑制および低抵抗化をさらに図ることができる。
第１実施形態では、リード部材４０の連絡部４３がｚ方向に屈曲している場合を示したがこれに限定されない。たとえば、図１３に示すように、各リード部材４０において、第２接合部４２のｚ方向寸法を第１接合部４１のｚ方向寸法よりも大きくしてもよい。図１３は、図１０に対応する断面において、一部を拡大した部分拡大図である。この場合、第１接合部４１、第２接合部４２および連絡部４３の各ｚ方向を向く面が面一となる。なお、図１３に示す例においては、第２接合部４２は、はんだあるいは焼結金属などの導電性接合材４２０によって、導電性基板２２Ｂに接合されている場合を示しているが、第１実施形態と同様に、レーザ溶接によって接合されていてもよい。
第１実施形態では、入力端子３２の各延出部３２１ｂが、１つの溶接部Ｍ２によって、第１ブロック６１に接合された場合を示したが、これに限定されない。たとえば、各延出部３２１ｂの大きさ（ｘ方向寸法やｙ方向寸法）、あるいは、溶接部Ｍ２の平面視の寸法によっては、図１４に示すように、各延出部３２１ｂが、複数（図１４では２つ）の溶接部Ｍ２によって、第１ブロック６１に接合されていてもよい。図１４は、第１実施形態の図５に対応する図である。このように、複数の溶接部Ｍ２を形成することで、ｚ方向に直交する平面（ｘ－ｙ平面）に沿った回転応力によって、各延出部３２１ｂが移動することを抑制できる。さらに、複数の溶接部Ｍ２を形成することで、各延出部３２１ｂと各第１ブロック６１と接合部分における導通抵抗を低減することができる。なお、図１４においては、平面視において、複数の溶接部Ｍ２がｙ方向に並んでいる場合を示しているが、これに限定されず、ｘ方向に並んでいてもよいし、格子状に配置されていてもよい。
第１実施形態では、各リード部材４０の各第１接合部４１が、１つの溶接部Ｍ４によって、第２ブロック６２に接合された場合を示したが、これに限定されない。たとえば、各リード部材４０の大きさ（ｘ方向寸法やｙ方向寸法）、あるいは、溶接部Ｍ４の平面視の寸法によっては、図１４に示すように、各第１接合部４１が、複数（図１４では２つ）の溶接部Ｍ４によって、第２ブロック６２に接合されていてもよい。このように、複数の溶接部Ｍ４を形成することで、ｘ－ｙ平面に沿った回転応力によって、各リード部材４０が移動することを抑制できる。さらに、複数の溶接部Ｍ４を形成することで、各第１接合部４１と各第２ブロック６２と接合部分における導通抵抗を低減することができる。なお、図１４においては、平面視において、複数の溶接部Ｍ４がｙ方向に並んでいる場合を示しているが、これに限定されず、ｘ方向に並んでいてもよいし、格子状に配置されていてもよい。
第１実施形態では、各リード部材４０の各第２接合部４２が、１つの溶接部Ｍ５によって、導電性基板２２Ｂに接合された場合を示したが、これに限定されない。たとえば、各リード部材４０の大きさ（ｘ方向寸法やｙ方向寸法）、あるいは、溶接部Ｍ４の平面視の寸法によっては、図１４に示すように、各第１接合部４１が、複数（図１４では２つ）の溶接部Ｍ５によって、導電性基板２２Ｂに接合されていてもよい。このように、複数の溶接部Ｍ５を形成することで、ｘ－ｙ平面に沿った回転応力によって、各リード部材４０が移動することを抑制できる。さらに、複数の溶接部Ｍ５を形成することで、各第２接合部４２と導電性基板２２Ｂと接合部分における導通抵抗を低減することができる。なお、図１４においては、平面視において、複数の溶接部Ｍ５がｙ方向に並んでいる場合を示しているが、これに限定されず、ｘ方向に並んでいてもよいし、格子状に配置されていてもよい。
第１実施形態では、複数の溶接部Ｍ１～Ｍ５の形成において、レーザ溶接におけるレーザ光の照射条件が略同じ場合を示したが、これに限定されず、各溶接部Ｍ１～Ｍ５で、その照射条件を変えてもよい。たとえば、複数の溶接部Ｍ２，Ｍ４に対して、複数の溶接部Ｍ１，Ｍ３，Ｍ５をより大きな出力のレーザ光で形成するようにしてもよい。この場合、複数の溶接部Ｍ２，Ｍ４と、複数の溶接部Ｍ１，Ｍ３，Ｍ５とで比較すると、複数の溶接部Ｍ２，Ｍ４は、比較的平面視における面積が小さく、複数の溶接部Ｍ１，Ｍ３，Ｍ５は、比較的平面視における面積が大きくなる。このようにすることで、半導体素子１０上の各導電ブロック６０に溶接する時には、半導体素子１０の損傷低減を図り、各スペーサ２６Ａ，２６Ｂあるいは導電性基板２２Ｂに溶接する時には、接合強度の向上を図ることができる。また、複数の溶接部Ｍ２，Ｍ４を、先述の通りＹＡＧレーザによって形成し、複数の溶接部Ｍ１，Ｍ３，Ｍ５を、ＣＯ2レーザによって形成することで、複数の溶接部Ｍ１，Ｍ３，Ｍ５を、複数の溶接部Ｍ２，Ｍ４と比較して、平面視の面積を大きく、かつ、深さ（ｚ方向寸法）を小さくすることができる。
第１実施形態では、複数の導電ブロック６０は、複数の第１ブロック６１および複数の第２ブロック６２を含んでいる場合を示したが、複数の第１ブロック６１あるいは複数の第２ブロック６２のいずれかを含んでいればよい。たとえば、複数の導電ブロック６０が、複数の第１ブロック６１を含み、複数の第２ブロック６２を含まない場合には、ブロック接合材６１０の疲労破壊や剥離の抑制を図ることができる。この場合、入力端子３２の各延出部３２１ｂを、導電性接合材を用いて各半導体素子１０Ｂに接合すればよい。たとえば、各延出部３２１ｂにおいて、その一部をｚ方向に屈曲させるか、平面視において半導体素子１０Ｂに重なる部分のｚ方向寸法を大きくすればよい。また、逆もまた同様である。すなわち、複数の導電ブロック６０が、複数の第１ブロック６１を含まず、複数の第２ブロック６２を含んでいる場合には、ブロック接合材６２０の疲労破壊や剥離の抑制を図ることができる。この場合、各リード部材４０の各第１接合部４１を、導電性接合材を用いて各半導体素子１０Ａに接合すればよい。たとえば、各リード部材４０において、第１接合部４１あるいは連絡部４３の一部をｚ方向に屈曲させるか、第１接合部４１のｚ方向寸法を大きくするか、または、第２接合部４２に繋がる側の連絡部４３のｚ方向の屈曲を小さくすればよい。
第１実施形態において、図１５および図１６に示すように、さらにコンデンサ８１を備えてもよい。コンデンサ８１は、チップ型のコンデンサであって、一端が入力端子３１のパッド部３１１に載置され、他端が入力端子３２の連結部３２１ａに載置されている。コンデンサ８１は、たとえば導電性の接合材によって接合されている。このように、コンデンサ８１を、入力端子３１と入力端子３２とに接続することで、２つの入力端子３１，３２の間に印加される電源電圧（入力電圧）の安定化を図ることができる。また、本変形例にかかる半導体装置は、入力電圧を安定化させるコンデンサ８１を、１つのパッケージ（封止樹脂７０）に内蔵できる。
＜第２実施形態＞
図１７～図２０は、第２実施形態にかかる半導体装置を示している。第２実施形態の半導体装置Ａ２は、半導体装置Ａ１と比較して、主に、支持基板２０、複数の端子３０および封止樹脂７０の構成が異なる。なお、第２実施形態において、第１実施形態と同一あるいは類似の構成要素については、同じ符号を付けてその説明を省略する。
図１７は、半導体装置Ａ２を示す斜視図である。図１８は、半導体装置Ａ２を示す平面図であって、封止樹脂７０を想像線（二点鎖線）で示している。図１９は、図１８のＸＩＸ－ＸＩＸ線に沿う断面図である。図２０は、図１８のＸＸ－ＸＸ線に沿う断面図である。
本実施形態において、支持基板２０は、図１８～図２０に示すように、絶縁基板２７、２つの導電層２８Ａ，２８Ｂ、一対のゲート層２４Ａ，２４Ｂ、一対の検出層２５Ａ，２５Ｂ、および、２つの裏面金属層２９Ａ，２９Ｂを含んでいる。
絶縁基板２７は、２つの導電層２８Ａ，２８Ｂ、一対のゲート層２４Ａ，２４Ｂ、一対の検出層２５Ａ，２５Ｂ、および、２つの裏面金属層２９Ａ，２９Ｂが配置されている。絶縁基板２７は、電気絶縁性を有する板状部材である。本実施形態においては、絶縁基板２７は、各々が平板状の一対の絶縁基板２７Ａ，２７Ｂから構成される。なお、絶縁基板２７の構成は、先述したものに限定されず、たとえば、２つの絶縁基板２７Ａ，２７Ｂに分割されず、一枚の平板であってもよい。絶縁基板２７Ａ，２７Ｂの各構成材料は、絶縁基板２１と同様である。よって、これらの構成材料は、たとえばＡｌＮ、ＳｉＮ、Ａｌ2Ｏ3などの熱伝導性に優れたセラミックスである。
絶縁基板２７Ａ，２７Ｂはそれぞれ、平面視矩形状である。絶縁基板２７Ａは、導電層２８Ａ、ゲート層２４Ａ、検出層２５Ａおよび裏面金属層２９Ａを支持する。絶縁基板２７Ｂは、導電層２８Ｂ、ゲート層２４Ｂ、検出層２５Ｂおよび裏面金属層２９Ｂを支持する。絶縁基板２７Ａ，２７Ｂは、互いに離間している。本実施形態においては、絶縁基板２７Ａと絶縁基板２７Ｂとは、図１８～図２０に示すように、ｘ方向に離間し、かつ、並んでいる。
絶縁基板２７Ａは、図１９および図２０に示すように、主面２７１Ａおよび裏面２７２Ａを有している。主面２７１Ａと裏面２７２Ａとは、ｚ方向において、離間し、かつ、互いに反対側を向く。主面２７１Ａは、ｚ２方向を向き、裏面２７２Ａは、ｚ１方向を向く。主面２７１Ａは、導電層２８Ａ、ゲート層２４Ａおよび検出層２５Ａに対向し、裏面２７２Ａは、裏面金属層２９Ａに対向する。
絶縁基板２７Ｂは、図１９および図２０に示すように、主面２７１Ｂおよび裏面２７２Ｂを有している。主面２７１Ｂと裏面２７２Ｂとは、ｚ方向において、離間し、かつ、互いに反対側を向く。主面２７１Ｂは、ｚ２方向を向き、裏面２７２Ｂは、ｚ１方向を向く。主面２７１Ｂは、導電層２８Ｂ、ゲート層２４Ｂおよび検出層２５Ｂに対向し、裏面２７２Ｂは、裏面金属層２９Ｂに対向する。
２つの導電層２８Ａ，２８Ｂは、複数の端子３０とともに、複数の半導体素子１０の導電経路を構成している。各導電層２８Ａ，２８Ｂは、たとえば銅または銅合金からなる金属箔により構成される。なお、各導電層２８Ａ，２８Ｂの表面には、たとえば銀（Ａｇ）めっきを施してもよい。
導電層２８Ａは、複数の半導体素子１０Ａが素子接合材１００Ａを介して接合されている。導電層２８Ａは、平面視において、矩形状である。なお、半導体装置Ａ２においては、導電層２８Ａは、単一の領域により構成されるが、複数の領域に分割された構成でもよい。導電層２８Ａは、絶縁基板２７Ａ上に形成されている。本実施形態においては、導電層２８Ａが、特許請求の範囲に記載の「第１導電体」に相当する。
導電層２８Ｂは、複数の半導体素子１０Ｂが素子接合材１００Ｂを介して接合されている。導電層２８Ｂは、平面視において、矩形状である。なお、半導体装置Ａ２においては、導電層２８Ｂは、単一の領域により構成されるが、複数の領域に分割された構成でもよい。導電層２８Ｂは、絶縁基板２７Ｂ上に形成されている。本実施形態においては、導電層２８Ｂが、特許請求の範囲に記載の「第２導電体」に相当する。
２つの裏面金属層２９Ａ，２９Ｂは、たとえば銅または銅合金からなる金属箔により構成される。
裏面金属層２９Ａは、絶縁基板２７Ａの裏面２７２Ａの全体にわたって配置されている。裏面金属層２９Ａは、平面視において、矩形状である。なお、半導体装置Ａ２においては、裏面金属層２９Ａは、単一の領域により構成されるが、複数の領域に分割された構成でもよい。裏面金属層２９Ａの表面（ｚ１方向を向く面）は、図１９および図２０に示すように、封止樹脂７０から露出している。
裏面金属層２９Ｂは、絶縁基板２７Ｂの裏面２７２Ｂの全体にわたって配置されている。裏面金属層２９Ｂは、平面視において、矩形状である。なお、半導体装置Ａ２においては、裏面金属層２９Ｂは、単一の領域により構成されるが、複数の領域に分割された構成でもよい。裏面金属層２９Ｂの表面（ｚ１方向を向く面）は、図１９および図２０に示すように、封止樹脂７０から露出している。
本実施形態の支持基板２０において、ゲート層２４Ａは、絶縁基板２７Ａの主面２７１Ａ上に形成されている。また、検出層２５Ａは、絶縁基板２７Ａの主面２７１Ａ上に形成されている。図１８～図２０に示すように、検出層２５Ａ、ゲート層２４Ａおよび導電層２８Ａは、絶縁基板２７Ａの主面２７１Ａ上において、ｘ１方向からｘ２方向に向けてその順序で並んでいる。なお、これらの順序は、図示されたものに限定されない。
本実施形態の支持基板２０において、ゲート層２４Ｂは、絶縁基板２７Ｂの主面２７１Ｂ上に形成されている。また、検出層２５Ｂは、絶縁基板２７Ｂの主面２７１Ｂ上に形成されている。図１８～図２０に示すように、検出層２５Ｂ、ゲート層２４Ｂおよび導電層２８Ｂは、絶縁基板２７Ｂの主面２７１Ｂ上において、ｘ２方向からｘ１方向に向けてその順序で並んでいる。なお、これらの順序は、図示されたものに限定されない。
複数の端子３０において、図１８に示すように、２つの入力端子３１，３２は、半導体装置Ａ２のｘ２方向側に位置し、出力端子３３は、半導体装置Ａ２のｘ１方向側に位置する。また、入力端子３１の一部と入力端子３２の一部とが、平面視において、重なり、かつ、ｚ方向において、離間している。
本実施形態の入力端子３１において、パッド部３１１は、ｘ１方向側が櫛歯状になっている。パッド部３１１は、当該櫛歯状の部分において、スペーサ２６Ａに接合されている。パッド部３１１とスペーサ２６Ａとの接合は、半導体装置Ａ１と同様に、レーザ溶接により行われる。なお、当該接合は、レーザ溶接に限定されず、はんだ接合あるいは超音波接合などにより行われてもよい。なお、半導体装置Ａ２において、スペーサ２６Ａを備えず、パッド部３１１が、直接導電層２８Ａに接合されてもよい。
本実施形態に入力端子３２において、パッド部３２１は、接続部３２１ｃを含んでおらず、連結部３２１ａおよび複数の延出部３２１ｂを含んでいる。そのため、本実施形態のパッド部３２１においては、連結部３２１ａが端子部３２２に繋がっている。
本実施形態の出力端子３３において、パッド部３３１は、ｘ２方向側が櫛歯状になっている。パッド部３３１は、当該櫛歯状の部分において、スペーサ２６Ｂに接合されている。パッド部３３１とスペーサ２６Ｂとの接合は、半導体装置Ａ１と同様に、レーザ溶接により行われる。なお、当該接合は、レーザ溶接に限定されず、はんだ接合あるいは超音波接合などにより行われてもよい。なお、半導体装置Ａ２において、スペーサ２６Ｂを備えず、パッド部３３１が、直接導電層２８Ｂに接合されてもよい。
本実施形態において、半導体装置Ａ２は、半導体装置Ａ１と比較して、絶縁材３９をさらに含んでいる。絶縁材３９は、図１８および図２０に示すように、ｚ方向において、入力端子３１と入力端子３２とに挟まれている。絶縁材３９は、平板である。絶縁材３９は、電気絶縁性を有しており、その構成材料は、たとえば絶縁紙などである。本実施形態においては、入力端子３１のすべてが、平面視において、絶縁材３９に重なっている。入力端子３２においては、平面視において、パッド部３２１の一部と、端子部３２２のすべてとが、絶縁材３９に重なっている。ｚ方向に見て、絶縁材３９に重なる、入力端子３１と入力端子３２との各部分は、絶縁材３９に接している。絶縁材３９により、入力端子３１と入力端子３２とが互いに絶縁されている。絶縁材３９の一部（ｘ１方向側およびｙ方向の両側）は、封止樹脂７０に覆われている。
絶縁材３９は、図１８および図２０に示すように、介在部３９１および延出部３９２を有する。介在部３９１は、ｚ方向において、入力端子３１の端子部３１２と、入力端子３２の端子部３２２との間に位置する。介在部３９１は、そのすべてが端子部３１２と端子部３２２とに挟まれている。延出部３９２は、介在部３９１から端子部３１２および端子部３２２よりもさらにｘ２方向に向けて延びている。このため、延出部３９２は、端子部３１２および端子部３２２よりもｘ２方向側に位置する。延出部３９２のｙ方向の両側は、封止樹脂７０に覆われている。
本実施形態においては、図１８に示すように、各リード部材４０と各延出部３２１ｂとが、平面視において重なっておらず、ｙ方向に互い違いに並んでいる。また、本実施形態においては、第１ブロック６１および第２ブロック６２の各ｚ方向の寸法は、略同じである。よって、複数のリード部材４０と複数の延出部３２１ｂとは、ｙ方向に見て重なっている。
本実施形態において、封止樹脂７０は、樹脂主面７１、樹脂裏面７２、樹脂側面７３１～７３４、２つの切欠部７４１，７４２および複数の取付孔７５を有する。よって、本実施形態の封止樹脂７０は、２つの切欠部７４１，７４２および複数の取付孔７５をさらに有している。
本実施形態において、樹脂側面７３１は、図１８に示すように、出力端子３３のｘ１方向の端縁よりもｘ１方向に位置する。よって、封止樹脂７０は、図２０に示すように、ｙ方向に見て、出力端子３３よりもｘ１方向の外方に延びている。また、樹脂側面７３２は、図１８に示すように、入力端子３１，３２のｘ２方向の端縁よりもｘ２方向に位置する。よって、封止樹脂７０は、図２０に示すように、ｙ方向に見て、入力端子３１，３２よりもｘ２方向の外方に延びている。
切欠部７４１は、平面視において、樹脂側面７３１から窪んだ部分である。切欠部７４１によって、出力端子３３の一部（端子部３３２）が封止樹脂７０から露出している。切欠部７４１は、図１８に示すように、平面視において、樹脂側面７３１のｙ方向中央付近に配置されている。切欠部７４２は、平面視において、樹脂側面７３２から窪んだ部分である。切欠部７４２によって、入力端子３１の一部（端子部３１２）、入力端子３２の一部（端子部３３２）および絶縁材３９の一部（延出部３９２の一部）が封止樹脂７０から露出している。切欠部７４２は、図１８に示すように、平面視において、樹脂側面７３２のｙ方向中央付近に配置されている。
複数の取付孔７５は、図１９に示すように、ｚ方向において、樹脂主面７１から樹脂裏面７２に至って封止樹脂７０を貫通している。複数の取付孔７５は、半導体装置Ａ２をヒートシンク（図示略）に取り付ける際に利用される。各取付孔７５は、平面視において、円形状である。各取付孔７５は、図１８に示すように、平面視において、封止樹脂７０の四隅に位置する。
半導体装置Ａ２によれば、第１ブロック６１（導電ブロック６０）およびリード部材４０を備えている。第１ブロック６１は、ブロック接合材６１０を介して、半導体素子１０Ａに接合されている。第１ブロック６１は、熱膨張係数がリード部材４０の熱膨張係数よりも小さい。リード部材４０は、第１ブロック６１にレーザ溶接によって接合されており、第１ブロック６１を介して、半導体素子１０Ａに導通している。第１ブロック６１とリード部材４０とは、第１ブロック６１の一部とリード部材４０の一部とが融接された溶接部Ｍ４によって接合されている。よって、半導体装置Ａ２は、半導体装置Ａ１と同様に、ブロック接合材６１０にかかる熱応力を緩和させることができる。これにより、半導体装置Ａ２は、ブロック接合材６１０の疲労破壊や剥離を抑制することができるので、熱サイクルに対する耐性を向上できる。
半導体装置Ａ２によれば、第２ブロック６２（導電ブロック６０）および入力端子３２を備えている。第２ブロック６２は、ブロック接合材６２０を介して、半導体素子１０Ｂに接合されている。第２ブロック６２は、熱膨張係数が入力端子３２の熱膨張係数よりも小さい。入力端子３２は、延出部３２１ｂを含んでいる。延出部３２１ｂは、第２ブロック６２にレーザ溶接によって接合されており、第２ブロック６２を介して、半導体素子１０Ｂに導通している。第２ブロック６２と延出部３２１ｂとは、第２ブロック６２の一部と延出部３２１ｂの一部とが融接された溶接部Ｍ２によって接合されている。よって、半導体装置Ａ２は、半導体装置Ａ１と同様に、ブロック接合材６２０にかかる熱応力を緩和させることができる。これにより、半導体装置Ａ２は、ブロック接合材６２０の疲労破壊や剥離を抑制することができるので、熱サイクルに対する耐性を向上できる。
半導体装置Ａ２によれば、その他、半導体装置Ａ１と同一あるいは類似の構成によって、半導体装置Ａ１と同様の効果を奏することができる。
第１実施形態および第２実施形態においては、半導体装置Ａ１，Ａ２はそれぞれ、スペーサ２６Ａ，２６Ｂの各々を備えている場合を示したが、これに限定されない。たとえば、半導体装置Ａ１，Ａ２のそれぞれにおいて、スペーサ２６Ａがなく、入力端子３１が導電性基板２２Ａに直接接合されていてもよい。図２１は、半導体装置Ａ１において、スペーサ２６Ａがない場合を示している。図２１は、図１０に対応する断面図である。図２１に示す態様においては、溶接部Ｍ１は、パッド部３１１（入力端子３１）の一部と導電性基板２２Ａの一部とが融接された部分である。または、半導体装置Ａ１，Ａ２のそれぞれにおいて、スペーサ２６Ｂがなく、出力端子３３が導電性基板２２Ｂに直接接合されていてもよい。図２２は、半導体装置Ａ１において、スペーサ２６Ｂがない場合を示している。図２２は、図１０に対応する断面図である。図２２に示す態様においては、溶接部Ｍ３は、パッド部３３１（出力端子３３）の一部と導電性基板２２Ｂの一部とが融接された部分である。さらに、半導体装置Ａ１，Ａ２のそれぞれにおいて、スペーサ２６Ａ，２６Ｂの両方がなく、入力端子３１が導電性基板２２Ａに直接接合され、出力端子３３が導電性基板２２Ｂに直接接合されていてもよい。図２３は、半導体装置Ａ１において、スペーサ２６Ａ，２６Ｂの両方ともない場合を示している。図２３は、図１０に対応する断面図である。図２３において、溶接部Ｍ１は、図２１に示す態様と同じであり、溶接部Ｍ３は、図２２に示す態様と同じである。なお、半導体装置Ａ２についても、同様に、変形することが可能である。
第１実施形態および第２実施形態においては、複数の導電ブロック６０が、複数の第１ブロック６１を含んでいる場合を示したが、これに限定されず、複数の第１ブロック６１を含んでいなくてもよい。すなわち、複数の導電ブロック６０が、複数の第１ブロック６１を含まず、複数の第２ブロック６２を含んだ構成であってもよい。図２４および図２５はそれぞれ、半導体装置Ａ１，Ａ２において、複数の導電ブロック６０が複数の第１ブロック６１を含まない場合を示している。図２４は、図１０に示す断面図に対応し、図２５は、図１９に示す断面図に対応している。この場合、図２４および図２５が示すように、各リード部材４０の各第１接合部４１は、導電性接合材４１０を介して、各半導体素子１０Ａに接合される。導電性接合材４１０の構成材料は、たとえばはんだあるいは焼結金属などである。なお、各第１接合部４１を各半導体素子１０Ａに接合させるために、各リード部材４０において、第１接合部４１あるいは連絡部４３の一部をｚ方向に屈曲させるか、第１接合部４１のｚ方向寸法を大きくするか、または、第２接合部４２に繋がる側の連絡部４３において、そのｚ方向の屈曲を小さくすればよい。図２４および図２５に示す態様においてはともに、第２接合部４２に繋がる側の連絡部４３の屈曲を小さくした場合を示している。さらに、導電性接合材４１０にかかる熱応力の緩和のために、各リード部材４０の構成材料を、熱膨張係数が０～１０ｐｐｍ／℃程度のものとすることが好ましい。このような材料としては、インバー、スーパーインバー、コバール、あるいは、ＣｕＭｏ焼結体などの合金がある。本変形例においては、ブロック接合材６２０の疲労破壊や剥離の抑制を図ることができる。なお、本変形例においても、先述のように、スペーサ２６Ａ，２６Ｂのいずれか一方あるいは両方を備えていなくてもよい。図２６は、図２４に示す態様において、スペーサ２６Ａ，２６Ｂの両方を備えない場合を示している。図２６は、図２４に対応する断面図である。
第１実施形態および第２実施形態においては、複数の導電ブロック６０が、複数の第２ブロック６２を含んでいる場合を示したが、これに限定されず、複数の第２ブロック６２を含んでいなくてもよい。すなわち、複数の導電ブロック６０が、複数の第１ブロック６１を含み、複数の第２ブロック６２を含まない構成であってもよい。この場合、入力端子３２の各延出部３２１ｂは、導電性接合材を介して、各半導体素子１０Ｂに接合される。当該導電性接合材の構成材料は、たとえばはんだあるいは焼結金属などである。なお、各延出部３２１ｂを各半導体素子１０Ｂに接合させるために、各延出部３２１ｂにおいて、その一部をｚ方向に屈曲させるか、平面視において半導体素子１０Ｂに重なる部分のｚ方向寸法を大きくすればよい。本変形例においては、ブロック接合材６１０の疲労破壊や剥離の抑制を図ることができる。なお、当該変形例においても、先述のように、スペーサ２６Ａ，２６Ｂのいずれか一方あるいは両方を備えていなくてもよい。
第１実施形態および第２実施形態においては、半導体素子１０Ａ，１０Ｂをそれぞれ複数個備えた場合を示したが、それぞれ１つずつであってもよい。また、複数の半導体素子１０として、半導体素子１０Ａと半導体素子１０Ｂとを含んでいる場合を示したが、いずれか一方のみを含んでいてもよい。
本開示にかかる半導体装置は、上記した実施形態に限定されるものではない。本開示の半導体装置の各部の具体的な構成は、種々に設計変更自在である。
本開示にかかる半導体装置は、以下の付記に関する実施形態を含む。
［付記１］
第１方向において互いに反対側を向く素子主面および素子裏面を有する半導体素子と、
前記半導体素子を支持する支持基板と、
第１導電性接合材を介して前記素子主面に接合された導電ブロックと、
前記導電ブロックを介して前記半導体素子に導通する金属部材と、
を備えており、
前記導電ブロックは、熱膨張係数が前記金属部材の熱膨張係数よりも小さく、
前記導電ブロックと前記金属部材とは、前記導電ブロックの一部と前記金属部材の一部とが融接された溶接部によって接合されている、半導体装置。
［付記２］
前記導電ブロックは、インバー、コバール、あるいは、ＣｕＭｏ焼結体のいずれかの合金を含んでいる、付記１に記載の半導体装置。
［付記３］
前記導電ブロックは、前記合金を含んで構成される第１層と、前記第１層とは異なる金属を含んで構成される一対の第２層と、を有しており、
前記第１層は、前記第１方向において、一対の前記第２層に挟まれている、付記２に記載の半導体装置。
［付記４］
前記第２層は、銅を含んでいる、付記３に記載の半導体装置。
［付記５］
前記溶接部は、前記第１方向において、前記素子裏面が向く方向側の端部が前記第１層に達する、付記３または付記４に記載の半導体装置。
［付記６］
前記溶接部は、前記素子主面と同じ方向を向く表面に凹凸が形成されている、付記１ないし付記５のいずれかに記載の半導体装置。
［付記７］
前記金属部材は、リード部材であって、
前記導電ブロックは、前記半導体素子の上に配置された第１ブロックを含んでおり、
前記溶接部は、前記リード部材の一部と前記第１ブロックの一部とが融接された第１溶接部を含んでおり、
前記支持基板は、第２導電性接合材を介して前記半導体素子に導通する第１導電体、および、前記リード部材を介して前記半導体素子に導通する第２導電体を含む、付記１ないし付記６のいずれかに記載の半導体装置。
［付記８］
前記リード部材は、前記第２導電体に接合されており、
前記リード部材の一部と前記第２導電体の一部とは、前記リード部材の一部と前記第２導電体の一部とが融接された第２溶接部によって接合されている、付記７に記載の半導体装置。
［付記９］
前記支持基板は、前記第１導電体および前記第２導電体が接合された絶縁基板を含む、付記７または付記８に記載の半導体装置。
［付記１０］
前記第１導電体および前記第２導電体はそれぞれ、グラファイト基板に銅膜が形成された複合基板である、付記７ないし付記９のいずれかに記載の半導体装置。
［付記１１］
前記半導体素子を第１半導体素子として、前記第１半導体素子と異なる第２半導体素子をさらに備えており、
前記第２半導体素子は、前記第２導電体に接合されている、付記７ないし付記１０のいずれかに記載の半導体装置。
［付記１２］
前記第１導電体に導通接合された第１端子と、
前記第２半導体素子に導通接合された第２端子と、
前記第２導電体に導通接合された第３端子と、をさらに備えている、付記１１に記載の半導体装置。
［付記１３］
前記導電ブロックは、前記第２半導体素子の上に配置された第２ブロックをさらに含んでおり、
前記第２端子は、前記第２ブロックを介して、前記第２半導体素子に導通する、付記１２に記載の半導体装置。
［付記１４］
前記第１ブロックの前記第１方向の寸法は、前記第２ブロックの前記第１方向の寸法よりも小さい、付記１３に記載の半導体装置。
［付記１５］
前記第２端子は、前記第１方向に見て、前記第１導電体から前記第２導電体に跨って延びる延出部を含んでおり、
前記延出部は、一部が前記第２ブロックを介して前記第２半導体素子に接合され、かつ、前記第１方向に見て、前記リード部材に重なる、付記１４に記載の半導体装置。
［付記１６］
各々が導電性を有する第１スペーサおよび第２スペーサをさらに備えており、
前記第１スペーサは、前記第１方向に見て、前記第１端子の一部および前記第１導電体の一部に重なり、かつ、前記第１方向において、前記第１端子と前記第１導電体との間に介在し、
前記第２スペーサは、前記第１方向に見て、前記第３端子の一部および前記第２導電体の一部に重なり、かつ、前記第１方向において、前記第３端子と前記第２導電体との間に介在する、付記１２ないし付記１５のいずれかに記載の半導体装置。
［付記１７］
前記第１端子と前記第１スペーサとは、前記第１端子の一部と前記第１スペーサの一部とが融接された第３溶接部によって接合されており、
前記第３端子と前記第２スペーサとは、前記第３端子の一部と前記第２スペーサの一部とが融接された第４溶接部によって接合されている、付記１６に記載の半導体装置。
［付記１８］
前記第１スペーサおよび前記第２スペーサは、銅を含んでいる、付記１６または付記１７に記載の半導体装置。
［付記１９］
電気絶縁性を有する封止樹脂をさらに備えており、
前記封止樹脂は、前記第１半導体素子、前記第２半導体素子、前記第１端子の一部、前記第２端子の一部、前記第３端子の一部、および、前記支持基板の一部を覆う、付記１２ないし付記１８のいずれかに記載の半導体装置。

Claims (19)

  1. 第１方向において互いに反対側を向く素子主面および素子裏面を有する半導体素子と、
    前記半導体素子を支持する支持基板と、
    第１導電性接合材を介して前記素子主面に接合された導電ブロックと、
    前記導電ブロックを介して前記半導体素子に導通する金属部材と、
    を備えており、
    前記導電ブロックは、熱膨張係数が前記金属部材の熱膨張係数よりも小さく、
    前記導電ブロックと前記金属部材とは、前記導電ブロックの一部と前記金属部材の一部とが融接された溶接部によって接合されており、
    前記導電ブロックは、前記第１方向において前記金属部材と前記半導体素子との間に介在し、
    前記導電ブロックは、熱膨張係数が前記金属部材よりも小さい合金を含んで構成される第１層と、前記第１層とは異なる金属を含んで構成される一対の第２層と、を有しており、
    前記第１層は、前記第１方向において、前記一対の第２層に挟まれている、
    半導体装置。
  2. 前記第１層は、インバー、コバール、あるいは、ＣｕＭｏ焼結体のいずれかの合金を含んでいる、
    請求項１に記載の半導体装置。
  3. 前記第２層は、銅を含んでいる、
    請求項１または請求項２に記載の半導体装置。
  4. 前記溶接部は、前記第１方向において、前記素子裏面が向く方向側の端部が前記第１層に達する、
    請求項１ないし請求項３のいずれか一項に記載の半導体装置。
  5. 第１方向において互いに反対側を向く素子主面および素子裏面を有する半導体素子と、
    前記半導体素子を支持する支持基板と、
    第１導電性接合材を介して前記素子主面に接合された導電ブロックと、
    前記導電ブロックを介して前記半導体素子に導通する金属部材と、
    を備えており、
    前記導電ブロックは、熱膨張係数が前記金属部材の熱膨張係数よりも小さく、
    前記導電ブロックと前記金属部材とは、前記導電ブロックの一部と前記金属部材の一部とが融接された溶接部によって接合されており、
    前記導電ブロックは、前記第１方向において前記金属部材と前記半導体素子との間に介在し、
    前記溶接部は、前記第１方向において前記素子主面と同じ方向を向く表面と、前記第１方向において前記素子裏面が向く方向側の端部とを含み、
    前記表面の中心部と前記端部とを結ぶ直線は、前記第１方向に対して傾斜している、
    半導体装置。
  6. 前記溶接部は、前記素子主面と同じ方向を向く表面に凹凸が形成されている、
    請求項１ないし請求項５のいずれか一項に記載の半導体装置。
  7. 前記金属部材は、リード部材であって、
    前記導電ブロックは、前記半導体素子の上に配置された第１ブロックを含んでおり、
    前記溶接部は、前記リード部材の一部と前記第１ブロックの一部とが融接された第１溶接部を含んでおり、
    前記支持基板は、第２導電性接合材を介して前記半導体素子に導通する第１導電体、および、前記リード部材を介して前記半導体素子に導通する第２導電体を含む、
    請求項１ないし請求項６のいずれか一項に記載の半導体装置。
  8. 前記リード部材は、前記第２導電体に接合されており、
    前記リード部材の一部と前記第２導電体の一部とは、前記リード部材の一部と前記第２導電体の一部とが融接された第２溶接部によって接合されている、
    請求項７に記載の半導体装置。
  9. 前記支持基板は、前記第１導電体および前記第２導電体が接合された絶縁基板を含む、請求項７または請求項８に記載の半導体装置。
  10. 前記第１導電体および前記第２導電体はそれぞれ、グラファイト基板に銅膜が形成された複合基板である、
    請求項７ないし請求項９のいずれか一項に記載の半導体装置。
  11. 前記半導体素子を第１半導体素子として、前記第１半導体素子と異なる第２半導体素子をさらに備えており、
    前記第２半導体素子は、前記第２導電体に接合されている、
    請求項７ないし請求項１０のいずれか一項に記載の半導体装置。
  12. 前記第１導電体に導通接合された第１端子と、
    前記第２半導体素子に導通接合された第２端子と、
    前記第２導電体に導通接合された第３端子と、をさらに備えている、
    請求項１１に記載の半導体装置。
  13. 前記導電ブロックは、前記第２半導体素子の上に配置された第２ブロックをさらに含んでおり、
    前記第２端子は、前記第２ブロックを介して、前記第２半導体素子に導通する、
    請求項１２に記載の半導体装置。
  14. 前記第１ブロックの前記第１方向の寸法は、前記第２ブロックの前記第１方向の寸法よりも小さい、
    請求項１３に記載の半導体装置。
  15. 前記第２端子は、前記第１方向に見て、前記第１導電体から前記第２導電体に跨って延びる延出部を含んでおり、
    前記延出部は、一部が前記第２ブロックを介して前記第２半導体素子に接合され、かつ、前記第１方向に見て、前記リード部材に重なる、
    請求項１４に記載の半導体装置。
  16. 各々が導電性を有する第１スペーサおよび第２スペーサをさらに備えており、
    前記第１スペーサは、前記第１方向に見て、前記第１端子の一部および前記第１導電体の一部に重なり、かつ、前記第１方向において、前記第１端子と前記第１導電体との間に介在し、
    前記第２スペーサは、前記第１方向に見て、前記第３端子の一部および前記第２導電体の一部に重なり、かつ、前記第１方向において、前記第３端子と前記第２導電体との間に介在する、
    請求項１２ないし請求項１５のいずれか一項に記載の半導体装置。
  17. 前記第１端子と前記第１スペーサとは、前記第１端子の一部と前記第１スペーサの一部とが融接された第３溶接部によって接合されており、
    前記第３端子と前記第２スペーサとは、前記第３端子の一部と前記第２スペーサの一部とが融接された第４溶接部によって接合されている、
    請求項１６に記載の半導体装置。
  18. 前記第１スペーサおよび前記第２スペーサは、銅を含んでいる、
    請求項１６または請求項１７に記載の半導体装置。
  19. 電気絶縁性を有する封止樹脂をさらに備えており、
    前記封止樹脂は、前記第１半導体素子、前記第２半導体素子、前記第１端子の一部、前記第２端子の一部、前記第３端子の一部、および、前記支持基板の一部を覆う、
    請求項１２ないし請求項１８のいずれか一項に記載の半導体装置。
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