CN108735679A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN108735679A
CN108735679A CN201810165646.3A CN201810165646A CN108735679A CN 108735679 A CN108735679 A CN 108735679A CN 201810165646 A CN201810165646 A CN 201810165646A CN 108735679 A CN108735679 A CN 108735679A
Authority
CN
China
Prior art keywords
substrate
insulation board
stop member
conductive pattern
solder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810165646.3A
Other languages
English (en)
Other versions
CN108735679B (zh
Inventor
伊藤太
伊藤太一
高桥圣
高桥圣一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN108735679A publication Critical patent/CN108735679A/zh
Application granted granted Critical
Publication of CN108735679B publication Critical patent/CN108735679B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Insulated Metal Substrates For Printed Circuits (AREA)
  • Die Bonding (AREA)

Abstract

本发明提供一种半导体装置，能够实现小型化并且减少击穿的发生。在半导体装置中，阻挡部件(17a)的基板(14)侧的边缘部(17a1)形成在金属板的面向外侧的侧面(12a)的正下方的金属基座板上的位置(15a)和金属基座板上的与位置相比更靠外侧的位置(15c)之间。位置(15c)与绝缘板(11)的面对外侧的侧面(11a)的正下方的金属基座板的位置(15b)相距以下距离，该距离由从金属基座板的主面起到绝缘板的正面为止的高度H除以由阻挡部件的边缘部(17a1)限制时的焊料的接触角α的正切值而得到。由此，能够充分地设定导电图案相对于焊料的绝缘距离，因此能够减小导电图案和绝缘板之间的沿面距离。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
半导体装置包括例如IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)、功率MOSFET(Metal Oxide Semiconductor Field Effect Tra nsistor：金属氧化物半导体场效应晶体管)等半导体元件。这样的半导体装置例如作为电力转换装置而使用。
以下，使用图9和图10说明这样的半导体装置的一例。
图9是现有例的半导体装置的俯视图的一例，图10是现有例的半导体装置的截面图的一例。应予说明，图10是图9的点划线X1-X1处的截面图。
半导体装置100具有：基板140和隔着焊料16接合有基板140的金属基座板15。
基板140具有：绝缘板110、形成在绝缘板110的背面的金属板12、形成在绝缘板110的正面的具有导电性的导电图案13a～13n。在导电图案13a～13n接合有半导体元件、键合线和/或外部连接端子等(省略图示)。基板140的金属板12隔着焊料16与金属基座板15接合。
在这样的半导体装置100中，在焊料16的量少的情况下，基板140和金属基座板15之间的间隙的焊料16中会产生空隙、未接合处。若在焊料16产生这样的空隙等，则从基板140向金属基座板15的热传导性下降，导致半导体装置100的可靠性的下降。因此，为了不产生空隙等，焊料16的量被调整为焊料16从金属基座板15上的基板140的外周溢出的程度。在图9所示的半导体装置100中，焊料16的溢出部分16a、16b、16c、16d从基板140的外周向金属基座板15的外周侧流出。因此，如图10所示，从基板140流出的焊料16的溢出部分16c将基板140的绝缘板110的侧面110a密封，导电图案13a和焊料16(溢出部分16c)之间的绝缘距离成为L2(虚线)。
另外，在将基板140隔着焊料16接合到金属基座板15上时，将具有与金属基座板15上的基板140的配置区域对应的开口的阻焊膜形成在金属基座板15上。由此，能够适当地进行基板140的位置匹配。进而，能够抑制在焊料16的熔融时消除空隙时的焊料16的喷出所引起的焊珠的产生(例如，参照专利文献1)。
现有技术文献
专利文献
专利文献1：日本特开2017-5137号公报
发明内容
技术问题
但是，在上述半导体装置100中，如图10所示，由于焊料16的溢出部分16c从基板140流出，所以导电图案13a和焊料16(溢出部分16c)之间的绝缘距离L2会变短。若绝缘距离L2变短，则存在导电图案13a与焊料16(溢出部分16c)短路而产生击穿的问题点。
在这样的半导体装置100中，为了充分确保绝缘距离L2以免产生击穿，需要增大导电图案13a和绝缘板110之间的沿面距离W2。但是，若增大沿面距离W2，则需要扩大基板140的尺寸，存在导致半导体装置100的大型化的问题点。
本发明是鉴于上述问题完成的，其目的在于提供能够实现小型化并且减少击穿的发生的半导体装置。
技术方案
根据本发明的一个观点，提供一种半导体装置，具备：基板，其具有绝缘板、形成在上述绝缘板的背面的金属板、和形成在上述绝缘板的正面的导电图案；基座板，其隔着接合部件在主面接合有上述基板的上述金属板；阻挡部件，其在俯视下与上述导电图案的面向外侧的第1侧面平行地以带状形成在上述基座板上，上述阻挡部件的上述基板侧的边缘部形成在上述金属板的面向上述外侧的第2侧面的正下方的上述基座板上的第1位置和上述基座板上的与上述第1位置相比更靠上述外侧的第2位置之间，上述第2位置与上述绝缘板的面向上述外侧的第3侧面的正下方的上述基座板上的第3位置相距以下距离，该距离由从上述基座板的上述主面起到上述绝缘板的上述正面为止的高度除以上述基座板与上述接合部件的接触角的正切值而得到。
发明效果
根据公开的技术，能够实现半导体装置的小型化并且减少击穿的发生，而防止半导体装置的可靠性的下降。
附图说明
图1是第1实施方式的半导体装置的俯视图。
图2是第1实施方式的半导体装置的截面图(有阻挡部件)。
图3是第1实施方式的半导体装置的截面图(没有阻挡部件)。
图4是用于说明第1实施方式的半导体装置的阻挡部件的位置的截面图(其一)。
图5是用于说明第1实施方式的半导体装置的阻挡部件的位置的截面图(其二)。
图6是用于说明第1实施方式的半导体装置的阻挡部件的位置的截面图(其三)。
图7是第2实施方式的半导体装置的俯视图。
图8是第3实施方式的半导体装置的俯视图。
图9是现有例的半导体装置的俯视图的一例。
图10是现有例的半导体装置的截面图的一例。
符号说明
10、10a、10b：半导体装置
11、21、31、41：绝缘板
11a、12a、13a1：侧面
11b：背面
12：金属板
13a～13n、13、23a～23n、33a～33n、43a～43n：导电图案
14、24、34、44：基板
15、25、45：金属基座板
15a、15b、15c：位置
16：焊料
16a、16b、16c、16d：溢出部分
17a、17b、27a1、27b1、27b2、27c1：阻挡部件
17a1：边缘部
18：半导体元件
具体实施方式
以下，参照附图说明实施方式。
[第1实施方式]
使用图1～图3说明第1实施方式的半导体装置。
图1是第1实施方式的半导体装置的俯视图。
图2是第1实施方式的半导体装置的截面图(有阻挡部件)，图3是第1实施方式的半导体装置的截面图(没有阻挡部件)。应予说明，图2表示图1的点划线X1-X1处的截面图，图3表示图1的点划线X2-X2处的截面图。
半导体装置10具有：基板14、隔着焊料(省略图示)设置在基板14上的半导体元件18、和隔着焊料16(接合部件)接合有基板14的金属基座板15(基座板)。
应予说明，以下，对于后述的导电图案13a～13n而言，在不进行区分的情况下，表示为导电图案13。
基板14具有：绝缘板11、形成在绝缘板11的背面的金属板12、和形成在绝缘板11的正面的导电图案13a～13n。应予说明，基板14的纵向的长度为20mm以上且100mm以下，横向的长度为10mm以上且60mm以下。
绝缘板11由热传导性优异的氧化铝、氮化铝、氮化硅等高热传导性的陶瓷构成。应予说明，绝缘板11的厚度为0.1mm以上且1.0mm以下。
金属板12由热传导性优异的铝、铁、银、铜或者至少含有这些金属中的一种的合金等金属构成。应予说明，金属板12的厚度为0.1mm以上且4.0m m以下。
导电图案13a～13n由导电性优异的铜或者铜合金等金属构成。应予说明，形成在绝缘板11上的导电图案13a～13n为一例，也可以是除此情况以外的图案的形状、个数。应予说明，导电图案13a～13n的厚度为0.1mm以上且4.0mm以下。
另外，导电图案13a～13n以相对于绝缘板11的各边设置以下的沿面距离的方式配置在绝缘板11。导电图案13a、13b、13d、13e(的面向外侧(图1中右侧)的侧面)相对于绝缘板11的图1中右边设有沿面距离W1。以下，在导电图案13a～13n中，将面向基板14的外周侧的侧面称作第1侧面。例如，在图2中，侧面13a1为第1侧面。导电图案13e、13f、13h、13i的第1侧面(图1中下侧)相对于绝缘板11的图1中下边设有沿面距离W2。导电图案13i、13k、13l、13n的第1侧面(图1中左侧)相对于绝缘板11的图1中左边设有沿面距离W1。导电图案13m、13n、13g、13a的第1侧面(图1中上侧)相对于绝缘板11的图1中上边设有沿面距离W2。应予说明，沿面距离W1例如为0.6mm，沿面距离W2例如比沿面距离W1长，为1.5mm。
作为具有这样的结构的基板14，例如，可以使用DCB(Direct Copper Bonding：直接敷铜)基板、AMB(Active Metal Brazed：活性金属钎焊)基板。基板14能够使在半导体元件18产生的热经由导电图案13、绝缘板11、金属板12和位于金属板12与金属基座板15之间的焊料16向金属基座板15侧传导。
半导体元件18包括例如IGBT、功率MOSFET等开关元件。这样的半导体元件18例如在背面具备漏电极(或者集电极)来作为主电极，在正面具备栅电极和源电极(或者发射电极)作为主电极。
另外，根据需要，半导体元件18包括SBD(Schottky Barrier Diode：肖特基势垒二极管)、FWD(Free Wheeling Diode：续流二极管)等二极管。这样的半导体元件18在背面具有阴电极作为主电极，在正面具有阳电极作为主电极。
这样的半导体元件18，其背面侧例如通过焊料(省略图示)接合到导电图案13g上。另外，半导体元件18不限于此，也可以有多个，适当地接合在导电图案13上。
应予说明，在基板14上，导电图案13之间、预定的导电图案13和半导体元件18之间通过键合线(省略图示)分别电连接。由此，构成含有半导体元件18的预定的电路。
焊料16例如，使用不含有铅的银系、金系、铜系或者锡系焊料。在将基板14接合于金属基座板15时，首先，在金属基座板15的基板14的接合区域涂布焊膏或者设置焊料板，并且在其上配置基板14。接着，进行加热而使焊膏(或者焊料板)熔融，然后进行固化。由此，能够隔着焊料16将基板14的金属板12接合在金属基座板15。应予说明，金属基座板15和金属板12之间的焊料16的厚度为0.05mm以上且0.5mm以下。
此时，根据金属基座板15的翘曲状态，焊料16的流动方向改变，另外，因基板14相对于金属基座板15的位置匹配的误差会导致焊料16从基板14的外周溢出。
但是，难以确定该焊料16的溢出部分。例如，在图1的情况下，如后述那样，与金属基座板15的基板14的图1中的左边和右边平行地分别形成有阻挡部件17a、17b。因此，可抑制焊料16从基板14的图1中的左边和右边的溢出。另一方面，焊料16的溢出部分16a、16b分别从基板14的图1中的上边和下边流出。
金属基座板15通过热传导性优异的例如铝、铁、银、铜或者至少由这些金属中的一种构成的合金、由铝和碳化硅构成的复合材料、由镁和碳化硅构成的复合材料等构成。另外，为了提高耐腐蚀性，例如，可以将镍等材料通过镀覆处理等形成在金属基座板15的表面。具体地，除了镍，还有镍-磷合金、镍-硼合金等。
另外，金属基座板15沿基板14的图1中的右边和左边分别以带状形成有阻挡部件17a、17b。阻挡部件17a、17b形成为使焊料16不向余下的部分(例如，基板14的图1中的从右边向外侧以及从左边向外侧)流出。这样的阻挡部件17a、17b由焊料润湿性比金属基座板15差的材料构成。例如，可以使用环氧树脂和/或丙烯酸树脂等有机系或者碳酸盐和/或硅酸盐等无机系。形成在金属基座板15上的阻挡部件17a、17b的宽度为0.2mm以上且5.0mm以下。
应予说明，能够将冷却器(省略图示)隔着焊料或者银焊料等接合在该金属基座板15的背面侧，或者，能够将冷却器(省略图示)隔着导热膏等机械地安装在该金属基座板15的背面侧。由此还能够提高散热性。此情况下的冷却器例如通过热传导性优异的铝、铁、银、铜或者至少由这些金属中的一种构成的合金等构成。另外，作为冷却器，可以使用散热片、或者由多个散热片构成的散热器以及基于水冷的冷却装置等。另外，金属基座板15可以与这样的冷却器构成为一体。在此情况下，由热传导性优异的铝、铁、银、铜或者至少这些金属中的一种构成。并且，为了提高耐腐蚀性，例如，可以将镍等材料通过镀覆处理等形成在与冷却器一体化的散热板的表面。具体地，除了镍，还有镍-磷合金、镍-硼合金等。
在这样的半导体装置10中，在金属基座板15的基板14的图1中的左边和右边分别以带状形成有阻挡部件17a、17b。因此，通过阻挡部件17a、17b抑制焊料16从半导体装置10的基板14的左边和右边向金属基座板15的外周流出。例如，在图1中的基板14的右边，如图2所示，阻挡部件17a的基板14侧的边缘部17a1形成在绝缘板11的侧面11a的正下方的位置15b。此时，通过阻挡部件17a抑制焊料16从基板14和金属基座板15之间流出。由此，防止焊料16从基板14溢出，焊料16虽然覆盖绝缘板11的突出部的背面11b的一部分，但不覆盖绝缘板11的侧面11a，能够确保导电图案13a和焊料16之间的绝缘距离L1(虚线)。优选地，绝缘距离L1至少包括与绝缘板11的侧面11a的高度相当的长度的一部分。由此，能够将导电图案13a和绝缘板11之间的沿面距离W1减小(至少比未形成有阻挡部件17a、17b的情况下的沿面距离W2小)。因此，能够使基板14的图1中的宽度Wa小于例如图9的基板140(没有阻挡部件)的宽度Wb，能够实现半导体装置10的小型化。另外，可以增大基板14的图1中的宽度Wa方向的导电图案13的配置区域。
应予说明，半导体装置10中的阻挡部件17a、17b能够形成在基板14的图1中的上边和下边而代替形成在基板14的图1中的左边和右边。其中，若将阻挡部件17a、17b形成在基板14的图1中的左边和右边，并且形成在图1中的上边和下边(以包围基板14的整个外周的方式形成)，则在焊料接合时，焊料16无处逃离，导致焊料16飞散到导电图案13a～13n、半导体元件18等。然后，因飞散的焊料16使导电图案13a～13n、半导体元件18短路，导致半导体装置10的可靠性下降。因此，在基板14的外周形成阻挡部件17a、17b的情况下，需要设置供焊料16逃离的空隙。进一步优选地，阻挡部件17a、17b沿基板14的外周中的一对对置的边而形成。由此，焊料接合时的基板14下的焊料16的流动变得顺畅。进而，能够缩短沿面距离，同时能够抑制局部的焊料16的流出和/或焊料16的飞散。
应予说明，在图1的半导体装置10中，这样在未形成有阻挡部件17a、17b的基板14的图1中的上边和下边焊料16的溢出部分16a、16b从基板14分别向金属基座板15的外周流出。例如，如图3所示，在半导体装置10中，在金属基座板15的基板14的图1中的上边，来自于基板14和金属基座板15之间的焊料16的溢出部分16a流出，覆盖绝缘板11的侧面11a。因此，为了充分确保导电图案13a和焊料16(溢出部分16a)之间的绝缘距离L2，将导电图案13a和绝缘板11的沿面距离W2设定为比沿面距离W1长。
这里，使用图2、图4和图5说明阻挡部件17a、17b的相对于基板14的金属基座板15上的形成位置。
图4和图5是用于说明第1实施方式的半导体装置的阻挡部件的位置的截面图。应予说明，图4和图5的半导体装置10的截面位置为图1的点划线X1-X1。
导电图案13a和焊料16之间的绝缘距离L1优选为至少包括与绝缘板11的侧面11a的高度相当的长度的一部分。因此，考虑阻挡部件17a的基板14侧的边缘部17a1在金属基座板15上，形成在从金属板12的侧面12a的正下方的位置15a(图4)起到绝缘板11的侧面11a的正下方的位置15b(图2)，进而，到绝缘板11的侧面11a的正下方的位置15b的附近(图5)为止的之间。
以下，在金属板12中，将面向基板14的外周侧的侧面称作第2侧面。例如，侧面12a为第2侧面。同样地，在绝缘板11中，将面向基板14的外周侧的侧面称作第3侧面。例如，侧面11a为第3侧面。在金属基座板15上，将侧面12a(第2侧面)的正下方的位置15a称作第1位置。同样地，在金属基座板15上，将侧面11a(第3侧面)的正下方的位置15b称作第3位置。
应予说明，在图2、图4、图5中，侧面13a1(第1侧面(导电图案13a中的、面向基板14的外周侧的侧面))和侧面12a(第2侧面(在金属板12中，面向基板14的外周侧的侧面))与侧面11a(第3侧面(在绝缘板11中，面向基板14的外周侧的侧面))距离相同，但也可以不同。在基板14中，侧面11a(第3侧面)位于最外周即可，侧面13a1(第1侧面)可以与侧面12a(第2侧面)相比位于内侧，侧面12a(第2侧面)也可以与侧面13a1(第1侧面)相比位于内侧。
在图4的情况下，金属基座板15上的阻挡部件17a的基板14侧的边缘部17a1形成在位置15a(第1位置)，由此绝缘板11的突出部的背面11b不被焊料16覆盖。导电图案13a相对于焊料16的绝缘距离L1包括突出部的背面11b的长度、与绝缘板11的侧面11a的高度相当的长度、沿面距离W1。能够使绝缘距离L1最长。因此，在此情况下，可以使导电图案13a的相对于绝缘板11的沿面距离W1最小。应予说明，如果阻挡部件17a的基板14侧的边缘部17a1形成在与位置15a(第1位置)相比靠基板14内侧(金属板12和金属基座板15之间)，则金属板12和金属基座板15之间的基于焊料16的接合强度下降，因此是不优选的。
另外，在图2的情况下，金属基座板15上的阻挡部件17a的基板14侧的边缘部17a1形成在位置15b(第3位置)。因此，焊料16覆盖绝缘板11的突出部的背面11b的一部分。导电图案13a相对于焊料16的绝缘距离L1包括突出部的背面11b的未被焊料16覆盖的部分的长度、与绝缘板11的侧面11a的高度相当的长度、沿面距离W1。由此，能够在导电图案13a和焊料16之间设置足够的绝缘距离L1。因此，能够缩短导电图案13a相对于绝缘板11的沿面距离W1。
因此，根据上述的图2～图4的记载，阻挡部件17a以使其边缘部17a1配置在位置15a(第1位置)(图4)和位置15b(第3位置)(图2)之间的方式形成在金属基座板15上。由此，与未配置阻挡部件17a的情况(图3)相比，能够增大导电图案13a和焊料16之间的绝缘距离L1。因此，能够将导电图案13a和绝缘板11之间的沿面距离W1(图2和图4)设定为比沿面距离W2(图3)短。
另外，在图5的情况下，金属基座板15上的阻挡部件17a的基板14侧的边缘部17a1形成在位置15b(第3位置)附近。因此，由于焊料16覆盖绝缘板11的突出部的背面11b，所以导电图案13a相对于焊料16的绝缘距离L1包括与绝缘板11的侧面11a的高度相当的长度和沿面距离W1。由此，能够在导电图案13a和焊料16之间设置足够的绝缘距离L1。
应予说明，阻挡部件17a的在金属基座板15上的形成位置相对于导电图案13b、13d、13e也相同。另外，阻挡部件17b的在金属基座板15上的形成位置与阻挡部件17a同样地相对于导电图案13i、13k、13l、13n而形成。
进而，使用图6说明将图5的情况的阻挡部件17a从绝缘板11的侧面11a的正下方的位置15b(第3位置)附近向金属基座板15的外周侧移动而形成的情况。
图6是用于说明第1实施方式的半导体装置的阻挡部件的位置的截面图。应予说明，在图6中，将从金属基座板15的正面起到绝缘板11的正面为止的高度设为H，将从金属基座板15的绝缘板11的侧面11a(第3侧面)的正下方的位置15b(第3位置)起到阻挡部件17a的边缘部17a1为止的长度设为L。
在以(由虚线表示的)阻挡部件17a的边缘部17a1配置在位置15c(以下，称作第2位置)的方式形成的情况下，焊料16的从基板14的(由虚线表示的)溢出部分16a覆盖绝缘板11的突出部的背面11b和侧面11a整个面。在此情况下的L(＝Lmax)由下式(1)表示。
L＝H/(tanα)＝Lmax···(1)
其中，α为利用阻挡部件17a制止流出时的焊料16的溢出部分16a中的、金属基座板15与焊料16的接触角。该接触角α能够通过焊料16的材质、金属基座板15的表面状态、焊料熔融时的温度等而控制。优选地，该接触角α为30°以上且60°以下。在接触角α为30°的情况下，Lmax＝H√3。例如，基板14的绝缘板11的厚度为0.64mm，金属板12的厚度为0.40mm，金属基座板15和金属板12之间的焊料16的厚度为0.20mm，在接触角α为30°的情况下，Lmax为2.15mm。
在此情况下，为了充分地确保导电图案13a和焊料16(溢出部分16a)之间的绝缘距离，导电图案13a需要相对于绝缘板11增大沿面距离。因此，导电图案13a的侧面13a1(第1侧面)需要在例如由虚线表示的位置。
对于阻挡部件17a，将其边缘部17a1从位置15c(第2位置)沿箭头A方向向绝缘板11的侧面11a的正下方的位置15b(第3位置)侧移动。于是，由于阻挡部件17a的边缘部17a1处的焊料16的接触角α固定，所以覆盖绝缘板11的侧面11a(第3侧面)的焊料16的溢出部分16a向箭头B方向移动。因此，绝缘板11的侧面11a(第3侧面)露出，导电图案13a和焊料16之间的绝缘距离变长。随之而来地，能够将导电图案13a的侧面13a1(第1侧面)从由虚线表示的位置向由实线表示的位置(箭头C方向)扩张。
因此，根据上述的图2～图6的记载，阻挡部件17a以使其边缘部17a1配置在位置15a(第1位置)(图4)和位置15c(第2位置)(图6)之间的方式形成在金属基座板15上，以增大导电图案13a和焊料16之间的绝缘距离。此时，位置15b(第3位置)和位置15c(第2位置)之间基于(0＜)L＜Lmax的条件。
应予说明，阻挡部件17a的在金属基座板15上的形成位置相对于导电图案13b、13d、13e也相同。另外，阻挡部件17b的在金属基座板15上的形成位置与阻挡部件17a同样地相对于导电图案13i、13k、13l、13n而形成。
由此，上述半导体装置10具有：具有绝缘板11、形成在绝缘板11的背面的金属板12和形成在绝缘板11的正面的导电图案13的基板14；隔着焊料16在正面接合有基板14的金属板12的金属基座板15；在俯视下与导电图案13的面向外侧的侧面平行地以带状形成在金属基座板15上的阻挡部件17a。
此时，阻挡部件17a的基板14侧的边缘部17a1形成在绝缘板11的面向外侧的侧面11a(第3侧面)的正下方的金属基座板15上、即位置15b(第3位置)的附近。具体地，边缘部17a1形成在金属板12的面向外侧的侧面12a(第2侧面)的正下方的金属基座板15上的位置15a(第1位置)和位置15c(第2位置)之间。位置15c(第2位置)是与位置15b(第3位置)相距“从金属基座板15的正面到绝缘板11的正面为止的高度H”除以“金属基座板15与焊料16的接触角α的正切值(tanα)”而得到的距离(H/(tanα))的位置。例如，阻挡部件17a的基板14侧的边缘部17a1形成在位置15a(第1位置)和从位置15b(第3位置)向外侧离开H√3而得到的位置15c(第2位置)之间。应予说明，阻挡部件17b的情况也与上述相同。
由此，由于能够充分地设置导电图案13相对于焊料16的绝缘距离，所以能够减小导电图案13和绝缘板11之间的沿面距离。因此，能够减小绝缘板11的面积，由此能够使半导体装置10的面积尺寸小型化，并且，能够减少击穿的发生。
[第2实施方式]
使用图7说明第2实施方式的半导体装置10a。
图7是第2实施方式的半导体装置的俯视图。
半导体装置10a具有：3个基板14、24、34和隔着焊料(省略图示)并联地接合有基板14、24、34的金属基座板25。
与第1实施方式的基板14相同，基板24、34分别具有：绝缘板21、31、形成在绝缘板21、31的背面的金属板(省略图示)和形成在绝缘板21、31的正面的导电图案23a～23n、33a～33n。
绝缘板21、31由与第1实施方式的绝缘板11相同的材质构成。金属板由与第1实施方式的金属板12相同的材质构成。另外，导电图案23a～23n、33a～33n由与第1实施方式的导电图案13a～13n相同的材质构成。
金属基座板25由与第1实施方式的金属基座板15相同的材质构成，并进行与金属基座板15相同的镀覆处理等。另外，金属基座板25构成为在俯视下为矩形。
在这样的金属基座板25的正面的正中央接合有基板14，在基板14的图7中的右边和左边分别沿基板14形成有阻挡部件17a、17b。另外，在金属基座板25的正面的基板14的左侧夹着阻挡部件17b而接合有基板24，在金属基座板25的正面的基板14的右侧夹着阻挡部件17a而接合有基板34。
此时，与第1实施方式相同地，在基板14中，导电图案13a、13b、13d、13e可以相对于绝缘板11的图7中的右边设置沿面距离W1(省略图示)。导电图案13e、13f、13h、13i可以相对于绝缘板11的图7中的下边设置沿面距离W2。导电图案13i、13k、13l、13n相对于绝缘板11的图7中的左边设有沿面距离W1(省略图示)。导电图案13m、13n、13g、13a可以相对于绝缘板11的图7中的上边设置沿面距离W2。
因此，在基板14中，与第1实施方式(图2、图4和图5)相同地，通过形成阻挡部件17a，导电图案13a、13b、13d、13e相对于绝缘板11能够设置比沿面距离W2小的沿面距离W1。同样，通过形成阻挡部件17b，导电图案13i、13k、13l、13n相对于绝缘板11能够设置比沿面距离W2小的沿面距离W1。
另外，在基板24中，导电图案23a、23b、23d、23e能够相对于绝缘板21的图7中的右边设置沿面距离W1。导电图案23e、23f、23h、23i能够相对于绝缘板21的图7中的下边设置沿面距离W2。导电图案23i、23k、23l、23n能够相对于绝缘板21的图7中的左边设置沿面距离W2。导电图案23m、23n、23g、23a能够相对于绝缘板21的图7中的上边设置沿面距离W2。
因此，形成有阻挡部件17b的基板24的图7中的右边侧的导电图案23a、23b、23d、23e与第1实施方式(图2、图4和图5)相同，利用阻挡部件17b抑制焊料的流出。因此，导电图案23a、23b、23d、23e能够相对于焊料维持足够的绝缘距离，能够使导电图案23a、23b、23d、23e相对于绝缘板21的沿面距离W1比沿面距离W2小。
应予说明，由于焊料可能会溢出，所以基板24的未形成有阻挡部件17b的导电图案23e、23f、23i、23k、23l、23n、23g、23a相对于绝缘板21的图7中的下边、左边、上边设置有比沿面距离W1长的沿面距离W2。
另外，在基板34中，导电图案33a、33b、33d、33e能够相对于绝缘板31的图7中的右边设置沿面距离W2。导电图案33e、33f、33h、33i能够相对于绝缘板31的图7中的下边设置沿面距离W2。导电图案33i、33k、33l、33n能够相对于绝缘板31的图7中的左边设置沿面距离W1。导电图案33m、33n、33g、33a能够相对于绝缘板31的图7中的上边设置沿面距离W2。
因此，形成有阻挡部件17a的基板34的左边侧的导电图案33i、33k、33l、33n与第1实施方式(图2、图4和图5)相同，通过阻挡部件17a抑制焊料的流出。因此，导电图案33i、33k、33l、33n能够相对于焊料维持足够的绝缘距离，能够使导电图案33i、33k、33l、33n相对于绝缘板31的沿面距离W1小于沿面距离W2。
应予说明，由于焊料可能会溢出，所以基板34的未形成有阻挡部件17a的导电图案33a、33b、33d、33e、33f、33g、33i、33m、33n相对于绝缘板31的图7中的右边、下边、上边设置有比沿面距离W1长的沿面距离W2。
但是，在俯视下为矩形的金属基座板25其正面的中心部在下侧向下凸(凹状)地翘曲的倾向大。因此，如图7所示地将基板14、24、34与金属基座板25接合的焊料(省略图示)在金属基座板25上向图7的虚线箭头方向流动。因此，将阻挡部件17a、17b分别在基板14的图7中的右边和左边形成。由此，能够抑制焊料在金属基座板25上向图7的虚线箭头方向流动。
如上所述，图7的半导体装置10a在金属基座板25上，夹着阻挡部件17a、17b在基板14的侧部分别形成其它的基板24、34。由此，能够在少量的阻挡部件17a、17b下有效地减小导电图案13和绝缘板11之间的沿面距离。因此，能够使半导体装置10a的面积尺寸小型化，并且，能够减少击穿的发生。进而，抑制焊料横跨基板14、24、34流动，因此在基板14、24、34间能得到均匀的焊料的量。因此能够防止在基板14、24、34和金属基座板25之间的间隙的焊料中产生空隙、未接合部，并抑制来自于基板14、24、34的过剩的焊料的溢出。
[第3实施方式]
使用图8说明第3实施方式的半导体装置10b。
图8是第3实施方式的半导体装置的俯视图。
半导体装置10b具有：基板44和隔着焊料(省略图示)接合有基板44的金属基座板45。
与第1实施方式的基板14相同，基板44具有：绝缘板41、形成在绝缘板41的背面的金属板(省略图示)、和形成在绝缘板41的正面的导电图案43a～43n。
应予说明，绝缘板41由与第1实施方式的绝缘板11相同的材质构成。金属板由与第1实施方式的金属板12相同的材质构成。另外，导电图案43a～43n由与第1实施方式的导电图案13a～13n相同的材质构成。
金属基座板45由与第1实施方式的金属基座板15相同的材质构成，并进行与第1实施方式的金属基座板15相同的镀覆处理等。
在这样的金属基座板45的正面隔着焊料接合有基板44的背面的金属板，而阻挡部件27a1、27b1、27b2、27c1沿基板44的各边适当地形成。
具体地，阻挡部件27a1在基板44的图8中的右边侧，与导电图案43a的面向右侧的侧面对置地形成在金属基座板45上。阻挡部件27b1在基板44的图8中的左边侧，与导电图案43i的面向左侧的侧面对置地形成在金属基座板45上。阻挡部件27b2在基板44的图8中的左边侧，与导电图案43l的面向左侧的侧面对置地形成在金属基座板45上。阻挡部件27c1在基板44的图7中的下边侧，与导电图案43h的面向下侧的侧面对置地形成在金属基座板45上。
即，与阻挡部件27a1、27b1、27b2、27c1对置的导电图案43a、43i、43l、43h与第1实施方式相同，通过阻挡部件27a1、27b1、27b2、27c1抑制焊料的流出。因此，导电图案43a、43i、43l、43h能够相对于焊料确保足够的绝缘距离，能够使导电图案43a、43i、43l、43h相对于绝缘板51的沿面距离W1比沿面距离W2小。
这样，导电图案43a、43i、43l、43h以与阻挡部件27a1、27b1、27b2、27c1对置的方式形成，由此例如与图9的导电图案13a、13i、13l、13h相比能够扩张主面的面积。
另外，阻挡部件27a1、27b1、27b2、27c1不限于使导电图案43a、43i、43l、43h的主面的面积扩张的情况，鉴于金属基座板45的翘曲状态等，也可以形成在焊料易于从基板44流出的位置。

Claims (6)

1.一种半导体装置，其特征在于，具备：
基板，其具有绝缘板、形成在所述绝缘板的背面的金属板、和形成在所述绝缘板的正面的导电图案；
基座板，其隔着接合部件在主面接合有所述基板的所述金属板；以及
阻挡部件，其在俯视下与所述导电图案的面向外侧的第1侧面平行地以带状形成在所述基座板上，
所述阻挡部件的所述基板侧的边缘部形成在所述基座板上的第1位置和第2位置之间，所述第1位置处于所述金属板的面向所述外侧的第2侧面的正下方，所述第2位置为所述基座板上的与所述第1位置相比更靠所述外侧的位置，
所述第2位置与所述基座板上的位于所述绝缘板的面向所述外侧的第3侧面的正下方的第3位置相距以下距离，该距离是由从所述基座板的所述主面起到所述绝缘板的所述正面为止的高度除以所述基座板与所述接合部件的接触角的正切值而得到的。
2.一种半导体装置，其特征在于，具备：
基板，其具有绝缘板、形成在所述绝缘板的背面的金属板、和形成在所述绝缘板的正面的导电图案；
基座板，其隔着接合部件在主面接合有所述基板的所述金属板；以及
阻挡部件，其在俯视下与所述导电图案的面向外侧的第1侧面平行地以带状形成在所述基座板上，
所述阻挡部件的所述基板侧的边缘部形成在所述基座板上的第1位置和第2位置之间，所述第1位置处于所述金属板的面向所述外侧的第2侧面的正下方，所述第2位置为所述基座板上的与所述第1位置相比更靠所述外侧的位置，
所述第2位置与所述基座板上的位于所述绝缘板的面向所述外侧的第3侧面的正下方的第3位置相距以下距离，该距离是由将从所述基座板的所述主面起到所述绝缘板的所述正面为止的高度乘以3的平方根而得到的。
3.根据权利要求1记载的半导体装置，其特征在于，所述阻挡部件沿所述基板的外周中的一对对置的边而分别形成在所述基座板上。
4.根据权利要求1记载的半导体装置，其特征在于，所述阻挡部件的所述边缘部形成在所述基座板上的所述第1位置和所述第3位置之间。
5.根据权利要求1记载的半导体装置，其特征在于，所述阻挡部件在俯视下与所述导电图案的所述第1侧面对置而形成在所述基座板上。
6.根据权利要求3记载的半导体装置，其特征在于，在所述基座板上，夹着所述阻挡部件而在所述基板的侧部分别形成其它基板。
CN201810165646.3A 2017-04-17 2018-02-28 半导体装置 Active CN108735679B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-081631 2017-04-17
JP2017081631A JP6907671B2 (ja) 2017-04-17 2017-04-17 半導体装置

Publications (2)

Publication Number Publication Date
CN108735679A true CN108735679A (zh) 2018-11-02
CN108735679B CN108735679B (zh) 2024-03-26

Family

ID=63679236

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810165646.3A Active CN108735679B (zh) 2017-04-17 2018-02-28 半导体装置

Country Status (4)

Country Link
US (1) US10692800B2 (zh)
JP (1) JP6907671B2 (zh)
CN (1) CN108735679B (zh)
DE (1) DE102018202490A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112352310A (zh) * 2019-01-16 2021-02-09 富士电机株式会社 半导体装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04152663A (ja) * 1990-10-17 1992-05-26 Mitsubishi Electric Corp 半導体装置
CN1223541A (zh) * 1997-11-12 1999-07-21 国际商业机器公司 用于安装半导体集成电路小片的印刷电路板
CN1501490A (zh) * 2002-08-07 2004-06-02 三洋电机株式会社 电路装置及其制造方法
US20040149689A1 (en) * 2002-12-03 2004-08-05 Xiao-Shan Ning Method for producing metal/ceramic bonding substrate
JP2011100864A (ja) * 2009-11-06 2011-05-19 Toshiba Corp 半導体装置及びその製造方法
CN104347553A (zh) * 2013-07-23 2015-02-11 西安永电电气有限责任公司 一种挖槽阻焊型igbt模块底板
CN105304578A (zh) * 2014-07-15 2016-02-03 富士电机株式会社 半导体装置以及半导体装置的制造方法
CN105321936A (zh) * 2014-07-31 2016-02-10 富士电机株式会社 半导体装置及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3709873B2 (ja) * 2003-02-19 2005-10-26 ソニー株式会社 固体撮像装置及び撮像カメラ
JP2006049777A (ja) * 2004-08-09 2006-02-16 Mitsubishi Electric Corp 半導体集積装置
US20140339606A1 (en) * 2013-05-16 2014-11-20 Visera Technologies Company Limited Bsi cmos image sensor
JP2017005137A (ja) * 2015-06-11 2017-01-05 三菱電機株式会社 半導体装置及びその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04152663A (ja) * 1990-10-17 1992-05-26 Mitsubishi Electric Corp 半導体装置
CN1223541A (zh) * 1997-11-12 1999-07-21 国际商业机器公司 用于安装半导体集成电路小片的印刷电路板
CN1501490A (zh) * 2002-08-07 2004-06-02 三洋电机株式会社 电路装置及其制造方法
US20040149689A1 (en) * 2002-12-03 2004-08-05 Xiao-Shan Ning Method for producing metal/ceramic bonding substrate
JP2011100864A (ja) * 2009-11-06 2011-05-19 Toshiba Corp 半導体装置及びその製造方法
CN104347553A (zh) * 2013-07-23 2015-02-11 西安永电电气有限责任公司 一种挖槽阻焊型igbt模块底板
CN105304578A (zh) * 2014-07-15 2016-02-03 富士电机株式会社 半导体装置以及半导体装置的制造方法
CN105321936A (zh) * 2014-07-31 2016-02-10 富士电机株式会社 半导体装置及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112352310A (zh) * 2019-01-16 2021-02-09 富士电机株式会社 半导体装置

Also Published As

Publication number Publication date
JP6907671B2 (ja) 2021-07-21
US10692800B2 (en) 2020-06-23
CN108735679B (zh) 2024-03-26
JP2018182143A (ja) 2018-11-15
US20180301397A1 (en) 2018-10-18
DE102018202490A1 (de) 2018-10-18

Similar Documents

Publication Publication Date Title
US7816784B2 (en) Power quad flat no-lead semiconductor die packages with isolated heat sink for high-voltage, high-power applications, systems using the same, and methods of making the same
US9275921B2 (en) Semiconductor device
US20090166850A1 (en) High-Power Semiconductor Die Packages With Integrated Heat-Sink Capability and Methods of Manufacturing the Same
CN111052353B (zh) 半导体装置
US8664765B2 (en) Semiconductor device
US9159715B2 (en) Miniaturized semiconductor device
JP4146888B2 (ja) 半導体モジュールと半導体モジュールの製造方法
JP6086055B2 (ja) 半導体装置
US11637052B2 (en) Semiconductor device and semiconductor device manufacturing method
CN108735679A (zh) 半导体装置
US20230051389A1 (en) Semiconductor device and method of manufacturing semiconductor device
US11984386B2 (en) Semiconductor device
WO2021039816A1 (ja) 電気回路基板及びパワーモジュール
WO2019163941A1 (ja) パワーモジュール用基板およびパワーモジュール
CN113224022A (zh) 半导体模块和半导体模块的制造方法
JP7480715B2 (ja) 半導体装置
WO2022059288A1 (ja) 半導体装置
JP7294540B2 (ja) 半導体モジュール
US11337306B2 (en) Semiconductor device
JP7322467B2 (ja) 半導体装置
US20240007014A1 (en) Power conversion device
WO2024029385A1 (ja) 半導体装置
WO2023136264A1 (ja) 樹脂封止型半導体装置
JP7017098B2 (ja) 半導体装置
JP2016009819A (ja) パワー半導体モジュールおよびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant