JP2004281539A - 電子装置及びその製造方法、回路基板並びに電子機器 - Google Patents

電子装置及びその製造方法、回路基板並びに電子機器 Download PDF

Info

Publication number
JP2004281539A
JP2004281539A JP2003068280A JP2003068280A JP2004281539A JP 2004281539 A JP2004281539 A JP 2004281539A JP 2003068280 A JP2003068280 A JP 2003068280A JP 2003068280 A JP2003068280 A JP 2003068280A JP 2004281539 A JP2004281539 A JP 2004281539A
Authority
JP
Japan
Prior art keywords
chip component
electrode
wiring
electronic device
insulating portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003068280A
Other languages
English (en)
Other versions
JP3918936B2 (ja
Inventor
Nobuaki Hashimoto
伸晃 橋元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2003068280A priority Critical patent/JP3918936B2/ja
Priority to US10/788,295 priority patent/US20040227238A1/en
Priority to CNB2004100283702A priority patent/CN100424858C/zh
Publication of JP2004281539A publication Critical patent/JP2004281539A/ja
Application granted granted Critical
Publication of JP3918936B2 publication Critical patent/JP3918936B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2401—Structure
    • H01L2224/24011—Deposited, e.g. MCM-D type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405—Shape
    • H01L2224/24051—Conformal with the semiconductor or solid-state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2499—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids
    • H01L2224/24996—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/24998—Reinforcing structures, e.g. ramp-like support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2512—Layout
    • H01L2224/25175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/76—Apparatus for connecting with build-up interconnects
    • H01L2224/7615—Means for depositing
    • H01L2224/76151—Means for direct writing
    • H01L2224/76155—Jetting means, e.g. ink jet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82007—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting a build-up interconnect during or after the bonding process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
    • H01L2224/82102—Forming a build-up interconnect by additive methods, e.g. direct writing using jetting, e.g. ink jet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10157—Shape being other than a cuboid at the active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】本発明の目的は、基板に対する耐熱性の要求を減らし、半導体チップのストレスの発生を減らすことができ、汎用基板の使用を可能にすることにある。
【解決手段】電子装置は、配線パターン３３を有する基板３０と、基板３０の第１の面３１に搭載された第１の電極１４を有する第１のチップ部品１０と、基板３０の第２の面３２に搭載された第２の電極２４を有する第２のチップ部品２０と、第１のチップ部品１０の隣に設けられた樹脂からなる第１の絶縁部５０と、第２のチップ部品２０の隣に設けられた樹脂からなる第２の絶縁部６０と、第１の電極１４上から第１の絶縁部５０上を通って配線パターン３３上に至るように形成された第１の配線５４と、第２の電極２４上から第２の絶縁部６０上を通って配線パターン３３上に至るように形成された第２の配線６４と、を有する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、電子装置及びその製造方法、回路基板並びに電子機器に関する。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開２００１−２１６３３０号公報
【０００４】
【発明の背景】
従来、ＣＯＢ（Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）実装において、加熱を行うので基板に耐熱性が要求されるため、熱可塑性基板を使用することができず、安価な基板を使用することも難しかった。また、半導体チップに熱又は機械的外力を加えるので、ストレスの発生による不良をなくすことが難しかった。さらに、ワイヤボンディングを適用する場合、ワイヤの長さに制限があるため、汎用基板を使用することができなかった。あるいは、フェースダウンボンディングを適用する場合でも、半導体チップの電極配列に応じた専用の基板を使用する必要があるため、汎用基板を使用することができなかった。
【０００５】
本発明の目的は、基板に対する耐熱性の要求を減らし、半導体チップのストレスの発生を減らすことができ、汎用基板の使用を可能にすることにある。
【０００６】
【課題を解決するための手段】
（１）本発明に係る電子装置は、配線パターンを有する基板と、
前記基板の第１の面に搭載された、第１の電極を有する第１のチップ部品と、
前記基板の第２の面に搭載された、第２の電極を有する第２のチップ部品と、
前記第１のチップ部品の側方に設けられた、樹脂からなる第１の絶縁部と、
前記第２のチップ部品の側方に設けられた、樹脂からなる第２の絶縁部と、
前記第１の電極上から前記第１の絶縁部上を通って前記配線パターン上に至るように形成された第１の配線と、
前記第２の電極上から前記第２の絶縁部上を通って前記配線パターン上に至るように形成された第２の配線と、
を有する。本発明によれば、第１又は第２の電極と配線パターンを電気的に接続するときに、ワイヤボンディングやフェースダウンボンディングで行われるような高温加熱を避けることができる。したがって、基板に対する耐熱性の要求を減らし、第１及び第２のチップ部品のストレスの発生を減らすことができる。また、第１及び第２の配線を自由に形成できるので、汎用基板の使用が可能になる。
（２）本発明に係る電子装置は、配線パターンを有する基板と、
前記基板の第１の面に搭載された、第１の電極を有する第１のチップ部品と、
前記基板の第２の面に搭載された、第２の電極を有する第２のチップ部品と、
前記第１のチップ部品の側方に設けられた、前記第１のチップ部品から外方向に下がる第１の傾斜面を有する第１の絶縁部と、
前記第２のチップ部品の側方に設けられた、前記第２のチップ部品から外方向に下がる第２の傾斜面を有する第２の絶縁部と、
前記第１の電極上から前記第１の絶縁部上を通って前記配線パターン上に至るように形成された第１の配線と、
前記第２の電極上から前記第２の絶縁部上を通って前記配線パターン上に至るように形成された第２の配線と、
を有する。本発明によれば、第１又は第２の電極と配線パターンを電気的に接続するときに、ワイヤボンディングやフェースダウンボンディングで行われるような高温加熱を避けることができる。したがって、基板に対する耐熱性の要求を減らし、第１及び第２のチップ部品のストレスの発生を減らすことができる。また、第１及び第２の配線を自由に形成できるので、汎用基板の使用が可能になる。
（３）本発明に係る電子装置は、配線パターンを有する基板と、
前記基板に搭載された、第１の電極を有する第１のチップ部品と、
前記基板の前記第１のチップ部品が搭載された面の側で、前記第１のチップ部品とオーバーラップするように配置された、第２の電極を有する第２のチップ部品と、
前記第１のチップ部品の側方に設けられた、樹脂からなる第１の絶縁部と、
前記第２のチップ部品の側方に設けられた、樹脂からなる第２の絶縁部と、
前記第１の電極上から前記第１の絶縁部上を通って前記配線パターン上に至るように形成された第１の配線と、
前記第２の電極上から前記第２の絶縁部上を通って、前記配線パターンに電気的に接続されるように形成された第２の配線と、
を有する。本発明によれば、第１又は第２の電極と配線パターンを電気的に接続するときに、ワイヤボンディングやフェースダウンボンディングで行われるような高温加熱を避けることができる。したがって、基板に対する耐熱性の要求を減らし、第１及び第２のチップ部品のストレスの発生を減らすことができる。また、第１及び第２の配線を自由に形成できるので、汎用基板の使用が可能になる。
（４）本発明に係る電子装置は、配線パターンを有する基板と、
前記基板に搭載された、第１の電極を有する第１のチップ部品と、
前記基板の前記第１のチップ部品が搭載された面の側で、前記第１のチップ部品とオーバーラップするように配置された、第２の電極を有する第２のチップ部品と、
前記第１のチップ部品の側方に設けられた、前記第１のチップ部品から外方向に下がる第１の傾斜面を有する第１の絶縁部と、
前記第２のチップ部品の側方に設けられた、前記第２のチップ部品から外方向に下がる第２の傾斜面を有する第２の絶縁部と、
前記第１の電極上から前記第１の絶縁部上を通って前記配線パターン上に至るように形成された第１の配線と、
前記第２の電極上から前記第２の絶縁部上を通って、前記配線パターンに電気的に接続されるように形成された第２の配線と、
を有する。本発明によれば、第１又は第２の電極と配線パターンを電気的に接続するときに、ワイヤボンディングやフェースダウンボンディングで行われるような高温加熱を避けることができる。したがって、基板に対する耐熱性の要求を減らし、第１及び第２のチップ部品のストレスの発生を減らすことができる。また、第１及び第２の配線を自由に形成できるので、汎用基板の使用が可能になる。
（５）この電子装置において、
前記第１及び第２のチップ部品の間に一部が介在する絶縁層をさらに有し、
前記第２の絶縁部は、前記絶縁層上に形成され、
前記第２の配線は、前記絶縁層上を通るように形成されていてもよい。
（６）この電子装置において、
前記第２の配線と前記配線パターンとの間に介在する導電部をさらに有してもよい。
（７）この電子装置において、
前記絶縁層には貫通穴が形成されており、前記貫通穴に前記導電部が形成されていてもよい。
（８）本発明に係る電子装置の製造方法は、配線パターンが形成されてなる基板の第１の面に、第１の電極を有する第１のチップ部品を搭載すること、
前記基板の第２の面に、第２の電極を有する第２のチップ部品を搭載すること、
前記第１のチップ部品の側方に、樹脂によって第１の絶縁部を形成すること、
前記第２のチップ部品の側方に、樹脂によって第２の絶縁部を形成すること、
第１の配線を、前記第１の電極上から前記第１の絶縁部上を通って前記配線パターン上に至るように形成すること、及び、
第２の配線を、前記第２の電極上から前記第２の絶縁部上を通って前記配線パターン上に至るように形成すること、
を含む。本発明によれば、第１又は第２の電極と配線パターンを電気的に接続するときに、ワイヤボンディングやフェースダウンボンディングで行われるような高温加熱を避けることができる。したがって、基板に対する耐熱性の要求を減らし、第１及び第２のチップ部品のストレスの発生を減らすことができる。また、第１及び第２の配線を自由に形成できるので、汎用基板の使用が可能になる。
（９）本発明に係る電子装置の製造方法は、配線パターンが形成されてなる基板の第１の面に、第１の電極を有する第１のチップ部品を搭載すること、
前記基板の第２の面に、第２の電極を有する第２のチップ部品を搭載すること、
前記第１のチップ部品の側方に、前記第１のチップ部品から外方向に下がる第１の傾斜面を有するように第１の絶縁部を形成すること、
前記第２のチップ部品の側方に、前記第２のチップ部品から外方向に下がる第２の傾斜面を有するように第２の絶縁部を形成すること、
第１の配線を、前記第１の電極上から前記第１の絶縁部上を通って前記配線パターン上に至るように形成すること、及び、
第２の配線を、前記第２の電極上から前記第２の絶縁部上を通って前記配線パターン上に至るように形成すること、
を含む。本発明によれば、第１又は第２の電極と配線パターンを電気的に接続するときに、ワイヤボンディングやフェースダウンボンディングで行われるような高温加熱を避けることができる。したがって、基板に対する耐熱性の要求を減らし、第１及び第２のチップ部品のストレスの発生を減らすことができる。また、第１及び第２の配線を自由に形成できるので、汎用基板の使用が可能になる。
（１０）本発明に係る電子装置の製造方法は、配線パターンが形成されてなる基板に、第１の電極を有する第１のチップ部品を搭載すること、
前記基板の前記第１のチップ部品が搭載された面の側で、前記第１のチップ部品とオーバーラップするように、第２の電極を有する第２のチップ部品を配置すること、
前記第１のチップ部品の側方に、樹脂によって第１の絶縁部を形成すること、
前記第２のチップ部品の側方に、樹脂によって第２の絶縁部を形成すること、
第１の配線を、前記第１の電極上から前記第１の絶縁部上を通って前記配線パターン上に至るように形成すること、及び、
第２の配線を、前記第２の電極上から前記第２の絶縁部上を通って前記配線パターンに電気的に接続されるように形成すること、
を含む。本発明によれば、第１又は第２の電極と配線パターンを電気的に接続するときに、ワイヤボンディングやフェースダウンボンディングで行われるような高温加熱を避けることができる。したがって、基板に対する耐熱性の要求を減らし、第１及び第２のチップ部品のストレスの発生を減らすことができる。また、第１及び第２の配線を自由に形成できるので、汎用基板の使用が可能になる。
（１１）本発明に係る電子装置の製造方法は、配線パターンが形成されてなる基板に、第１の電極を有する第１のチップ部品を搭載すること、
前記基板の前記第１のチップ部品が搭載された面の側で、前記第１のチップ部品とオーバーラップするように、第２の電極を有する第２のチップ部品を配置すること、
前記第１のチップ部品の側方に、前記第１のチップ部品から外方向に下がる第１の傾斜面を有するように第１の絶縁部を形成すること、
前記第２のチップ部品の側方に、前記第２のチップ部品から外方向に下がる第２の傾斜面を有するように第２の絶縁部を形成すること、
第１の配線を、前記第１の電極上から前記第１の絶縁部上を通って前記配線パターン上に至るように形成すること、及び、
第２の配線を、前記第２の電極上から前記第２の絶縁部上を通って前記配線パターンに電気的に接続されるように形成すること、
を含む。本発明によれば、第１又は第２の電極と配線パターンを電気的に接続するときに、ワイヤボンディングやフェースダウンボンディングで行われるような高温加熱を避けることができる。したがって、基板に対する耐熱性の要求を減らし、第１及び第２のチップ部品のストレスの発生を減らすことができる。また、第１及び第２の配線を自由に形成できるので、汎用基板の使用が可能になる。
（１２）この電子装置の製造方法において、
前記第１及び第２のチップ部品の間に一部が介在するように絶縁層を形成することをさらに含み、
前記第２の絶縁部を、前記絶縁層上に形成し、
前記第２の配線を、前記絶縁層上を通るように形成してもよい。
（１３）この電子装置の製造方法において、
前記配線パターン上に導電部を形成することをさらに含み、
前記導電部上を通るように前記第２の配線を形成してもよい。
（１４）この電子装置の製造方法において、
前記絶縁層に貫通穴を形成することをさらに含み、
前記貫通穴に前記導電部を形成してもよい。
（１５）この電子装置の製造方法において、
導電性微粒子を含む分散液から、前記第１及び第２の配線を形成してもよい。
（１６）この電子装置の製造方法において、
前記第１及び第２の配線を形成する工程は、前記導電性微粒子を含む前記分散液を吐出することを含んでもよい。
（１７）本発明に係る回路基板は、上記電子装置が実装されてなる。
（１８）本発明に係る電子機器は、上記電子装置を有する。
【０００７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【０００８】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る電子装置を説明する図であって、図２のＩ−Ｉ線断面図である。図２は、本発明の実施の形態に係る電子装置を説明する平面図である。
【０００９】
電子装置は、第１のチップ部品１０を有する。第１のチップ部品１０は、半導体部品（例えば半導体チップ）等の能動部品（例えば集積回路部品等）であってもよい。第１のチップ部品１０には、図示しない集積回路が形成されていてもよい。第１のチップ部品１０が半導体チップである場合、電子装置を半導体装置ということができる。第１のチップ部品１０は、受動部品（抵抗器、キャパシタ、インダクタ等）であってもよい。
【００１０】
第１のチップ部品１０の上面１２には、複数の第１の電極１４が形成されている。上面１２は四辺形（例えば矩形）であってもよい。複数の第１の電極１４は、上面１２の周縁部（端部）に形成されていてもよい。例えば、複数の第１の電極１４は、上面１２の四辺に沿って配列されていてもよいし、二辺に沿って配列されていてもよい。少なくとも１つの第１の電極１４が、上面１２の中央部に配置されていてもよい。
【００１１】
上面１２には、少なくとも１層からなるパッシベーション膜１６が形成されていてもよい。パッシベーション膜１６は電気的絶縁膜である。パッシベーション膜１６は、樹脂でない材料（例えばＳｉＯ２又はＳｉＮ）のみで形成してもよいし、その上に樹脂（例えばポリイミド樹脂）からなる膜をさらに含んでもよい。パッシベーション膜１６には、第１の電極１４の少なくとも一部（例えば中央部）を露出させる開口が形成されている。すなわち、パッシベーション膜１６は、第１の電極１４の少なくとも中央部を避けて形成されている。第１の電極１４の端部にパッシベーション膜１６が載っていてもよい。パッシベーション膜１６は、上面１２の全周縁部を覆っていてもよい。
【００１２】
第１のチップ部品１０の裏面（上面１２とは反対側の面）１８には、電極が形成されていない。裏面１８は、図示しない集積回路と電気的に接続されていてもよいし、接続されていなくてもよい。裏面１８には、パッシベーション膜（電気的絶縁膜）が形成されていてもよいし、形成されていなくてもよい。裏面１８は、半導体（あるいは導体）で形成されていてもよい。第１のチップ部品１０の側面（上面１２及び裏面１８を除く面）には、パッシベーション膜（電気的絶縁膜）が形成されていてもよいし、形成されていなくてもよい。第１のチップ部品１０の側面には、電極が形成されていない。第１のチップ部品１０の側面は、半導体（あるいは導体）で形成されていてもよい。
【００１３】
電子装置は、第２のチップ部品２０を有する。第２のチップ部品２０は、上面２２、第２の電極２４、パッシベーション膜２６及び裏面２８（それぞれ、第１のチップ部品１０の上面１２、第１の電極１４、パッシベーション膜１６及び裏面１８と同じ内容が該当する。）を有していてもよい。
【００１４】
電子装置は、基板３０を有する。基板３０は、配線パターン３３を有する。配線パターン３３は、基板３０の第１の面３１に露出する第１の露出部３４を含む。第１の露出部３４上に、第１のチップ部品１０と配線パターン３３との電気的接続のための第１の配線５４が設けられる。第１の露出部３４は、図示しないランド（ラインよりも幅の広い部分）を有していてもよい。配線パターン３３は、基板３０の第２の面３２に露出する第２の露出部３６を含む。第２の露出部３６上に、第２のチップ部品２０と配線パターン３３との電気的接続のための第２の配線６４が設けられる。第２の露出部３６は、図示しないランド（ラインよりも幅の広い部分）を有していてもよい。
【００１５】
配線パターン３３が形成された基板３０を、配線基板ということができる。配線基板は、多層基板（両面基板を含む。）であってもよい。多層基板は、多層（２層以上）の導体パターンを含む。配線パターン３３は、基板３０に内蔵される導体パターン３８を含んでもよい。配線基板は、部品内蔵型配線基板であってもよい。詳しくは、基板３０の内部で、抵抗器、キャパシタ、インダクタ等の受動部品又は集積回路部品等の能動部品が導体パターン３８に電気的に接続されていてもよい。あるいは、導体パターン３８の一部を高抵抗値の材料で形成することで、抵抗器を形成してもよい。
【００１６】
基板３０に第１のチップ部品１０が搭載されている。第１のチップ部品１０の裏面１８が基板３０（詳しくはその第１の面３１）に対向している。第１のチップ部品１０と基板３０との間に第１の接着層４１が介在していてもよい。第１の接着層４１は、接着剤から形成されていてもよい。第１の接着層４１は、導電性を有していれば第１の露出部３４と第１のチップ部品１０の裏面１８とを電気的に接続することができる。または、第１の接着層４１は、電気的絶縁性を有していれば、第１の露出部３４と第１のチップ部品１０の裏面１８とを電気的に絶縁することができる。第１の接着層４１は、導電粒子が分散された電気的に絶縁性の樹脂から形成されてもよい。
【００１７】
基板３０に第２のチップ部品２０が搭載されている。第２のチップ部品２０の裏面２８が基板３０（詳しくはその第２の面３２）に対向している。第２のチップ部品２０と基板３０との間に第２の接着層４２が介在していてもよい。第２の接着層４２は、接着剤から形成されていてもよい。第２の接着層４２は、導電性を有していれば第２の露出部３６と第２のチップ部品２０の裏面２８とを電気的に接続することができる。または、第２の接着層４２は、電気的絶縁性を有していれば、第２の露出部３６と第２のチップ部品２０の裏面２８とを電気的に絶縁することができる。第２の接着層４２は、導電粒子が分散された電気的に絶縁性の樹脂から形成されてもよい。
【００１８】
電子装置は、第１の絶縁部５０を有する。第１の絶縁部５０は、電気的に絶縁性を有する材料（例えば樹脂）によって形成されている。第１の絶縁部５０は、第１の接着層４１とは異なる材料で形成してもよい。第１の絶縁部５０は、第１のチップ部品１０の隣に設けられている。第１の絶縁部５０は、第１のチップ部品１０を囲むように設けられていてもよいし、第１のチップ部品１０の第１の電極１４の隣にのみ設けられていてもよい。第１の絶縁部５０は、第１のチップ部品１０の側面に接触していてもよい。すなわち、第１の絶縁部５０と第１のチップ部品１０との間に隙間が形成されないようになっていてもよい。図１に示す例では、第１のチップ部品１０の高さを超えないように第１の絶縁部５０が設けられている。第１の絶縁部５０の上端が第１のチップ部品１０の上面（パッシベーション膜１６の表面）と同じ高さであってもよい。この場合、第１の絶縁部５０と第１のチップ部品１０との段差がない。第１のチップ部品１０の側面のうち半導体又は導体からなる部分のみを第１の絶縁部５０が覆っていてもよい。その場合、第１の絶縁部５０の上端は、パッシベーション膜１６の上面よりも低くなる。
【００１９】
第１の絶縁部５０は、第１のチップ部品１０から外方向に下がる第１の傾斜面５２を有する。第１の絶縁部５０の最も厚い部分が第１のチップ部品１０に最も近づくように位置し、最も薄い部分が第１のチップ部品１０から最も離れるように位置する。第１の絶縁部５０は、配線パターン３３（詳しくはその第１の露出部３４）の一部上に形成されてもよい。
【００２０】
電子装置は、第２の絶縁部６０を有する。第２の絶縁部６０は、電気的に絶縁性を有する材料（例えば樹脂）によって形成されている。第２の絶縁部６０は、第２の接着層４２とは異なる材料で形成してもよい。第２の絶縁部６０は、第２のチップ部品２０の隣に設けられている。第２の絶縁部６０は、第２のチップ部品２０を囲むように設けられていてもよいし、第２のチップ部品２０の第２の電極２４の隣にのみ設けられていてもよい。第２の絶縁部６０は、第２のチップ部品２０の側面に接触していてもよい。すなわち、第２の絶縁部６０と第２のチップ部品２０との間に隙間が形成されないようになっていてもよい。図１に示す例では、第２のチップ部品２０の高さを超えないように第２の絶縁部６０が設けられている。第２の絶縁部６０の上端が第２のチップ部品２０の上面（パッシベーション膜２６の表面）と同じ高さであってもよい。この場合、第２の絶縁部６０と第２のチップ部品２０との段差がない。第２のチップ部品２０の側面のうち半導体又は導体からなる部分のみを第２の絶縁部６０が覆っていてもよい。その場合、第２の絶縁部６０の上端は、パッシベーション膜２６の上面よりも低くなる。
【００２１】
第２の絶縁部６０は、第２のチップ部品２０から外方向に下がる第２の傾斜面６２を有する。第２の絶縁部６０の最も厚い部分が第２のチップ部品２０に最も近づくように位置し、最も薄い部分が第２のチップ部品２０から最も離れるように位置する。第２の絶縁部６０は、配線パターン３３（詳しくはその第２の露出部３６）の一部上に形成されてもよい。
【００２２】
電子装置は、第１の配線５４を有する。第１の配線５４の一部は、第１の電極１４上に形成されている。第１の配線５４は、パッシベーション膜１６上を通ってもよい。第１の配線５４は、第１の絶縁部５０上を通る。第１の絶縁部５０が樹脂で形成される場合、第１の絶縁部５０と第１の配線５４の密着性は、パッシベーション膜１６と第１の配線５４の密着性よりも高い。第１のチップ部品１０（例えばそのパッシベーション膜１６）と第１の絶縁部５０との段差が小さければ、第１の配線５４の断線を防止することができる。第１の配線５４は、配線パターン３３（詳しくはその第１の露出部３４）上に至るように形成されている。すなわち、第１の配線５４は、第１の電極１４と配線パターン３３を電気的に接続している。
【００２３】
電子装置は、第２の配線６４を有する。第２の配線６４の一部は、第２の電極２４上に形成されている。第２の配線６４は、パッシベーション膜２６上を通ってもよい。第２の配線６４は、第２の絶縁部６０上を通る。第２の絶縁部６０が樹脂で形成される場合、第２の絶縁部６０と第２の配線６４の密着性は、パッシベーション膜２６と第２の配線６４の密着性よりも高い。第２のチップ部品２０（例えばそのパッシベーション膜２６）と第２の絶縁部６０との段差が小さければ、第２の配線６４の断線を防止することができる。第２の配線６４は、配線パターン３３（詳しくはその第２の露出部３６）上に至るように形成されている。すなわち、第２の配線６４は、第２の電極２４と配線パターン３３を電気的に接続している。
【００２４】
電子装置は、複数の外部端子６６を有していてもよい。外部端子６６は、配線パターン３３（例えば第２の露出部３６）上に設けてもよい。外部端子６６は、ろう材から形成してもよい。ろう材は、導電性を有する金属（例えば合金）であって、溶融させて電気的な接続を図るためのものである。ろう材は、軟ろう（ｓｏｆｔ ｓｏｌｄｅｒ）又は硬ろう（ｈａｒｄ ｓｏｌｄｅｒ）のいずれであってもよい。ろう材として、鉛を含まないハンダ（以下、鉛フリーハンダという。）を使用してもよい。鉛フリーハンダとして、スズー銀（Ｓｎ―Ａｇ）系、スズ−ビスマス（Ｓｎ−Ｂｉ）系、スズ−亜鉛（Ｓｎ−Ｚｎ）系、あるいはスズ−銅（Ｓｎ−Ｃｕ）系の合金を使用してもよいし、これらの合金に、さらに銀、ビスマス、亜鉛、銅のうち少なくとも１つを添加してもよい。
【００２５】
外部端子６６を有するＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型のパッケージやＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）などが知られている。あるいは、外部端子６６を設けずに、配線パターン３３の一部（例えば第２の露出部３６）が外部との電気的接続部となっているＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）型のパッケージも知られている。
【００２６】
電子装置は、第１の封止材５８を有していてもよい。第１の封止材５８は、第１の配線５４と第１の電極１４との電気的接続部と、第１の配線５４と配線パターン３３との電気的接続部と、を少なくとも封止する。第１の封止材５８は、第１のチップ部品１０を封止してもよい。
【００２７】
電子装置は、第２の封止材６８を有していてもよい。第２の封止材６８は、第２の配線６４と第２の電極２４との電気的接続部と、第２の配線６４と配線パターン３３との電気的接続部と、を少なくとも封止する。第２の封止材６８は、第２のチップ部品２０を封止してもよい。
【００２８】
図３（Ａ）〜図３（Ｃ）は、本発明に係る電子装置の製造方法を説明する図である。図３（Ａ）に示すように、基板３０に第１のチップ部品１０を搭載する。詳しくは、第１のチップ部品１０を、その裏面１８が基板３０の第１の面３１に対向するように搭載する。接着剤を、基板３０及び第１のチップ部品１０の間に介在させて、第１の接着層４１を形成してもよい。
【００２９】
図３（Ｂ）に示すように、第１のチップ部品１０の隣に第１の絶縁部５０を形成する。第１の絶縁部５０は、第１の接着層４１を形成する接着剤とは別に、材料を設けて形成してもよい。第１の絶縁部５０は、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン（ＢＣＢ；ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ポリベンゾオキサゾール（ＰＢＯ；ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）等の樹脂で形成してもよい。絶縁部５０は、液状樹脂をポッティングにより形成してもよいし、ドライフィルムを固着することにより形成してもよい。第１の絶縁部５０は、第１のチップ部品１０から外方向に下がる第１の傾斜面５２を有するように形成する。第１のチップ部品１０の側面に接触するように第１の絶縁部５０を形成してもよい。
【００３０】
図３（Ｃ）に示すように、第１の配線５４を形成する。第１の配線５４は、第１の電極１４上から第１の絶縁部５０上を通って配線パターン３３（例えば第１の露出部３４）上に至るように形成する。導電性微粒子を含む分散液から、第１の配線５４を形成してもよい。例えば、インクジェット法を適用してもよい。詳しくは、導電性微粒子を含む分散液を、第１の電極１４、第１の絶縁部５０及び配線パターン３３（例えば第１の露出部３４）上に吐出して、第１の配線５４を形成してもよい。第１の配線５４の形成工程は、導電性微粒子を含む分散液を乾燥させて分散媒を除去することを含んでもよい。第１の配線５４の形成工程は、導電性微粒子を覆っているコート材を加熱分解することを含んでもよい。第１の配線５４の形成工程は、導電性微粒子同士を重合させることを含んでもよい。導電微粒子はナノ粒子であってもよい。この場合、分散液の体積抵抗率を下げることができる。
【００３１】
基板３０の第２の面３２の側でも上述したものと同様の工程が行われる。すなわち、図１に示すように、基板３０に第２のチップ部品２０を搭載する。詳しくは、第２のチップ部品２０を、その裏面２８が基板３０の第２の面３２に対向するように搭載する。接着剤を、基板３０及び第２のチップ部品２０の間に介在させて、第２の接着層４２を形成してもよい。
【００３２】
第２のチップ部品２０の隣に第２の絶縁部６０を形成する。第２の絶縁部６０は、第２の接着層４２を形成する接着剤とは別に、材料を設けて形成してもよい。第２の絶縁部６０は、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン（ＢＣＢ；ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ポリベンゾオキサゾール（ＰＢＯ；ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）等の樹脂で形成してもよい。絶縁部６０は、液状樹脂をポッティングにより形成してもよいし、ドライフィルムを固着することにより形成してもよい。第２の絶縁部６０は、第２のチップ部品２０から外方向に下がる第２の傾斜面６２を有するように形成する。第２のチップ部品２０の側面に接触するように第２の絶縁部６０を形成してもよい。
【００３３】
次に、第２の配線６４を形成する。第２の配線６４は、第２の電極２４上から第２の絶縁部６０上を通って配線パターン３３（例えば第２の露出部３６）上に至るように形成する。導電性微粒子を含む分散液から、第２の配線６４を形成してもよい。例えば、インクジェット法を適用してもよい。詳しくは、導電性微粒子を含む分散液を、第２の電極２４、第２の絶縁部６０及び配線パターン３３（例えば第２の露出部３６）上に吐出して、第２の配線６４を形成してもよい。第２の配線６４の形成工程は、導電性微粒子を含む分散液を乾燥させて分散媒を除去することを含んでもよい。第２の配線６４の形成工程は、導電性微粒子を覆っているコート材を加熱分解することを含んでもよい。第２の配線６４の形成工程は、導電性微粒子同士を重合させることを含んでもよい。導電微粒子はナノ粒子であってもよい。この場合、分散液の体積抵抗率を下げることができる。
【００３４】
図１に示すように、第１及び第２の封止材５８，６８の少なくとも一方を設けてもよい。第１及び第２の封止材５８，６８の少なくとも一方は、トランスファ・モールドやポッティングによって形成することができる。第１及び第２の封止材５８，６８の少なくとも一方は省略してもよい。
【００３５】
本実施の形態によれば、第１又は第２の電極１４，２４と配線パターン３３を電気的に接続するときに、ワイヤボンディングやフェースダウンボンディングで行われるような高温加熱を避けることができる。したがって、基板３０に対する耐熱性の要求を減らし、第１又は第２のチップ部品１０，２０のストレスの発生を減らすことができる。また、基板３０として汎用基板を使用し、第１又は第２のチップ部品１０，２０（その第１又は第２の電極１４，２４の配列等）に応じて第１又は第２の配線５４，６４を引き回すことができる。その場合、第１又は第２のチップ部品１０，２０の種類に応じて、配線パターン３３の異なる部分に第１又は第２の配線５４，６４を接続する。
【００３６】
（第２の実施の形態）
図４は、本発明の第２の実施の形態に係る電子装置を説明する図である。図４に示す電子装置は、第１の実施の形態で説明した第１のチップ部品１０、基板３０、第１の接着層４１、第１の絶縁部５０及び第１の配線５４を有する。
【００３７】
本実施の形態では、第１の面３１の側で、第１のチップ部品１０とオーバーラップするように配置された第２のチップ部品７０を有する。第２のチップ部品７０は、第２の電極７２を有する。第２のチップ部品７０について、その他の詳細は、第１の実施の形態で説明した第２のチップ部品２０の内容が該当する。
【００３８】
電子装置は、第２の絶縁部７４を有する。第２の絶縁部７４の内容は、第１の実施の形態で説明した第２の絶縁部６０の内容が該当する。第２の絶縁部７４と第２のチップ部品７０の関係は、第１の実施の形態で説明した第２のチップ部品２０と第２の絶縁部６０の関係が該当する。
【００３９】
電子装置は、第２の配線７６を有する。第２の配線７６の内容は、第１の実施の形態で説明した第２の配線６４の内容が該当する。第２の配線７６と第２の絶縁部７４又は第２のチップ部品７０との関係は、第１の実施の形態で説明した第２の配線６４と第２の絶縁部６０又は第２のチップ部品２０との関係が該当する。
【００４０】
電子装置は、第１及び第２のチップ部品１０，７０の間に一部が介在する絶縁層８０を有する。絶縁層８０には、第１の実施の形態で説明した第１の封止材５８の内容を適用してもよい。第２の絶縁部７４は、絶縁層８０上に形成されている。第２の配線７６は、絶縁層８０上を通るように形成されている。
【００４１】
電子装置は、第２の配線７６と配線パターン３３（例えば第１の露出部３４）との間に介在する導電部８２を有する。絶縁層８０に貫通穴８４が形成されており、貫通穴８４に導電部８２が形成されていてもよい。導電部８２によって、第２の配線７６と配線パターン３３（例えば第１の露出部３４）が電気的に接続される。
【００４２】
電子装置は、第２の封止材８８を有していてもよい。第２の封止材８８は、第１の実施の形態で説明した第２の封止材６８の内容が該当する。その他の内容は、第１の実施の形態で説明した内容が本実施の形態にも該当する。電子装置は、複数の外部端子８６を有していてもよい。外部端子８６には、第１の実施の形態で説明した外部端子６６の内容が該当する。
【００４３】
本実施の形態では、第１及び第２のチップ部品１０，７０がオーバーラップするように配置されているが、さらに第２のチップ７０とオーバーラップするように、少なくとも１つの（あるいは複数の）第３のチップ部品を設けてもよい。第３のチップ部品の内容は、第２のチップ部品７０の内容が該当する。また、本実施の形態の内容を、第１の実施の形態の内容と組み合わせてもよい。
【００４４】
本実施の形態に係る電子装置の製造方法は、上述した電子装置の構成から導くことができる内容を含み、第１の実施の形態で説明した製造方法を適用してもよい。本実施の形態でも、第１の実施の形態で説明した効果を達成することができる。
【００４５】
（変形例）
図５〜図１２は、本発明の第１又は第２の実施の形態に係る電子装置の変形例を説明する図である。以下の説明で、第１のチップ部品１０を第２のチップ部品２０，７０に置き換え、第１の絶縁部１００，１１０，１２０，１３０，１４５を、第２の絶縁部６０，７４に置き換えてもよい。
【００４６】
図５において、第１の絶縁部１００は、その一部が第１のチップ部品１０の上面１２（詳しくはパッシベーション膜１６）に載るように形成されている。第１の絶縁部１００の一部は、第１のチップ部品１０の第１の電極１４よりも周縁部側の部分に載っている。第１の電極１４が第１の絶縁部１００によって覆われることを防止するために、第１の電極１４から離れた位置（電極よりも周縁側の位置）までで第１の絶縁部１００を止めてもよい。あるいは、第１の電極１４のパッシベーション膜１６からの露出部に隣接するように第１の絶縁部１００を形成してもよい。その場合、配線１０２が、それとの密着性の低いパッシベーション膜１６に載らない。第１の絶縁部１００は、第１のチップ部品１０に隣接して上面１２から盛り上がる部分を有する。その他の構成は、図１に示す電子装置と同じ内容が該当する。
【００４７】
図６において、第１の絶縁部１１０は、その一部が第１のチップ部品１０の上面１２に載らないように形成されている。第１の絶縁部１１０は、第１のチップ部品１０に隣接して上面１２から盛り上がる部分を有する。第１の絶縁部１１０は、第１のチップ部品１０とは反対側に、階段状の部分を有する。その他の構成は、図１に示す電子装置と同じ内容が該当する。
【００４８】
図７において、第１の絶縁部１２０と第１の接着層１２２が一体化して形成されている。第１の接着層１２２は、第１の絶縁部１２０と同じ材料で形成されてなる。絶縁性の接着剤を基板３０及び第１のチップ部品１０の間に設け、基板３０及び第１のチップ部品１０の間に押圧力を加えて、接着剤を第１のチップ部品１０の隣に押し出して、接着剤から第１の絶縁部１２０及び第１の接着層１２２を形成してもよい。第１の絶縁部１２０の第１の傾斜面１２４は凹面（例えば、上面１２に垂直な断面において曲線を描く凹面）である。その他の構成は、図１に示す電子装置と同じ内容が該当する。また、図７に示す形態を他の実施の形態又は変形例に適用してもよい。
【００４９】
図８において、第１の絶縁部１３０と第１の接着層１３２が一体化して形成されている。第１の接着層１３２は、第１の絶縁部１３０と同じ材料で形成されてなる。絶縁性の接着剤を基板３０及び第１のチップ部品１０の間に設け、基板３０及び第１のチップ部品１０の間に押圧力を加えて、接着剤を第１のチップ部品１０の隣に押し出して、接着剤から第１の絶縁部１３０及び第１の接着層１３２を形成してもよい。第１の絶縁部１３０の第１の傾斜面１３４は凸面（例えば、上面１２に垂直な断面において曲線を描く凸面）である。その他の構成は、図１に示す電子装置と同じ内容が該当する。また、図８に示す形態を他の実施の形態又は変形例に適用してもよい。
【００５０】
図９において、第１のチップ部品１４０は、第１の面（第１の電極１４が形成された面）１４２から外方向に下がるように傾斜した側面１４４を有する。側面１４４が傾斜しているので、その上に、第１の絶縁部１４５を、傾斜した面を有するように設けやすい。第１のチップ部品１４０は、第１の面１４２とは反対側の第２の面１４６から垂直に立ち上がる側面１４８を含んでもよい。側面１４４，１４８が接続されていてもよい。その他の構成は、図１に示す電子装置と同じ内容が該当する。また、図９に示す形態を他の実施の形態又は変形例に適用してもよい。
【００５１】
側面１４４は、図１０（Ａ）に示すように、ウエハ（例えば半導体ウエハ）１５０を切断するときに形成してもよい。詳しくは、角フライスのように２つの切れ刃が角を以て接続されたカッタ（例えばダイシングソー）１５２を使用して、ウエハ１５０に傾斜面を有する溝（例えばＶ溝）を形成し、傾斜面によって側面１４４を形成してもよい。溝を形成した後、図１０（Ｂ）に示すように、溝の底面を、外周面に切れ刃を持つカッタ（例えばダイシングソー）１５４によって切断してもよい。こうすることで、第２の面１４６から垂直に立ち上がる側面１４８を形成することができる。
【００５２】
図１１において、第１のチップ部品１６０の側面１６４は、第１の面（第１の電極１４が形成された面）１６２から外方向に下がるように傾斜している。側面１６４は、第１の面１６２とは反対側の第２の面１６６からも傾斜している。その他の構成は、図１に示す電子装置と同じ内容が該当する。また、図１１に示す形態を他の実施の形態又は変形例に適用してもよい。
【００５３】
図１２において、第１のチップ部品１７０は、その端部に段１７２を有する。段１７２は、第１の面（第１の電極１４が形成された面）１７４から下がる（例えば垂直に下がる）面と、第１の面１７４とは反対側の第２の面１７６から立ち上がる（例えば垂直に立ち上がる）面と、これらの面を接続するために横方向（例えば第１又は第２の面１７４，１７６に平行な方向）に延びる面と、を含む。その他の構成は、図１に示す電子装置と同じ内容が該当する。また、図１２に示す形態を他の実施の形態又は変形例に適用してもよい。
【００５４】
図１３には、上述した実施の形態で説明した電子装置１が実装された回路基板１０００が示されている。この電子装置を有する電子機器として、図１４にはノート型パーソナルコンピュータ２０００が示され、図１５には携帯電話３０００が示されている。
【００５５】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】図１は、図２のＩ−Ｉ線断面図である。
【図２】図２は、本発明の第１の実施の形態に係る電子装置を説明する平面図である。
【図３】図３（Ａ）〜図３（Ｃ）は、本発明の第１の実施の形態に係る電子装置の製造方法を説明する図である。
【図４】図４は、本発明の第２の実施の形態に係る電子装置を説明する図である。
【図５】図５は、本発明の実施の形態に係る電子装置の変形例を説明する図である。
【図６】図６は、本発明の実施の形態に係る電子装置の変形例を説明する図である。
【図７】図７は、本発明の実施の形態に係る電子装置の変形例を説明する図である。
【図８】図８は、本発明の実施の形態に係る電子装置の変形例を説明する図である。
【図９】図９は、本発明の実施の形態に係る電子装置の変形例を説明する図である。
【図１０】図１０（Ａ）〜図１０（Ｂ）は、図９に示すチップ部品の製造方法を説明する図である。
【図１１】図１１は、本発明の実施の形態に係る電子装置の変形例を説明する図である。
【図１２】図１２は、本発明の実施の形態に係る電子装置の変形例を説明する図である。
【図１３】図１３は、本実施の形態に係る電子装置が実装された回路基板を示す図である。
【図１４】図１４は、本実施の形態に係る電子装置を有する電子機器を示す図である。
【図１５】図１５は、本実施の形態に係る電子装置を有する電子機器を示す図である。
【符号の説明】
１０…第１のチップ部品 １２…上面 １４…第１の電極 １６…パッシベーション膜 １８…裏面 ２０…第２のチップ部品 ２４…第２の電極 ２６…パッシベーション膜 ２８…裏面 ３０…基板 ３３…配線パターン ３４…第１の露出部 ３６…第２の露出部 ３８…導体パターン ４１…第１の接着層 ４２…第２の接着層 ５０…第１の絶縁部 ５２…第１の傾斜面 ５４…第１の配線 ５８…第１の封止材 ６０…第２の絶縁部 ６２…第２の傾斜面 ６４…第２の配線 ６６…外部端子 ６８…第２の封止材 ７０…第２のチップ部品 ７２…第２の電極 ７４…第２の絶縁部 ７６…第２の配線 ８０…絶縁層 ８２…導電部 ８４…貫通穴 ８８…第２の封止材 １００…第１の絶縁部 １０２…配線 １１０…第１の絶縁部 １２０…第１の絶縁部 １２２…第１の接着層１２４…第１の傾斜面 １３０…第１の絶縁部 １３２…第１の接着層 １３４…第１の傾斜面 １４０…第１のチップ部品 １４４…側面 １４５…第１の絶縁部 １４８…側面 １５０…ウエハ １６０…第１のチップ部品 １６４…側面 １７０…第１のチップ部品

Claims (18)

  1. 配線パターンを有する基板と、
    前記基板の第１の面に搭載された、第１の電極を有する第１のチップ部品と、
    前記基板の第２の面に搭載された、第２の電極を有する第２のチップ部品と、
    前記第１のチップ部品の側方に設けられた、樹脂からなる第１の絶縁部と、
    前記第２のチップ部品の側方に設けられた、樹脂からなる第２の絶縁部と、
    前記第１の電極上から前記第１の絶縁部上を通って前記配線パターン上に至るように形成された第１の配線と、
    前記第２の電極上から前記第２の絶縁部上を通って前記配線パターン上に至るように形成された第２の配線と、
    を有する電子装置。
  2. 配線パターンを有する基板と、
    前記基板の第１の面に搭載された、第１の電極を有する第１のチップ部品と、
    前記基板の第２の面に搭載された、第２の電極を有する第２のチップ部品と、
    前記第１のチップ部品の側方に設けられた、前記第１のチップ部品から外方向に下がる第１の傾斜面を有する第１の絶縁部と、
    前記第２のチップ部品の側方に設けられた、前記第２のチップ部品から外方向に下がる第２の傾斜面を有する第２の絶縁部と、
    前記第１の電極上から前記第１の絶縁部上を通って前記配線パターン上に至るように形成された第１の配線と、
    前記第２の電極上から前記第２の絶縁部上を通って前記配線パターン上に至るように形成された第２の配線と、
    を有する電子装置。
  3. 配線パターンを有する基板と、
    前記基板に搭載された、第１の電極を有する第１のチップ部品と、
    前記基板の前記第１のチップ部品が搭載された面の側で、前記第１のチップ部品とオーバーラップするように配置された、第２の電極を有する第２のチップ部品と、
    前記第１のチップ部品の側方に設けられた、樹脂からなる第１の絶縁部と、
    前記第２のチップ部品の側方に設けられた、樹脂からなる第２の絶縁部と、
    前記第１の電極上から前記第１の絶縁部上を通って前記配線パターン上に至るように形成された第１の配線と、
    前記第２の電極上から前記第２の絶縁部上を通って、前記配線パターンに電気的に接続されるように形成された第２の配線と、
    を有する電子装置。
  4. 配線パターンを有する基板と、
    前記基板に搭載された、第１の電極を有する第１のチップ部品と、
    前記基板の前記第１のチップ部品が搭載された面の側で、前記第１のチップ部品とオーバーラップするように配置された、第２の電極を有する第２のチップ部品と、
    前記第１のチップ部品の側方に設けられた、前記第１のチップ部品から外方向に下がる第１の傾斜面を有する第１の絶縁部と、
    前記第２のチップ部品の側方に設けられた、前記第２のチップ部品から外方向に下がる第２の傾斜面を有する第２の絶縁部と、
    前記第１の電極上から前記第１の絶縁部上を通って前記配線パターン上に至るように形成された第１の配線と、
    前記第２の電極上から前記第２の絶縁部上を通って、前記配線パターンに電気的に接続されるように形成された第２の配線と、
    を有する電子装置。
  5. 請求項３又は請求項４記載の電子装置において、
    前記第１及び第２のチップ部品の間に一部が介在する絶縁層をさらに有し、
    前記第２の絶縁部は、前記絶縁層上に形成され、
    前記第２の配線は、前記絶縁層上を通るように形成されてなる電子装置。
  6. 請求項３から請求項５のいずれかに記載の電子装置において、
    前記第２の配線と前記配線パターンとの間に介在する導電部をさらに有する電子装置。
  7. 請求項５を引用する請求項６記載の電子装置において、
    前記絶縁層には貫通穴が形成されており、前記貫通穴に前記導電部が形成されてなる電子装置。
  8. 配線パターンが形成されてなる基板の第１の面に、第１の電極を有する第１のチップ部品を搭載すること、
    前記基板の第２の面に、第２の電極を有する第２のチップ部品を搭載すること、
    前記第１のチップ部品の側方に、樹脂によって第１の絶縁部を形成すること、
    前記第２のチップ部品の側方に、樹脂によって第２の絶縁部を形成すること、
    第１の配線を、前記第１の電極上から前記第１の絶縁部上を通って前記配線パターン上に至るように形成すること、及び、
    第２の配線を、前記第２の電極上から前記第２の絶縁部上を通って前記配線パターン上に至るように形成すること、
    を含む電子装置の製造方法。
  9. 配線パターンが形成されてなる基板の第１の面に、第１の電極を有する第１のチップ部品を搭載すること、
    前記基板の第２の面に、第２の電極を有する第２のチップ部品を搭載すること、
    前記第１のチップ部品の側方に、前記第１のチップ部品から外方向に下がる第１の傾斜面を有するように第１の絶縁部を形成すること、
    前記第２のチップ部品の側方に、前記第２のチップ部品から外方向に下がる第２の傾斜面を有するように第２の絶縁部を形成すること、
    第１の配線を、前記第１の電極上から前記第１の絶縁部上を通って前記配線パターン上に至るように形成すること、及び、
    第２の配線を、前記第２の電極上から前記第２の絶縁部上を通って前記配線パターン上に至るように形成すること、
    を含む電子装置の製造方法。
  10. 配線パターンが形成されてなる基板に、第１の電極を有する第１のチップ部品を搭載すること、
    前記基板の前記第１のチップ部品が搭載された面の側で、前記第１のチップ部品とオーバーラップするように、第２の電極を有する第２のチップ部品を配置すること、
    前記第１のチップ部品の側方に、樹脂によって第１の絶縁部を形成すること、
    前記第２のチップ部品の側方に、樹脂によって第２の絶縁部を形成すること、
    第１の配線を、前記第１の電極上から前記第１の絶縁部上を通って前記配線パターン上に至るように形成すること、及び、
    第２の配線を、前記第２の電極上から前記第２の絶縁部上を通って前記配線パターンに電気的に接続されるように形成すること、
    を含む電子装置の製造方法。
  11. 配線パターンが形成されてなる基板に、第１の電極を有する第１のチップ部品を搭載すること、
    前記基板の前記第１のチップ部品が搭載された面の側で、前記第１のチップ部品とオーバーラップするように、第２の電極を有する第２のチップ部品を配置すること、
    前記第１のチップ部品の側方に、前記第１のチップ部品から外方向に下がる第１の傾斜面を有するように第１の絶縁部を形成すること、
    前記第２のチップ部品の側方に、前記第２のチップ部品から外方向に下がる第２の傾斜面を有するように第２の絶縁部を形成すること、
    第１の配線を、前記第１の電極上から前記第１の絶縁部上を通って前記配線パターン上に至るように形成すること、及び、
    第２の配線を、前記第２の電極上から前記第２の絶縁部上を通って前記配線パターンに電気的に接続されるように形成すること、
    を含む電子装置の製造方法。
  12. 請求項１０又は請求項１１記載の電子装置の製造方法において、
    前記第１及び第２のチップ部品の間に一部が介在するように絶縁層を形成することをさらに含み、
    前記第２の絶縁部を、前記絶縁層上に形成し、
    前記第２の配線を、前記絶縁層上を通るように形成する電子装置の製造方法。
  13. 請求項１０から請求項１２のいずれかに記載の電子装置の製造方法において、
    前記配線パターン上に導電部を形成することをさらに含み、
    前記導電部上を通るように前記第２の配線を形成する電子装置の製造方法。
  14. 請求項１２を引用する請求項１３記載の電子装置の製造方法において、
    前記絶縁層に貫通穴を形成することをさらに含み、
    前記貫通穴に前記導電部を形成する電子装置の製造方法。
  15. 請求項８から請求項１４のいずれかに記載の電子装置の製造方法において、
    導電性微粒子を含む分散液から、前記第１及び第２の配線を形成する電子装置の製造方法。
  16. 請求項１５記載の電子装置の製造方法において、
    前記第１及び第２の配線を形成する工程は、前記導電性微粒子を含む前記分散液を吐出することを含む電子装置の製造方法。
  17. 請求項１から請求項７のいずれかに記載の電子装置が実装された回路基板。
  18. 請求項１から請求項７のいずれかに記載の電子装置を有する電子機器。
JP2003068280A 2003-03-13 2003-03-13 電子装置及びその製造方法、回路基板並びに電子機器 Expired - Fee Related JP3918936B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2003068280A JP3918936B2 (ja) 2003-03-13 2003-03-13 電子装置及びその製造方法、回路基板並びに電子機器
US10/788,295 US20040227238A1 (en) 2003-03-13 2004-03-01 Electronic device and method of manufacturing the same, circuit board, and electronic instrument
CNB2004100283702A CN100424858C (zh) 2003-03-13 2004-03-09 电子装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003068280A JP3918936B2 (ja) 2003-03-13 2003-03-13 電子装置及びその製造方法、回路基板並びに電子機器

Publications (2)

Publication Number Publication Date
JP2004281539A true JP2004281539A (ja) 2004-10-07
JP3918936B2 JP3918936B2 (ja) 2007-05-23

Family

ID=33285669

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003068280A Expired - Fee Related JP3918936B2 (ja) 2003-03-13 2003-03-13 電子装置及びその製造方法、回路基板並びに電子機器

Country Status (3)

Country Link
US (1) US20040227238A1 (ja)
JP (1) JP3918936B2 (ja)
CN (1) CN100424858C (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011009653A (ja) * 2009-06-29 2011-01-13 Seiko Epson Corp 半導体装置及びその製造方法
US7964955B2 (en) 2004-11-16 2011-06-21 Seiko Epson Corporation Electronic device package and electronic equipment
US8048691B2 (en) 2008-06-30 2011-11-01 Konica Minolta Holdings, Inc. Wiring forming method
US8274142B2 (en) 2008-11-11 2012-09-25 Seiko Epson Corporation Semiconductor device having stacked multiple substrates and method for producing same

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3772983B2 (ja) * 2003-03-13 2006-05-10 セイコーエプソン株式会社 電子装置の製造方法
JP2004281538A (ja) * 2003-03-13 2004-10-07 Seiko Epson Corp 電子装置及びその製造方法、回路基板並びに電子機器
DE102005037321B4 (de) * 2005-08-04 2013-08-01 Infineon Technologies Ag Verfahren zur Herstellung von Halbleiterbauteilen mit Leiterbahnen zwischen Halbleiterchips und einem Schaltungsträger
US7915081B2 (en) 2006-03-31 2011-03-29 Intel Corporation Flexible interconnect pattern on semiconductor package
US8264085B2 (en) * 2008-05-05 2012-09-11 Infineon Technologies Ag Semiconductor device package interconnections
TWI607534B (zh) * 2013-04-19 2017-12-01 精材科技股份有限公司 晶片封裝體及其製造方法
KR102420125B1 (ko) * 2015-12-10 2022-07-13 삼성전자주식회사 반도체 패키지 및 이의 제조방법
TWI613806B (zh) * 2017-05-16 2018-02-01 錼創科技股份有限公司 微型發光二極體裝置及顯示面板

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
US5847467A (en) * 1990-08-31 1998-12-08 Texas Instruments Incorporated Device packaging using heat spreaders and assisted deposition of wire bonds
US5976912A (en) * 1994-03-18 1999-11-02 Hitachi Chemical Company, Ltd. Fabrication process of semiconductor package and semiconductor package
KR100226737B1 (ko) * 1996-12-27 1999-10-15 구본준 반도체소자 적층형 반도체 패키지
JPH11102985A (ja) * 1997-09-26 1999-04-13 Mitsubishi Electric Corp 半導体集積回路装置
KR100269540B1 (ko) * 1998-08-28 2000-10-16 윤종용 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법
US6201302B1 (en) * 1998-12-31 2001-03-13 Sampo Semiconductor Corporation Semiconductor package having multi-dies
KR100533673B1 (ko) * 1999-09-03 2005-12-05 세이코 엡슨 가부시키가이샤 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기
EP1146149A4 (en) * 1999-11-01 2006-08-30 Jsr Corp AQUEOUS DISPERSION FOR FORMING A CONDUCTIVE LAYER, CONDUCTIVE LAYER, ELECTRONIC COMPONENT, PRINTED CIRCUIT BOARD AND MANUFACTURING METHOD THEREOF, AND MULTILAYER PRINTED CIRCUIT BOARD AND MANUFACTURING METHOD THEREOF
US6737750B1 (en) * 2001-12-07 2004-05-18 Amkor Technology, Inc. Structures for improving heat dissipation in stacked semiconductor packages
JP3832641B2 (ja) * 2001-12-14 2006-10-11 シャープ株式会社 半導体装置、積層型半導体装置及び半導体装置の製造方法
DE10309352B4 (de) * 2003-03-03 2007-11-22 Hans Scholz Sattel
JP2004281538A (ja) * 2003-03-13 2004-10-07 Seiko Epson Corp 電子装置及びその製造方法、回路基板並びに電子機器
JP3772984B2 (ja) * 2003-03-13 2006-05-10 セイコーエプソン株式会社 電子装置及びその製造方法、回路基板並びに電子機器
JP3772983B2 (ja) * 2003-03-13 2006-05-10 セイコーエプソン株式会社 電子装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7964955B2 (en) 2004-11-16 2011-06-21 Seiko Epson Corporation Electronic device package and electronic equipment
US8048691B2 (en) 2008-06-30 2011-11-01 Konica Minolta Holdings, Inc. Wiring forming method
US8274142B2 (en) 2008-11-11 2012-09-25 Seiko Epson Corporation Semiconductor device having stacked multiple substrates and method for producing same
JP2011009653A (ja) * 2009-06-29 2011-01-13 Seiko Epson Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
CN1531068A (zh) 2004-09-22
JP3918936B2 (ja) 2007-05-23
CN100424858C (zh) 2008-10-08
US20040227238A1 (en) 2004-11-18

Similar Documents

Publication Publication Date Title
JP3772984B2 (ja) 電子装置及びその製造方法、回路基板並びに電子機器
JP2004281538A (ja) 電子装置及びその製造方法、回路基板並びに電子機器
JP3994262B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US7595553B2 (en) Packaging board and manufacturing method therefor, semiconductor module and mobile apparatus
KR101204107B1 (ko) 보편적 풋프린트를 포함하는 반도체 다이 패키지 및 그제조방법
JP4474431B2 (ja) 半導体パッケージおよび該製造方法
US7611925B2 (en) Electronic device and method of manufacturing the same, chip carrier, circuit board, and electronic instrument
JP3178881U (ja) 集積回路素子パッケージ構造
US20010027007A1 (en) Semiconductor device having bump electrodes and method of manufacturing the same
JP3918936B2 (ja) 電子装置及びその製造方法、回路基板並びに電子機器
JP2004055965A (ja) 配線基板及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器
JP2009176978A5 (ja)
JP3695458B2 (ja) 半導体装置、回路基板並びに電子機器
US20110068451A1 (en) Multi-chip semiconductor connector
TW200929479A (en) Packaging substrate and method for menufacturing the same
JP3666462B2 (ja) 半導体装置の製造方法
US6291893B1 (en) Power semiconductor device for “flip-chip” connections
JP2007067134A (ja) 実装部品、実装構造、及び実装構造の製造方法
CN116615800A (zh) 半导体器件
JP2010067850A (ja) 回路装置
JP2004349630A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050725

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050803

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050930

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20051221

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061025

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061222

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070124

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070206

R150 Certificate of patent or registration of utility model

Ref document number: 3918936

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110223

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110223

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120223

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130223

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130223

Year of fee payment: 6

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees