TWI607534B - 晶片封裝體及其製造方法 - Google Patents

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TWI607534B
TWI607534B TW103114055A TW103114055A TWI607534B TW I607534 B TWI607534 B TW I607534B TW 103114055 A TW103114055 A TW 103114055A TW 103114055 A TW103114055 A TW 103114055A TW I607534 B TWI607534 B TW I607534B
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pad
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何彥仕
劉滄宇
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Description

晶片封裝體及其製造方法
本發明係關於一種晶片封裝體及其製造方法，且特別是有關於一種僅具單側焊接側之晶片封裝體及其製造方法。
隨著生活中各式電子產品朝向尺寸輕薄短小的發展趨勢，位於產品中的半導體晶片尺寸亦必須對應地微縮化(miniaturization)，然而在尺寸微縮的趨勢下，半導體晶片所須執行的功能亦日益增加。為了增加半導體晶片操作上的穩定性，大多數晶片均會製作為晶片封裝體，以焊線連接晶片封裝體上所暴露出的晶片內輸入/輸出(I/O)導電墊，將晶片封裝體整合於印刷電路板上，使半導體晶片發揮其所預定之效能應用。參照第1A圖以及第1B圖，第1A圖例示習知技術半導體晶片封裝體1的上視圖，而第1B圖則係第1A圖中AA’線之剖面圖。如第1A圖以及第1B圖所示，半導體晶片封裝體1包含半導體晶片2以及複數條焊線4，其中半導體晶片2具有複數個輸入/輸出(I/O)導電墊2a以及複數個凹部2b(以虛線表示)，如第1B圖所示，半導體晶片2在製作為半導體晶片封裝體1時，通常均須自晶背向半導體晶片 2內部蝕刻出複數個凹部2b以分別暴露出內部的複數個導電墊2a，再分別打接(wire-bonding)複數條焊線4於輸入/輸出(I/O)導電墊2a上，以複數條焊線4將半導體晶片2電性連接於印刷電路板(未繪製)上。然而，為使打接焊線4的步驟順利進行，蝕刻出來的凹部2b除了須深入半導體晶片2內部，將輸入/輸出(I/O)導電墊2a暴露出來以供打接焊線4之外，凹部2b尚需具有一定橫向寬度讓打接焊線4的載具順利進入並完成打接，如第1B圖所示，凹部2b側壁與焊線4於輸入/輸出(I/O)導電墊2a的打接處之間，必須具有一定距離a之打線間距(wire-bonding area)，如此，便造成一定面積的半導體晶片封裝體1，可供佈線的晶片空間因為此一必要的打線間距a而受到縮限。如同前述所提及，在半導體晶片尺寸微縮的趨勢下，其所須執行的功能亦日益增加，據此，在一定面積的半導體晶片封裝體中，應使可供佈線的晶片空間更大以容納更多佈線，方能使半導體晶片在對應多功能之佈線設計上更有彈性，進而發揮更高的效能。然而習知技術中所必須具有之打線間距(wire-bonding area)卻限縮了半導體晶片封裝體中可供佈線的晶片空間。
本發明係提供一種晶片封裝體及其製造方法，其特殊的焊接位置設計可有效縮減或免除習知技術中所必須具有之打線間距(wire-bonding area)，使得半導體晶片封裝體中半導體晶片所保留之可供佈線的晶片空間更大，進而使半導體晶片發揮更高的效能。
本發明之一態樣係提出一種晶片封裝體，包含半導體晶片、絕緣層、重佈局金屬層以及焊接墊，半導體晶片具 有上表面及下表面，且具有第一導電墊設置於下表面、以及第一凹部對應於該下表面之第一導電墊設置，第一凹部自上表面朝下表面延伸，以暴露出第一導電墊；絕緣層自半導體晶片之上表面朝下表面延伸，部分的絕緣層位於第一凹部之中，其中絕緣層具有開口以暴露出第一導電墊；重佈局金屬層，設置於絕緣層上且具有對應第一導電墊之重佈局金屬線路，重佈局金屬線路透過開口與第一導電墊連接；以及焊接墊，配置於絕緣層上且位於半導體晶片之一側，其中，重佈局金屬線路延伸至焊接墊，使配置於半導體晶片之下表面之第一導電墊，電性連接於該側之焊接墊。
在本發明之一實施例中，第一導電墊配置於半導體晶片之其他側，而不配置於焊接墊所配置之該側。
在本發明之一實施例中，晶片封裝體進一步包含第一焊接線對應連接於該至少一焊接墊；以及印刷電路板，其中，第一焊接線由焊接墊延伸至印刷電路板，而與印刷電路板電性連接。
在本發明之一實施例中，晶片封裝體進一步包含第三焊接線對應電性連接於第一導電墊；微機電結構配置於半導體晶片之下表面下方；以及印刷電路板。其中第三焊接線係由第一導電墊延伸至印刷電路板而與印刷電路板電性連接。
在本發明之一實施例中，晶片封裝體進一步包含第三焊接線對應電性連接於第一導電墊；至少一焊球對應電性連接於焊接墊；晶片透過焊球電性連接於焊接墊；以及印刷電路板。其中第三焊接線係由第一導電墊延伸至印刷電路板而與印刷電路板電性連接。
在本發明之另一實施例中，半導體晶片進一步包含第二導電墊於下表面並配置於半導體晶片之該側；以及第二凹部對應第二導電墊設置，第二凹部自上表面朝下表面延伸並暴露出第二導電墊，且絕緣層亦具有開口以暴露出該第二導電墊，其中，第二凹部之側壁與下表面之間夾有一角度，該角度實質上係55~65度。
在本發明之另一實施例中，進一步包含第一焊接線，對應連接於焊接墊；第二焊接線，對應連接於第二導電墊；以及印刷電路板，其中，第一、第二焊接線係分別由焊接墊、第二導電墊分別延伸至印刷電路板而與印刷電路板電性連接。
在本發明之另一實施例中，其中，第二焊接線與第二導電墊連接處和第二凹部之側壁之間的最近距離實質上係50微米。
1‧‧‧半導體晶片封裝體
2‧‧‧半導體晶片
2a‧‧‧輸入/輸出(I/O)導電墊
2b‧‧‧凹部
4‧‧‧焊接線
10‧‧‧晶片封裝體
102‧‧‧半導體晶片
102a‧‧‧第一導電墊
102b‧‧‧第一凹部
102c‧‧‧第二導電墊
102d‧‧‧第二凹部
104‧‧‧絕緣層
106‧‧‧重佈局金屬層
106a‧‧‧重佈局金屬線路
108‧‧‧焊接墊
110‧‧‧第一焊接線
112‧‧‧印刷電路板
114‧‧‧第二焊接線
116‧‧‧間隔結構
118‧‧‧保護蓋
120‧‧‧第三焊接線
122‧‧‧微機電結構
124‧‧‧印刷電路板
126‧‧‧晶片
128‧‧‧焊球
20‧‧‧晶片封裝體
本發明之上述和其他態樣、特徵及其他優點參照說明書內容並配合附加圖式得到更清楚的了解，其中：
第1A圖顯示習知技術之半導體晶片封裝體的上視圖。
第1B圖顯示第1A圖中半導體晶片封裝體AA’線之剖面圖。
第2A圖顯示本發明第一實施例之半導體晶片封裝體的上視圖。
第2B圖顯示本發明第一實施例之半導體晶片封裝體AA’線之剖面圖。
第2C圖顯示本發明第一實施例之半導體晶片封裝體BB’線之剖面圖。
第2D圖顯示本發明另一實施例之半導體晶片封裝體之側視 圖。
第2E圖顯示本發明另一實施例之半導體晶片封裝體的側視圖。
第3A圖顯示本發明第二實施例之半導體晶片封裝體的上視圖。
第3B圖顯示本發明第二實施例之半導體晶片封裝體BB’線之剖面圖。
第3C圖顯示本發明第二實施例之半導體晶片封裝體CC’線之剖面圖。
請先同時參照第2A圖以及第2B圖，第2A圖係本發明第一實施例晶片封裝體10之上視圖，而第2B圖係第2A圖中AA’線之剖面圖。
如第2A圖以及第2B圖所示，本發明第一實施例晶片封裝體10包含半導體晶片102、絕緣層104、重佈局金屬層106以及焊接墊108。半導體晶片102具有上表面US及下表面DS，且半導體晶片102具有第一導電墊102a以及第一凹部102b，如第2A圖所示，本實施例之晶片封裝體10中，半導體晶片102具有六個第一導電墊102a於下表面DS，以及六個自上表面US朝下表面DS延伸之第一凹部102b，分別對應並暴露出於下表面DS之六個第一導電墊102a。其中，半導體晶片102例如可以是包含主動元件或被動元件(active or passive elements)、數位電路或類比電路等積體電路的電子元件(electronic components)、光電元件(optical-electronic devices)、微機電系統(Micro Electro Mechanical Systems,MEMS)、微流體系統(micro fluidic systems)、或利用熱、光線及壓力等物理量變化來測量的物理感測器(physical sensor)、影像感測器、發光二極體、太陽能電池、射頻元件(RF circuits)、加速計(accelerators)、陀螺儀(gyroscopes)、微制動器(micro actuators)、表面聲波元件、壓力感測器(pressure sensors)、或噴墨頭(ink printer heads)等，但不以此為限；半導體晶片102所具有之第一導電墊102a係作為晶片內部線路與外界訊號溝通之輸入/輸出(I/O)導電墊，因此其數目並不以六個為限，可依實際應用需求，對應設計不同數目之第一導電墊102a，而第一導電墊102a例如可以是鋁、鈀、鎳、金等所組成之單層或多層金屬，但不以此為限。請繼續參照第2B圖所示，絕緣層104係自半導體晶片102之上表面US朝下表面DS延伸，部分的絕緣層104位於第一凹部102b之中並具有開口以暴露出第一導電墊102a，而絕緣層104例如可以是氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)或其它合適之絕緣材料，形成絕緣層104的方式例如可以是以化學沉積法，沈積例如是氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)或其它合適之絕緣材料，但不以此為限；重佈局金屬層106係設置於絕緣層104上且具有對應第一導電墊102a之重佈局金屬線路106a，重佈局金屬線路106a透過上述絕緣層104位於第一凹部102b之中的開口與第一導電墊102a連接，重佈局金屬層106例如可以使用鋁(aluminum)、銅(copper)或鎳(nickel)或其他合適的導電材料，以適當之製程方法全面沉積於絕緣層104上，再以微影蝕刻的方式圖案化，於絕緣層104上留下重佈局金屬線路106a，如第2A圖所示，本實施例中各第 一導電墊102a均分別對應有一條重佈局金屬線路106a。
請接著參照第2A圖搭配第2C圖，第2A圖係本發明第一實施例晶片封裝體10之上視圖，而第2C圖係第2A圖中BB’線之剖面圖。焊接墊108亦配置於絕緣層104上且位於半導體晶片102之一側，焊接墊108係作為本實施例晶片封裝體10打接第一焊接線110之處，形成的方法例如可以和前述之重佈局金屬層106類似，即可以使用鋁(aluminum)、銅(copper)或鎳(nickel)或其他合適的導電材料，以適當之製程方法全面沉積於絕緣層104上，再以微影蝕刻的方式圖案化，於絕緣層104上留下僅位於半導體晶片102一側的焊接墊108。其中值得注意的是，重佈局金屬線路106a延伸至僅位於半導體晶片102一側的焊接墊108，使配置於半導體晶片之下表面的第一導電墊102a電性連接於該側之焊接墊108，而這些僅位於半導體晶片102一側的焊接墊108例如可以作為後續第一焊接線110打接處，如第2C圖所示，第一焊接線110可進一步連接印刷電路板112，使得本實施例之半導體晶片封裝體10可透過第一焊接線110、焊接墊108、以及重佈局金屬線路106a，電性導通半導體晶片102下表面的第一導電墊102a，使半導體晶片102藉由第一導電墊102a(輸入/輸出(I/O)導電墊)和印刷電路板112電性導通並進行訊號輸入或輸出；或是第一焊接線110亦可進一步連接其他半導體晶片或是其他半導體中介片(interposer)，使半導體晶片102可和其他半導體晶片或是其他半導體中介片整合而成立體晶片堆疊(3D-IC stacking)結構。本發明之一特徵在於：透過特殊圖案之重佈局金屬層106，即例如利用微影蝕刻形成之各重佈局金屬線路106a， 將分布於半導體晶片102下表面各處(例如第2A圖中所示之半導體晶片102的其他三側)各第一導電墊102a的電性連接路徑，全數集中至半導體晶片102的一側的各焊接墊108。據此，與先前技術(如第1A圖所示)相較，本實施例的半導體晶片封裝體10具有打線位置集中且統一於單一側的特徵，這將帶來焊線打接製程亦可集中且統一地在單一側進行，使得本發明之半導體晶片封裝體10的製程較為簡化並具有產出率(through put)更高的特點。此外，在本實施例中，第一導電墊102a配置於半導體晶片102之其他側，而不配置於焊接墊108所配置之該側，如第2A圖以及第2C圖所示，也就是說，本實施例之半導體晶片封裝體10之第一焊接線110並不位於第一凹部102b內，而是配置於半導體晶片102上表面之焊接墊108上，本發明之半導體晶片封裝體10之特殊結構將使其在打接第一焊接線110時，焊線載具不須深入將第一導電墊102a暴露出來的第一凹部102b內部，而是藉由直接在半導體晶片102上表面之焊接墊108進行打接第一焊接線110的製程，因此避免了前述習知技術中必須具有一定之打線間距(wire-bonding area)以讓載具進入的問題，使本發明之半導體晶片封裝體10在一定截面積內可以保有更多半導體晶片102之體積，以作為內部佈線設計的空間，這不僅增加了晶片功能設計上的彈性，亦使本實施例之半導體晶片封裝體10更有多功能運作的能力。此外，本實施例之半導體晶片封裝體10尚可視需求進一步包含間隔結構116以及保護蓋118，以保護位於半導體晶片102下表面DS之第一導電墊102a或是其他線路元件，其中保護蓋118之材質例如可為玻璃材質、金屬材料、陶瓷材料、高 分子材料、半導體材料、或前述之組合。在此實施例中，保護蓋118透過間隔結構116而設置於半導體晶片102下方，使保護蓋118、間隔結構116與半導體晶片102共同圍繞出一密閉空間，在此實施例中，半導體晶片102之部分構件可於此密閉空間中運作，而間隔結構116之材質可包括玻璃材質、金屬材料、陶瓷材料、高分子材料、半導體材料、或前述之組合，其可透過黏著層而固定於保護蓋118及半導體晶片102之間。或者，間隔結構116本身可具有黏性，例如是具黏性之高分子，可透過固化製程使具黏性之高分子間隔結構116硬化，例如透過加熱或照光等方式。
第2D圖顯示本發明另一實施例之半導體晶片封裝體的側視圖。請參照第2D圖，在本發明另一實施例中，晶片封裝體進一步包含第三焊接線120、微機電結構122、以及印刷電路板124。第三焊接線120對應電性連接於第一導電墊102a。微機電結構122配置於半導體晶片102之下表面DS下方。第三焊接線120係由第一導電墊102a延伸至印刷電路板124而與印刷電路板電性連接。其中，微機電結構122亦可以其他半導體晶片或是中介片取代。第2E圖顯示本發明另一實施例之半導體晶片封裝體的側視圖。請參照第2E圖，在本發明另一實施例中，晶片封裝體進一步包含第三焊接線120、焊球128、晶片126以及印刷電路板124。第三焊接線120對應電性連接於第一導電墊102a。焊球128對應電性連接於焊接墊108。晶片126透過焊球128電性連接於焊接墊108。第三焊接線120係由第一導電墊102a延伸至印刷電路板124而與印刷電路板124電性連接。其中，印刷電路板124亦可以其他半導體晶片或是中介片取代。綜 合上述可知，本發明之半導體晶片封裝體可與其他半導體晶片、中介片以及印刷電路板自由組合，以達到更具彈性、更多功能之應用。
請同時參照第3A圖以及第3B圖，第3A圖係本發明第二實施例晶片封裝體20之上視圖，而第3B圖係第3A圖中BB’線之剖面圖。
如第3A圖以及第3B圖所示，本發明第二實施例之晶片封裝體20包含半導體晶片102、絕緣層104、重佈局金屬層106以及焊接墊108。半導體晶片102具有上表面US及下表面DS，且半導體晶片102具有第一導電墊102a、第一凹部102b、第二導電墊102c以及第二凹部102d，如第3A圖所示，本實施例之晶片封裝體10中，半導體晶片102具有四個第一導電墊102a於下表面DS，以及四個自上表面US朝下表面DS延伸之第一凹部102b，分別對應並暴露出於下表面DS之四個第一導電墊102a。其中，半導體晶片102如第一實施例中所述，可以是包含主動元件或被動元件(active or passive elements)、數位電路或類比電路等積體電路的電子元件(electronic components)、光電元件(opto electronic devices)、微機電系統(Micro Electro Mechanical Systems,MEMS)、微流體系統(micro fluidic systems)、或利用熱、光線及壓力等物理量變化來測量的物理感測器(physical sensor)、影像感測器、發光二極體、太陽能電池、射頻元件(RF circuits)、加速計(accelerators)、陀螺儀(gyroscopes)、微制動器(micro actuators)、表面聲波元件、壓力感測器(pressure sensors)、或噴墨頭(ink printer heads)等，但亦不以此為限；半導體晶片102所具有之第一導電墊 102a以及第二導電墊102c均係作為晶片內部線路與外界訊號溝通之輸入/輸出(I/O)導電墊，因此其數目及其分佈位置並不以第3A圖所示為限，可依實際應用需求，對應設計不同數目及其分佈位置之第一導電墊102a以及第二導電墊102c，而第一導電墊102a以及第二導電墊102c例如可以是鋁、鈀、鎳、金等所組成之單層或多層金屬，但不以此為限。請繼續參照第3B圖所示，絕緣層104係自半導體晶片102之上表面US朝下表面DS延伸，部分的絕緣層104位於第一凹部102b以及第二凹部102d之中並具有開口，以分別暴露出第一導電墊102a以及第二導電墊102c，而絕緣層104例如可以是氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)或其它合適之絕緣材料，形成絕緣層104的方式例如可以是以化學沉積法，沈積例如是氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)或其它合適之絕緣材料，但不以此為限；重佈局金屬層106係設置於絕緣層104上且具有對應第一導電墊102a之重佈局金屬線路106a，重佈局金屬線路106a透過上述絕緣層104位於第一凹部102b之中的開口與第一導電墊102a連接，重佈局金屬層106例如可以使用鋁(aluminum)、銅(copper)或鎳(nickel)或其他合適的導電材料，以適當之製程方法全面沉積於絕緣層104上，再以微影蝕刻的方式圖案化，於絕緣層104上留下重佈局金屬線路106a，如第3A圖所示，本實施例中各第一導電墊102a亦分別對應有一條重佈局金屬線路106a。
請接著參照第3A圖搭配第3C圖，第3A圖係本發明第二實施例晶片封裝體10之上視圖，而第3C圖係第3A 圖中CC’線之剖面圖。焊接墊108亦配置於絕緣層104上且位於半導體晶片102之一側，焊接墊108係作為本實施例晶片封裝體10打接第一焊接線110之處，形成的方法例如可以和前述之重佈局金屬層106類似，即可以使用鋁(aluminum)、銅(copper)或鎳(nickel)或其他合適的導電材料，以適當之製程方法全面沉積於絕緣層104上，再以微影蝕刻的方式圖案化，於絕緣層104上留下僅位於半導體晶片102一側的焊接墊108。與本發明第一實施例類似的是，本實施例之重佈局金屬線路106a亦延伸至僅位於半導體晶片102一側的焊接墊108，使配置於半導體晶片之下表面的第一導電墊102a電性連接於該側之焊接墊108，而這些僅位於半導體晶片102一側的焊接墊108可作為後續第一焊接線110打接處。其中值得注意的是，本實施例之第二導電墊102c係配置於焊接墊108所配置在半導體晶片102的同一側，並由同側之第二凹部102d暴露出來，如第3C圖所示，而第二導電墊102c和焊接墊108同樣可作為後續焊線打接處，其中，焊接墊108係打接第一焊接線110而第二導電墊102c係打接第二焊接線114，使得本實施例之半導體晶片封裝體20同時可透過第一焊接線110、焊接墊108、以及重佈局金屬線路106a，電性導通半導體晶片102下表面的第一導電墊102a，使半導體晶片102藉由第一導電墊102a(輸入/輸出(I/O)導電墊)和印刷電路板112電性導通並進行訊號輸入或輸出，以及透過第二焊接線114使半導體晶片102藉由第二導電墊102c(輸入/輸出(I/O)導電墊)和印刷電路板112電性導通並進行訊號輸入或輸出；或是第一焊接線110以及第二焊接線114亦可分別或同時進一步連接其他半導體晶 片或是其他半導體中介片(interposer)，使半導體晶片102可和其他半導體晶片或是其他半導體中介片整合而成立體晶片堆疊(3D-IC stacking)結構。本實施例亦具有第一實施例之特徵，即透過特殊圖案之重佈局金屬層106，即例如利用微影蝕刻形成之各重佈局金屬線路106a，將分布於半導體晶片102下表面各處(例如第2A圖中所示之半導體晶片102的其他三側)各第一導電墊102a的電性連接路徑，全數集中至半導體晶片102的一側的各焊接墊108，而位於焊接墊108同側之第二導電墊102c則直接透過第二凹部102d暴露出來。據此，與先前技術(如第1A圖所示)相較，本實施例的半導體晶片封裝體10具有打線位置(焊接墊108以及第二導電墊102c)集中且統一於單一側的特徵，這將帶來焊線打接製程亦可集中且統一地在單一側進行，使得本發明之半導體晶片封裝體10的製程較為簡化並具有產出率(through put)更高的特點。此外，在本實施例中，第一導電墊102a配置於半導體晶片102之其他側，而不配置於焊接墊108所配置之該側，如第3A圖所示，也就是說，本實施例之半導體晶片封裝體20之第一焊接線110並不位於第一凹部102b內，而是配置於半導體晶片102上表面之焊接墊108上，本發明之半導體晶片封裝體20之特殊結構將使其在打接第一焊接線110時，焊線載具不須深入將第一導電墊102a暴露出來的第一凹部102b內部，而是藉由直接在半導體晶片102上表面之焊接墊108進行打接第一焊接線110的製程，因此避免了前述習知技術中必須具有一定之打線間距(wire-bonding area)以讓載具進入的問題；對於第二導電墊102c來說，第二凹部102d的形成可以適當之蝕刻方式，使 第二凹部102d的側壁與半導體晶片下表面DS之間夾有一θ角(如第3C圖所示)，θ角度實質上係55~65度使第二凹部102d側邊稍向兩旁退開，以空出空間使焊線載具輕易進入第二凹部102d內部並在第二導電墊102d上打接第二焊接線114，據此，原本需要200~300微米的打線間距(即第二焊接線114與第二導電墊102c連接處和第二凹部102d側壁之間的最近距離)縮小至實質上係50微米(如第3C圖所示之b)，而不致損失過多的半導體晶片102體積，因此，本發明之半導體晶片封裝體20在一定截面積內可以保有更多半導體晶片102之體積，以作為內部佈線設計的空間，這不僅增加了晶片功能設計上的彈性，亦使本實施例之半導體晶片封裝體20更有多功能運作的能力。此外，本實施例之半導體晶片封裝體20尚可視需求進一步包含間隔結構116以及保護蓋118，以保護位於半導體晶片102下表面DS之第一導電墊102a或是其他線路元件，其中保護蓋118之材質例如可為玻璃材質、金屬材料、陶瓷材料、高分子材料、半導體材料、或前述之組合。在此實施例中，保護蓋118透過間隔結構116而設置於半導體晶片102下方，使保護蓋118、間隔結構116與半導體晶片102共同圍繞出一密閉空間，在此實施例中，半導體晶片102之部分構件可於此密閉空間中運作，而間隔結構116之材質可包括玻璃材質、金屬材料、陶瓷材料、高分子材料、半導體材料、或前述之組合，其可透過黏著層而固定於保護蓋118及半導體晶片102之間。或者，間隔結構116本身可具有黏性，例如是具黏性之高分子，可透過固化製程使具黏性之高分子間隔結構116硬化，例如透過加熱或照光等方式。
最後要強調的是，在半導體晶片尺寸微縮而執行功能卻須增加的驅勢下，透過本發明所揭示之晶片封裝體的特殊結構，可有效縮減或免除習知技術中所必須具有之打線間距(wire-bonding area)，使得一定面積的半導體晶片封裝體中，半導體晶片所保留之可供佈線的晶片空間更大，進而使半導體晶片發揮更高的效能。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧晶片封裝體
102‧‧‧半導體晶片
102a‧‧‧第一導電墊
102b‧‧‧第一凹部
106a‧‧‧重佈局金屬線路
108‧‧‧焊接墊
110‧‧‧第一焊接線

Claims (16)

  1. 一種晶片封裝體，包含：一半導體晶片，具有一上表面及下表面，該半導體晶片具有至少一第一導電墊接觸該半導體晶片的一邊緣側壁、以及至少一第一凹部對應於該下表面之該至少一第一導電墊設置，該第一凹部自該上表面朝該下表面延伸，以暴露出該第一導電墊；一絕緣層，自該半導體晶片之該上表面朝該下表面延伸，部分的該絕緣層位於該第一凹部之中，其中該絕緣層具有至少一開口以暴露出該第一導電墊；一重佈局金屬層，設置於該絕緣層上且具有對應該至少一第一導電墊之至少一重佈局金屬線路，該重佈局金屬線路透過該開口與該第一導電墊連接；至少一焊接墊，配置於該絕緣層上且位於該半導體晶片之一側，其中，該至少一重佈局金屬線路延伸至該至少一焊接墊，使該第一導電墊電性連接於該側之該焊接墊；以及一第一焊接線直接連接該第一導電墊。
  2. 如請求項1的晶片封裝體，其中，該第一導電墊配置於該半導體晶片之其他側，而不配置於該焊接墊所配置之該側。
  3. 如請求項2的晶片封裝體，進一步包含：至少一第二焊接線，對應連接於該至少一焊接墊；以及一印刷電路板，該第二焊接線由該焊接墊延伸至該印刷 電路板而與該印刷電路板電性連接。
  4. 如請求項2的晶片封裝體，進一步包含：一微機電結構配置於該半導體晶片之該下表面下方；以及一印刷電路板，其中該第一焊接線係由該第一導電墊延伸至該印刷電路板而與該印刷電路板電性連接。
  5. 如請求項2的晶片封裝體，進一步包含：至少一焊球對應電性連接於該焊接墊；一晶片透過該焊球電性連接於該焊接墊；以及一印刷電路板，其中該第一焊接線係由該第一導電墊延伸至該印刷電路板而與該印刷電路板電性連接。
  6. 如請求項1的晶片封裝體，該半導體晶片進一步包含：至少一第二導電墊於該下表面並配置於該半導體晶片之該側；以及至少一第二凹部對應該至少一第二導電墊設置，該第二凹部自該上表面朝該下表面延伸並暴露出該第二導電墊，且該絕緣層具有至少一開口以暴露出該第二導電墊，其中，該第二凹部之一側壁與該下表面之間夾有一角度，該角度實質上係55~65度。
  7. 如請求項6的晶片封裝體，進一步包含：至少一第二焊接線，對應連接於該至少一焊接墊； 至少一第三焊接線，對應連接於該至少一第二導電墊；以及一印刷電路板，該第二、第三焊接線係分別由該焊接墊、該第二導電墊分別延伸至該印刷電路板而與該印刷電路板電性連接。
  8. 如請求項7的晶片封裝體，其中，該第三焊接線與該第二導電墊連接處和該第二凹部之該側壁之間的最近距離實質上係50微米。
  9. 如請求項1的晶片封裝體，進一步包含：至少一間隔結構設置於該半導體晶片之下表面；以及一保護蓋，其中，該保護蓋透過該間隔結構設置於該半導體晶片下方。
  10. 一種晶片封裝體之製造方法，包含：形成一半導體晶片，具有一上表面及下表面，該半導體晶片具有至少一第一導電墊接觸該半導體晶片的一邊緣側壁以及至少一第一凹部自該上表面朝該下表面延伸，以暴露出該第一導電墊；形成一絕緣層自該半導體晶片之該上表面朝該下表面延伸，部分的該絕緣層位於該第一凹部之中，其中該絕緣層具有至少一開口以暴露出該第一導電墊；形成至少一重佈局金屬線路於該絕緣層上，該重佈局金屬線路透過該開口與該第一導電墊連接；形成至少一焊接墊，配置於該絕緣層上且配置於該半導體晶片之一側， 其中，該至少一重佈局金屬線路延伸至該至少一焊接墊，使該第一導電墊電性連接於該側之該焊接墊；以及形成一第一焊接線直接連接該第一導電墊。
  11. 如請求項10的晶片封裝體之製造方法，其中，該第一導電墊形成於該半導體晶片之其他側，而不形於該焊接墊所形成之該側。
  12. 如請求項11的晶片封裝體之製造方法，進一步包含：打線焊接至少一第二焊接線連接於該至少一焊接墊；以及配置一印刷電路板，其中，該第二焊接線由該焊接墊延伸至該印刷電路板而與該印刷電路板電性連接。
  13. 如請求項10的晶片封裝體之製造方法，形成該半導體晶片步驟中，該半導體晶片進一步包含：至少一第二導電墊於該下表面並配置於該半導體晶片之該側；以及至少一第二凹部自該半導體晶片之該上表面朝該下表面延伸以暴露出該第二導電墊，且該絕緣層具有至少一開口以暴露出該第二導電墊，其中，該第二凹部之一側壁與該下表面之間夾有一角度，該角度實質上係55~65度。
  14. 如請求項13的晶片封裝體之製造方法，進一步包 含：打線焊接至少一第二焊接線連接於該至少一焊接墊；打線焊接至少一第三焊接線連接於該至少一第二導電墊；以及配置一印刷電路板，其中，該第二、第三焊接線係分別由該焊接墊、該第二導電墊分別延伸至該印刷電路板而與該印刷電路板電性連接。
  15. 如請求項14的晶片封裝體之製造方法，其中，該第三焊接線與該第二導電墊連接處和該第二凹部之該側壁之間的最近距離實質上係50微米。
  16. 如請求項10的晶片封裝體之製造方法，進一步包含：形成至少一間隔結構設置於該半導體晶片之下表面；以及配置一保護蓋，其中，該保護蓋透過該間隔結構設置於該半導體晶片下方。
TW103114055A 2013-04-19 2014-04-17 晶片封裝體及其製造方法 TWI607534B (zh)

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