TWI582677B - 晶片封裝體及其製造方法 - Google Patents

晶片封裝體及其製造方法 Download PDF

Info

Publication number
TWI582677B
TWI582677B TW104140185A TW104140185A TWI582677B TW I582677 B TWI582677 B TW I582677B TW 104140185 A TW104140185 A TW 104140185A TW 104140185 A TW104140185 A TW 104140185A TW I582677 B TWI582677 B TW I582677B
Authority
TW
Taiwan
Prior art keywords
layer
capacitive sensing
chip package
external conductive
forming
Prior art date
Application number
TW104140185A
Other languages
English (en)
Other versions
TW201621602A (zh
Inventor
何彥仕
張恕銘
劉滄宇
沈信隆
Original Assignee
精材科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 精材科技股份有限公司 filed Critical 精材科技股份有限公司
Publication of TW201621602A publication Critical patent/TW201621602A/zh
Application granted granted Critical
Publication of TWI582677B publication Critical patent/TWI582677B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
    • G06V40/00—Recognition of biometric, human-related or animal-related patterns in image or video data
    • G06V40/10—Human or animal bodies, e.g. vehicle occupants or pedestrians; Body parts, e.g. hands
    • G06V40/12—Fingerprints or palmprints
    • G06V40/13—Sensors therefor
    • G06V40/1306—Sensors therefor non-optical, e.g. ultrasonic or capacitive sensing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Multimedia (AREA)
  • Theoretical Computer Science (AREA)
  • Measurement Of Length, Angles, Or The Like Using Electric Or Magnetic Means (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)

Description

晶片封裝體及其製造方法
本發明是有關一種晶片封裝體及其製造方法。
在各項電子產品要求多功能且外型尚須輕薄短小的需求之下，各項電子產品所對應的晶片，不僅其尺寸微縮化，當中之佈線密度亦隨之提升，因此後續在製造晶片封裝體的挑戰亦漸趨嚴峻。其中，晶圓級晶片封裝是晶片封裝方式的一種，係指晶圓上所有晶片生產完成後，直接對整片晶圓上所有晶片進行封裝製程及測試，完成之後才切割製成單顆晶片封裝體的晶片封裝方式。
傳統的指紋感測裝置(finger print sensor)會將電容感測電極與指紋感測晶片封裝於同一層中，但此製程涉及多道圖案化製程與材料沉積製程，不僅耗費生產成本，還需較長的製程時間，因此，業界急需更為簡化與快速的晶片封裝技術。
本發明之一態樣係提供一種晶片封裝體，包含一 基板，具有相對之一第一表面與一第二表面；一電容感測層位於第二表面上，電容感測層具有相對於第二表面的一第三表面，並包含複數個電容感測電極位於該第二表面上，與複數條金屬導線位於電容感測電極上；以及一運算晶片位於第三表面上，並電性連接至電容感測電極。
本發明之另一態樣係提供一種晶片封裝體，包含一基板，具有相對之一第一表面與一第二表面；一電容感測層位於第一表面下，電容感測層具有相對於第一表面的一第三表面，並包含複數個電容感測電極位於第三表面上，與複數條金屬導線位於此些電容感測電極上；以及一運算晶片位於電容感測層上，並電性連接至電容感測電極。
本發明之另一態樣係提供一種晶片封裝體的製造方法，包含下列步驟：先提供一基板，其中基板具有相對之一第一表面與一第二表面。接著形成一電容感測層於第二表面上，電容感測層具有相對於第二表面的一第三表面。形成電容感測層的步驟包含形成複數個電容感測電極於第二表面上，再形成複數條金屬導線於此些電容感測電極上。最後形成一運算晶片於第三表面上以使運算晶片電性連接至些電容感測電極。
本發明之另一態樣係提供一種晶片封裝體的製造方法，包含下列步驟：先提供一基板，其中基板具有相對之一第一表面與一第二表面。接著形成一電容感測層於第一表面下，電容感測層具有相對於第二表面的一第三表面。形成電容感測層的步驟包含包含形成複數條金屬導線於第一表面下，再形成複數個電容感測電極於此些金屬導線下。最後形成一運算 晶片於電容感測層下以使運算晶片電性連接至容感測電極。
100、200、300、400、500‧‧‧晶片封裝體
210、310、410、510‧‧‧基板
212、312、412、512‧‧‧第一表面
214、314、414、514‧‧‧第二表面
220、320、420、520‧‧‧電容感測層
222、322、422、522‧‧‧第三表面
224、324、424、524‧‧‧電容感測電極
226、326、426、526‧‧‧金屬導線
228、328、428、528‧‧‧絕緣材料
229a‧‧‧第一導電墊
229b‧‧‧第二導電墊
120、230a、330a、430a、530a‧‧‧第一外部導電連結
230b、330b、430b、530b‧‧‧第二外部導電連結
110、240、340、440、540‧‧‧運算晶片
315、515‧‧‧穿孔
316、416、516‧‧‧絕緣層
317、417、517‧‧‧重佈局線路層
318、418、518‧‧‧保護層
319a、620a、419、519‧‧‧第一開口
319b、620b‧‧‧第二開口
450、550‧‧‧凹陷
460、560‧‧‧阻隔層
600、700、800‧‧‧基板
610、710、810‧‧‧孔洞
630、730、830‧‧‧切割道
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之詳細說明如下：第1圖繪示本發明部分實施方式之一種晶片封裝體的上視圖；第2圖繪示本發明部分實施方式中，第1圖的晶片封裝體沿著A-A剖線的剖面圖；第3圖繪示本發明部分實施方式中，第1圖的晶片封裝體沿著A-A剖線的剖面圖；第4圖繪示本發明部分實施方式中，第1圖的晶片封裝體沿著A-A剖線的剖面圖；第5圖繪示本發明部分實施方式中，第1圖的晶片封裝體沿著A-A剖線的剖面圖；第6A-6G繪示第2圖的晶片封裝體在製程各個階段的剖面圖；第7A-7H繪示第3圖的晶片封裝體在製程各個階段的剖面圖；以及第8A-8H繪示第4圖的晶片封裝體在製程各個階段的剖面圖。
以下將以圖式揭露本發明之複數個實施方式，為 明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
請先參閱第1圖，第1圖繪示本發明部分實施方式之一種晶片封裝體100的上視圖。如第1圖所示，晶片封裝體100具有一運算晶片110，以及複數個第一外部導電連結120圍繞著運算晶片110。在本發明之部分實施例中，運算晶片110為一指紋感測晶片，其能讀取指紋波峰與波谷聚集而產生的不同電容，再以指紋辨識演算法(Fingerprint Algorithm)進行運算。
請繼續參閱第2圖，第2圖繪示本發明部分實施方式中，第1圖的晶片封裝體沿著A-A剖線的剖面圖。如第2圖所示，一晶片封裝體200包含一基板210、一電容感測層220、複數個第一外部導電連結230a與複數個第二外部導電連結230b、以及一運算晶片240。基板210具有相對的一第一表面212與第二表面214，其中第一表面212係作為指紋感測面。在本發明之部分實施例中，基板210之材質為高介電係數材料，例如：玻璃、藍寶石、氮化鋁、或其組合，但並不以此為限。其他合適的高介電係數材料亦可用於製備基板210。
電容感測層220位於基板的第二表面214上，並具有相對於第二表面214的一第三表面222。電容感測層 220包含複數個電容感測電極224，以及複數條金屬導線226位於此些電容感測電極224上，並電性連接至電容感測電極224。此外，電容感測層220中更包含絕緣材料228以避免電容感測電極224或金屬導線226之間產生錯誤的電性連接。在本發明之部分實施例中，絕緣材料228之材質為氧化矽、氮化矽、氮氧化矽或其它合適之絕緣材料。在本發明之其他部分實施例中，電容感測電極224與金屬導線226之材質為鋁、銅、鎳、或任何合適的導電材料。
此些電容感測電極224位於基板210的第二表面214上，並作為金屬-絕緣層-金屬(metal-insulator-metal,MIM)電容器的下電極。更詳細的說，當使用者的手指觸碰基板210的第一表面212時，手指作為金屬-絕緣層-金屬電容器的上電極，而指紋上的波峰與波谷因與電容感測電極224之間的距離不同，因此會分別與電容感測電極224之間產生不同電容值。雖然第2圖所繪示的電容感測電極224係直接接觸基板210的第二表面214，但不以此為限。在本發明之其他實施例中，電容感測電極224並未直接接觸基板210的第二表面214，而有部分的絕緣材料228位於電容感測電極224與第二表面214之間。
第一外部導電連結230a位於電容感測層220中的金屬導線226上，而第二外部導電連結230b同樣位於電容感測層220中的金屬導線226上。其中，第一外部導電連結230a的尺寸大於第二外部導電連結230b，且第一外部導電 連結230a圍繞第二外部導電連結230b。在本發明之部分實施例中，第一外部導電連結230a與第二外部導電連結230b係直接接觸金屬導線226。
在本發明之其他部分實施例中，電容感測層220更包含複數個第一導電墊229a與複數個第二導電墊229b。其中，第一導電墊229a位於金屬導線226與第一外部導電連結230a之間，而第二導電墊229b位於金屬導線226與第二外部導電連結230b之間。
在本發明之其他部分實施例中，第一外部導電連結230a與第二外部導電連結230b為焊球、凸塊等業界熟知之結構，且形狀可以為圓形、橢圓形、方形、長方形，並不用以限制本發明。在本發明之其他部分實施例中，第一導電墊229a與第二導電墊229b為凸塊底部金屬(Under Bump Metallization,UBM)，其材質為鎳或金。
運算晶片240位於電容感測層220的第三表面222上，更詳細的說，運算晶片240位於第二外部導電連結230b上，並接觸第二外部導電連結230b。運算晶片240藉由第二外部導電連結230b、第二導電墊229b與金屬導線226電性連接至電容感測電極224。據此，運算晶片240能讀取/接收電容感測電極224與手指之間的不同電容值，並以此些電容值進行指紋辨識運算。此外，第一外部導電連結230b更藉由第二外部導電連結230b、第二導電墊229b、金屬導線226與第一導電墊229a電性連接至運算晶片240，因此運算晶片240能將運算結果傳輸至第一外部導電連結 230a，而第一外部導電連結230a可將此些運算結果傳輸至其他裝置中。舉例來說，在後續製程中晶片封裝體200會封裝至一印刷電路板上，第一外部導電連結230a即可將運算結果傳輸至印刷電路板中，以使處理器判斷所讀取的指紋圖樣是否符合使用者的初始設定。
請繼續參閱第3圖，第3圖繪示本發明部分實施方式中，第1圖的晶片封裝體沿著A-A剖線的剖面圖。此處需注意的是相同元件之材質並不再做詳述。
如第3圖所示，一晶片封裝體300包含一基板310、一電容感測層320、複數個第一外部導電連結330a與複數個第二外部導電連結330b、以及一運算晶片340。基板310具有相對的一第一表面312與第二表面314。在本發明之部分實施例中，基板310為一空白的矽晶片(raw silicon wafer)或其他不含電路的半導體基板。
電容感測層320位於基板310的第一表面312下，並具有相對於第一表面312的一第三表面322，其中第三表面322係作為指紋感測面。電容感測層320包含複數個電容感測電極324，以及複數條金屬導線326位於此些電容感測電極324上，並電性連接至電容感測電極324。此外，電容感測層320中更包含絕緣材料328以避免電容感測電極324或金屬導線326之間產生錯誤的電性連接。
此些電容感測電極324位於電容感測層320的第三表面322上，並作為金屬-絕緣層-金屬電容器的下電極。更詳細的說，當使用者的手指觸碰電容感測層320的第 三表面322時，手指作為金屬-絕緣層-金屬電容器的上電極，而指紋上的波峰與波谷因與電容感測電極324之間的距離不同，因此會分別與電容感測電極324之間產生不同電容值。雖然第3圖所繪示的電容感測電極324係直接接觸電容感測層320的第三表面322，但不以此為限。在本發明之其他實施例中，電容感測電極324並未直接接觸電容感測層320的第三表面322，而有部分的絕緣材料328位於電容感測電極324與第三表面322之間。
在此實施例中，電容感測層320的第三表面322係作為指紋感測面，但並不以此為限。在本發明之其他部分實施例中，一高介電係數材料層位於電容感測層320的第三表面322下，並具有相對於第三表面322的一第四表面，其中高介電係數材料層的第四表面係作為指紋感測面。
基板310具有一穿孔315自基板310的第二表面314朝第一表面312延伸，並暴露此些金屬導線326。一絕緣層316位於第二表面314上並延伸至穿孔315中覆蓋穿孔315的孔壁，而一重佈局線路層(redistribution layer)317位於絕緣層316上，並延伸至穿孔315中接觸暴露於穿孔315中的金屬導線326。一保護層318位於重佈局線路層317上，且保護層318具有複數個第一開口319a與第二開口319b以暴露重佈局線路層317，其中第一開口319a圍繞著第二開口319b。
在本發明之部分實施例中，絕緣層316之材質為氧化矽、氮化矽、氮氧化矽或其它合適之絕緣材料；重佈局 線路層317之材質為鋁、銅、鎳、或任何合適的導電材料；而保護層318之材質為環氧樹脂系材料。
第一外部導電連結330a位於基板310的第二表面314上，並置於第一開口319a中以接觸重佈局線路層317，而第二外部導電連結330b同樣位於基板310的第二表面314上，並置於第二開口319b中以接觸重佈局線路層317。其中，第一外部導電連結330a的尺寸大於第二外部導電連結330b，且第一外部導電連結330a圍繞第二外部導電連結330b。
運算晶片340則位於電容感測層320上，在此實施例中，運算晶片340位於基板310的第二表面314上，更詳細的說，運算晶片340位於第二外部導電連結330b上，並接觸第二外部導電連結330b。運算晶片340藉由第二外部導電連結330b、重佈局線路層317與金屬導線326電性連接至電容感測電極324。據此，運算晶片340能讀取/接收電容感測電極324與手指之間的不同電容值，並以此些電容值進行指紋辨識運算。此外，第一外部導電連結330a更藉由重佈局線路層317與第二外部導電連結330b電性連接至運算晶片340，因此運算晶片340能將運算結果傳輸至第一外部導電連結330a，而第一外部導電連結330a即可將此些運算結果傳輸至其他外部裝置中。
請繼續參閱第4圖，第4圖繪示本發明部分實施方式中，第1圖的晶片封裝體沿著A-A剖線的剖面圖。如第4圖所示，一晶片封裝體400包含一基板410、一電容感測層 420、複數個第一外部導電連結430a與複數個第二外部導電連結430b、以及一運算晶片440。基板410具有相對的一第一表面412與第二表面414。
電容感測層420位於基板410的第一表面412下，並具有相對於第一表面412的一第三表面422，其中第三表面422係作為指紋感測面。電容感測層420包含複數個電容感測電極424，以及複數條金屬導線426位於此些電容感測電極424上，並電性連接至電容感測電極424。此外，電容感測層420中更包含絕緣材料428以避免電容感測電極424或金屬導線426之間產生錯誤的電性連接。
此些電容感測電極424位於電容感測層420的第三表面422上，並作為金屬-絕緣層-金屬電容器的下電極。更詳細的說，當使用者的手指觸碰電容感測層420的第三表面422時，手指作為金屬-絕緣層-金屬電容器的上電極，而指紋上的波峰與波谷因與電容感測電極424之間的距離不同，因此會分別與電容感測電極424之間產生不同電容值。雖然第4圖所繪示的電容感測電極424係直接接觸電容感測層420的第三表面422，但不以此為限。在本發明之其他實施例中，電容感測電極424並未直接接觸電容感測層420的第三表面422，而有部分的絕緣材料428位於電容感測電極424與第三表面422之間。
在此實施例中，電容感測層420的第三表面422係作為指紋感測面，但並不以此為限。在本發明之其他部分實施例中，一高介電係數材料層位於電容感測層420的第三 表面422下，並具有相對於第三表面422的一第四表面，其中高介電係數材料層的第四表面係作為指紋感測面。
基板410具有一凹陷450自基板410的第二表面414朝第一表面412延伸，並暴露此些金屬導線426。在此說明第4圖的晶片封裝體400與第3圖的晶片封裝體300之差別，第3圖的穿孔315係位於基板310的兩側，而第4圖的凹陷450係位於基板410的中央處，且凹陷450的孔徑大於穿孔315。更詳細的說，凹陷450的孔徑需大於運算晶片420的長度與寬度。
一絕緣層416位於第二表面414上並延伸至凹陷450中覆蓋凹陷450的孔壁以及凹陷450的部分底部，而一重佈局線路層417位於絕緣層416上，並延伸至凹陷450中接觸暴露於凹陷450中的金屬導線426。一保護層418位於第二表面414的重佈局線路層417上，且保護層418具有複數個第一開口419以暴露第二表面414上的重佈局線路層417。
第一外部導電連結430a位於基板410的第二表面414上，並置於第一開口419中以接觸重佈局線路層417。與第3圖不同的是，第4圖中的第二外部導電連結430b位於基板410的凹陷450中以接觸凹陷450中的重佈局線路層417。其中，第一外部導電連結430a的尺寸大於第二外部導電連結430b，且第一外部導電連結430a圍繞第二外部導電連結430b。
運算晶片440則位於電容感測層420上，在此實 施例中，運算晶片440設置於基板410的凹陷450中，更詳細的說，運算晶片440位於基板410的第一表面412與第二表面414之間，並位於第二外部導電連結430b上以接觸第二外部導電連結430b。運算晶片440藉由第二外部導電連結430b、重佈局線路層417與金屬導線426電性連接至電容感測電極424。據此，運算晶片440能讀取/接收電容感測電極424與手指之間的不同電容值，並以此些電容值進行指紋辨識運算。此外，第一外部導電連結430a更藉由重佈局線路層417與第二外部導電連結430b電性連接至運算晶片440，因此運算晶片440能將運算結果傳輸至第一外部導電連結430a，而第一外部導電連結430a即可將此些運算結果傳輸至其他外部裝置中。此外，一阻隔層460填滿此凹陷450，以覆蓋運算晶片440與第二外部導電連結430b，其中阻隔層460之材質為環氧樹脂系材料。
接著請繼續參閱第5圖，第5圖繪示本發明部分實施方式中，第1圖的晶片封裝體沿著A-A剖線的剖面圖。如第5圖所示，一晶片封裝體500包含一基板510、一電容感測層520、複數個第一外部導電連結530a與複數個第二外部導電連結530b、以及一運算晶片540。基板510具有相對的一第一表面512與第二表面514。
電容感測層520位於基板510的第一表面512下，並具有相對於第一表面512的一第三表面522，其中第三表面522係作為指紋感測面。電容感測層520包含複數個電容感測電極524，以及複數條金屬導線526位於此些電容 感測電極524上，並電性連接至電容感測電極524。此外，電容感測層520中更包含絕緣材料528以避免電容感測電極524或金屬導線526之間產生錯誤的電性連接。
此些電容感測電極524位於電容感測層520的第三表面522上，並作為金屬-絕緣層-金屬電容器的下電極。更詳細的說，當使用者的手指觸碰電容感測層520的第三表面522時，手指作為金屬-絕緣層-金屬電容器的上電極，而指紋上的波峰與波谷因與電容感測電極524之間的距離不同，因此會分別與電容感測電極524之間產生不同電容值。雖然第5圖所繪示的電容感測電極524係直接接觸電容感測層520的第三表面522，但不以此為限。在本發明之其他實施例中，電容感測電極524並未直接接觸電容感測層520的第三表面522，而有部分的絕緣材料528位於電容感測電極524與第三表面522之間。
在此實施例中，電容感測層520的第三表面522係作為指紋感測面，但並不以此為限。在本發明之其他部分實施例中，一高介電係數材料層位於電容感測層520的第三表面522下，並具有相對於第三表面522的一第四表面，其中高介電係數材料層的第四表面係作為指紋感測面。
基板510具有一凹陷550以及一穿孔515自基板510的第二表面514朝第一表面512延伸，且凹陷550與穿孔515暴露此些金屬導線526。在此說明第5圖的晶片封裝體500與第4圖的晶片封裝體400之差別，第4圖的基板410僅具有凹陷450位於基板410的中央處，而第5圖的基板510除 具有凹陷550外，更具有穿孔515位於基板510的兩側，且穿孔515圍繞著凹陷550。此外，凹陷550的孔徑需大於運算晶片540的長度與寬度。
一絕緣層516位於第二表面514上並延伸至凹陷515中覆蓋凹陷515的孔壁以及凹陷515的部分底部，且絕緣層516亦延伸至穿孔515中覆蓋穿孔515的孔壁。而一重佈局線路層517位於絕緣層516上，並延伸至凹陷515中接觸暴露於凹陷515中的金屬導線526，且重佈局線路層517更延伸至穿孔515中接觸暴露於穿孔515中的金屬導線526。一保護層518位於重佈局線路層517上，且保護層518具有複數個第一開口519以暴露在第二表面514上的重佈局線路層517。
第一外部導電連結530a位於基板510的第二表面514上，並置於第一開口519中以接觸重佈局線路層517。而第二外部導電連結530b則位於基板510的凹陷550中以接觸重佈局線路層517。其中，第一外部導電連結530a的尺寸大於第二外部導電連結530b，且第一外部導電連結530a圍繞第二外部導電連結530b。
運算晶片540則位於電容感測層520上，在此實施例中，運算晶片540設置於基板510的凹陷550中，更詳細的說，運算晶片540位於基板510的第一表面512與第二表面514之間，並位於第二外部導電連結530b上以接觸第二外部導電連結530b。運算晶片540藉由第二外部導電連結530b、重佈局線路層517與金屬導線526電性連接至電容感 測電極524。據此，運算晶片540能讀取/接收電容感測電極524與手指之間的不同電容值，並以此些電容值進行指紋辨識運算。此外，第一外部導電連結530a更藉由重佈局線路層517、金屬導線526與第二外部導電連結530b電性連接至運算晶片540，因此運算晶片540能將運算結果傳輸至第一外部導電連結530a，而第一外部導電連結530a即可將此些運算結果傳輸至其他外部裝置中。此外，一阻隔層560填滿此凹陷550，以覆蓋運算晶片540與第二外部導電連結530b，其中阻隔層560之材質為環氧樹脂系材料。
接著請參閱第6A-6G圖以進一步理解晶片封裝體的製造方法，第6A-6G繪示第2圖的晶片封裝體在製程各個階段的剖面圖。
請先參閱第6A圖，先提供一基板600，基板600具有相對之一第一表面212與第二表面214。在此需先說明，基板600在切割後可形成複數個第2圖的基板210。接著在基板的第二表面214上形成電容感測層220。形成電容感測層220包含下列步驟，先形成複數個電容感測電極224，形成電容感測電極224的方法可利用例如是濺鍍(sputtering)、蒸鍍(evaporating)、電鍍(electroplating)或無電鍍(electroless plating)的方式來沉積導電材料於第二表面214上，接著使用微影蝕刻方式圖案化導電材料以形成電容感測電極224。此處所述的微影蝕刻包含下述步驟：先形成一光阻層於導電材料上，利用一光罩圖案化光阻層後，蝕刻未被光阻層保護的導電材料以形成電容感測電極224，接著再移除光阻層。
請繼續參閱第6B圖，形成絕緣材料228以覆蓋電容感測電極224。可利用沉積方式形成絕緣材料228，接著再以微影蝕刻的方式形成孔洞610以暴露電容感測電極224。金屬導線226於後續製程中會形成於孔洞610中，以電性連接至電容感測電極224。此處所述的微影蝕刻包含下述步驟：先形成一光阻層於絕緣材料228上，利用一光罩圖案化光阻層後，蝕刻未被光阻層保護的絕緣材料228以形成孔洞610暴露電容感測電極224，接著再移除光阻層。在本發明之其他部分實施例中，絕緣材料228可選用感光性高分子，直接在照光後進行蝕刻，而省略了光阻層的使用。
接著請參閱第6C圖，形成複數條金屬導線226於電容感測電極224上。形成金屬導線226的方法可利用例如是濺鍍、蒸鍍、電鍍或無電鍍的方式來沉積導電材料於絕緣材料228上，接著使用微影蝕刻方式圖案化導電材料以形成金屬導線226。值得注意的是，部分的金屬導線226位於孔洞610中以電性連接電容感測電極224。
請繼續參閱第6D圖，可先重複進行第6B圖與第6C圖的步驟以形成多層的金屬導線226與絕緣材料228，在此對於重複的步驟不再詳述。接著形成複數個第一開口620a與複數個第二開口620b以暴露金屬導線226，可使用前述的微影蝕刻方式移除部分的絕緣材料228以形成第一開口620a與第二開口620b，其中第一開口620a圍繞著第二開口620b。
請繼續參閱第6E圖，形成複數個第一導電墊229a於第一開口620a中，以及形成複數個第二導電墊229b於第二 開口620b中。可利用例如是濺鍍、蒸鍍、電鍍或無電鍍的方式來沉積導電材料於第一開口620a與第二開口620b中，以形成第一導電墊229a與第二導電墊229b。在形成第一導電墊229a與第二導電墊229b後，即完成形成電容感測層220於基板600的第二表面214上之步驟。
請繼續參閱第6F圖，形成複數個第一外部導電連結230a於第一導電墊229a上，以及形成複數個第二外部導電連結230b於第二導電墊229b上。其中，第一外部導電連結230a的尺寸大於第二外部導電連結230b。在本發明之其他部分實施例中，可省略第6E圖中形成第一導電墊229a與第二導電墊229b的步驟，而直接形成第一外部導電連結230a於第一開口620a中的金屬導線226上，以及形成第二外部導電連結230b於第二開口620b中的金屬導線226上。
最後請參閱第6G圖，形成一運算晶片240於外部導電連結230b上，使運算晶片240藉由第二外部導電連結230b、第二導電墊229b以及金屬導線226電性連接至電容感測電極224。並沿著切割道630切割基板600與電容感測層220，以分離基板600上的數個運算晶片240，形成如第2圖所示之晶片封裝體200。
請繼續參閱第7A-7H圖以進一步理解本發明其他部分實施方式的晶片封裝體製造方法，第7A-7H繪示第3圖的晶片封裝體在製程各個階段的剖面圖。
請先參閱第7A圖，先提供一基板700，基板700具有相對之一第一表面312與第二表面314。在此需先說明， 基板700在切割後可形成複數個第3圖所示的基板310。之後，先形成電容感測層320於第一表面312下。與第6A-6G圖不同的是，第7A-7G圖中電容感測層340的製備係先形成金屬導線326於基板700的第一表面312下，形成金屬導線326的方法可利用例如是濺鍍、蒸鍍、電鍍或無電鍍的方式來沉積導電材料於第一表面312下，接著使用微影蝕刻方式圖案化導電材料以形成金屬導線326。
請繼續參閱第7B圖，形成絕緣材料328以覆蓋金屬導線326。可利用沉積方式形成絕緣材料328，接著再以微影蝕刻的方式形成孔洞710以暴露金屬導線326。此些孔洞710使金屬導線326可電性連接至後續形成的電容感測電極324。此處所述的微影蝕刻包含下述步驟：先形成一光阻層於絕緣材料328上，利用一光罩圖案化光阻層後，蝕刻未被光阻層保護的絕緣材料328以形成孔洞710暴露金屬導線326，接著再移除光阻層。在本發明之其他部分實施例中，絕緣材料328可選用感光性高分子，其可直接在照光後進行蝕刻，而省略了光阻層的使用。
接著請參閱第7C圖，可重複進行第7A圖與第7B圖的步驟以形成多層的金屬導線326與絕緣材料328，在此對於重複的步驟不再詳述。接著在金屬導線326下形成電容感測電極324，形成電容感測電極324的方法可利用例如是濺鍍、蒸鍍、電鍍或無電鍍的方式來沉積導電材料於金屬導線326與絕緣材料328上，接著使用微影蝕刻方式圖案化導電材料以形成電容感測電極324。此處所述的微影蝕刻包含下述步驟：先 形成一光阻層於導電材料上，利用一光罩圖案化光阻層後，蝕刻未被光阻層保護的導電材料以形成電容感測電極324，接著再移除光阻層。在形成電容感測電極324後即可完成形成電容感測層320於基板700的第一表面312下的步驟。
在本發明之部分實施例中，在形成電容感測層320後，可再沉積高介電係數材料於電容感測層320下，以形成高介電係數材料層。
請繼續參閱第7D圖，形成一穿孔315自基板700的第二表面314朝第一表面312延伸，以暴露金屬導線326。形成穿孔315的方式例如可以是以微影蝕刻，但不以此為限。
接著請參閱第7E圖，在形成穿孔315後，先形成一絕緣層316於第二表面314上與穿孔315中，接著使用微影蝕刻方式移除部分的絕緣層316，以將金屬導線326於穿孔315中暴露出來。接著再形成一重佈局線路層317於絕緣層316上，且部分的重佈局線路層317位於穿孔315中並接觸金屬導線326。在此步驟中，可利用例如是濺鍍、蒸鍍、電鍍或無電鍍的方式來沉積導電材料於絕緣層316與穿孔315中的金屬導線326上，以形成重佈局線路層317。
請繼續參閱第7F圖，形成一保護層318於重佈局線路層317上，並圖案化保護層318以形成複數個第一開口319a與複數個第二開口319b以暴露重佈局線路層317。可藉由刷塗環氧樹脂系的材料於重佈局線路層317上，以形成保護層318。接著，再圖案化保護層318以形成第一開口319a與第二開口319b，使部分的重佈局線路層317於保護層318的第一 開口319a與第二開口319b中暴露出來。
請繼續參閱第7G圖，形成複數個第一外部導電連結330a於第一開口319a中，以及形成複數個第二外部導電連結330b於第二開口319b中。其中，第一外部導電連結330a的尺寸大於第二外部導電連結330b。
最後請參閱第7H圖，形成一運算晶片340於第二外部導電連結330b上，使運算晶片340藉由第二外部導電連結330b、重佈局線路層317以及金屬導線326電性連接至電容感測電極324。並沿著切割道730切割基板700與電容感測層320，以分離基板800上的數個運算晶片340，形成如第3圖所示之晶片封裝體300。
請接續參閱第8A-8H圖以進一步理解本發明其他部分實施方式的晶片封裝體製造方法，第8A-8H繪示第4圖的晶片封裝體在製程各個階段的剖面圖。
請先參閱第8A圖，先提供一基板800，基板800具有相對之一第一表面412與第二表面414。在此需先說明，基板800在切割後可形成複數個第4圖所示的基板410。之後，先形成電容感測層420於第一表面412下。第8A圖先形成金屬導線426於基板800的第一表面412下，形成金屬導線426的方法可利用例如是濺鍍、蒸鍍、電鍍或無電鍍的方式來沉積導電材料於第一表面412下，接著使用微影蝕刻方式圖案化導電材料以形成金屬導線426。
請繼續參閱第8B圖，形成絕緣材料428以覆蓋金屬導線426。可利用沉積方式形成絕緣材料428，接著再以微 影蝕刻的方式形成孔洞810以暴露金屬導線426。此些孔洞810使金屬導線426可電性連接至後續形成的電容感測電極424。此處所述的微影蝕刻包含下述步驟：先形成一光阻層於絕緣材料428上，利用一光罩圖案化光阻層後，蝕刻未被光阻層保護的絕緣材料428以形成孔洞810暴露金屬導線426，接著再移除光阻層。在本發明之其他部分實施例中，絕緣材料428可選用感光性高分子，其可直接在照光後進行蝕刻，而省略了光阻層的使用。
接著請參閱第8C圖，可重複進行第8A圖與第8B圖的步驟以形成多層的金屬導線426與絕緣材料428，在此對於重複的步驟不再詳述。接著在金屬導線426上形成電容感測電極424，形成電容感測電極424的方法可利用例如是濺鍍、蒸鍍、電鍍或無電鍍的方式來沉積導電材料於金屬導線426與絕緣材料428上，接著使用微影蝕刻方式圖案化導電材料以形成電容感測電極424。此處所述的微影蝕刻包含下述步驟：先形成一光阻層於導電材料上，利用一光罩圖案化光阻層後，蝕刻未被光阻層保護的導電材料以形成電容感測電極424，接著再移除光阻層。在形成電容感測電極424後即可完成形成電容感測層420於基板800的第一表面412下的步驟。
在本發明之部分實施例中，在形成電容感測層420後，可再沉積高介電係數材料於電容感測層420下，以形成高介電係數材料層。
請繼續參閱第8D圖，形成一凹陷450自基板800的第二表面414朝第一表面412延伸，以暴露金屬導線426。形 成凹陷450的方式例如可以是以微影蝕刻，但不以此為限。
接著請參閱第8E圖，在形成凹陷450後，先形成一絕緣層416於第二表面414上與凹陷450中，接著使用微影蝕刻方式移除部分的絕緣層416，以將金屬導線426於凹陷450中暴露出來。接著再形成一重佈局線路層417於絕緣層416上，且部分的重佈局線路層417位於凹陷450中並接觸金屬導線426。在此步驟中，可利用例如是濺鍍、蒸鍍、電鍍或無電鍍的方式來沉積導電材料於絕緣層416與凹陷450中的金屬導線426上，以形成重佈局線路層417。
請繼續參閱第8F圖，形成一保護層418於第二表面414上的重佈局線路層417上，並圖案化保護層418以形成複數個第一開口419以暴露位於第二表面414上的重佈局線路層417。可藉由刷塗環氧樹脂系的材料於重佈局線路層417上，以形成保護層418。接著，再圖案化保護層418以形成第一開口419，使部分的重佈局線路層417從保護層418的第一開口419中暴露出來。
請繼續參閱第8G圖，形成複數個第一外部導電連結430a於第一開口419中，以及形成複數個第二外部導電連結430b於凹陷450中以接觸凹陷450中的重佈局線路層417。其中，第一外部導電連結430a的尺寸大於第二外部導電連結430b。
最後請參閱第8H圖，形成一運算晶片440於第二外部導電連結430b上，使運算晶片440藉由第二外部導電連結430b、重佈局線路層417以及金屬導線426電性連接至電容感 測電極424。此外，更使用注模方式將環氧樹脂系的材料填入凹陷450中，以形成覆蓋運算晶片440與第二外部導電連結430b的阻隔層460。最後沿著切割道830切割基板800與感測電極層420，以分離基板800上的數個運算晶片440，形成如第4圖所示之晶片封裝體400。
由上述本發明實施例可知，本發明具有下列優點。本發明的晶片封裝體之運算晶片並非設置於電容感測層中，因此不必使用繁複的製程進行打線以將運算晶片的訊號導出，此大幅節省製程的時間與機台的成本，此外本發明的電容感測層未經額外的加工，其具有良好的平坦性，可提升晶片封裝體偵測時的準確度。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧晶片封裝體
210‧‧‧基板
212‧‧‧第一表面
214‧‧‧第二表面
220‧‧‧電容感測層
222‧‧‧第三表面
224‧‧‧電容感測電極
226‧‧‧金屬導線
228‧‧‧絕緣材料
229a‧‧‧第一導電墊
229b‧‧‧第二導電墊
230a‧‧‧第一外部導電連結
230b‧‧‧第二外部導電連結
240‧‧‧運算晶片

Claims (30)

  1. 一種晶片封裝體，包含：一基板，具有相對之一第一表面與一第二表面；一電容感測層位於該第二表面上，該電容感測層具有相對於該第二表面的一第三表面，並包含：複數個電容感測電極設置於同一平面且位於該第二表面上；以及複數條金屬導線位於該些電容感測電極上；以及一運算晶片位於該第三表面上，並電性連接至該些電容感測電極。
  2. 如請求項1所述之晶片封裝體，更包含：複數個第一外部導電連結位於該些金屬導線上，並電性連接至該運算晶片；以及複數個第二外部導電連結位於該些金屬導線上，其中該運算晶片位於該些第二外部導電連結上。
  3. 如請求項2所述之晶片封裝體，其中該些該些第一外部導電連結藉由該些金屬導線，以及該些第二外部導電連結電性連接至該運算晶片。
  4. 如請求項2所述之晶片封裝體，其中該電容感測層更包含：複數個第一導電墊，位於該些金屬導線與該些第一外 部導電連結之間；以及複數個第二導電墊，位於該些金屬導線與該些第二外部導電連結之間。
  5. 如請求項1所述之晶片封裝體，其中該基板之材質為玻璃、藍寶石、氮化鋁、或其組合。
  6. 一種晶片封裝體，包含：一基板，具有相對之一第一表面與一第二表面；一電容感測層位於該第一表面下，該電容感測層具有相對於該第一表面的一第三表面，並包含：複數個電容感測電極設置於同一平面且位於該第三表面上；以及複數條金屬導線位於該些電容感測電極上；以及一運算晶片位於該電容感測層上，並電性連接至該些電容感測電極。
  7. 如請求項6所述之晶片封裝體，更包含一穿孔自該第二表面朝該第一表面延伸，並暴露該些金屬導線。
  8. 如請求項7所述之晶片封裝體，更包含：一絕緣層，位於該第二表面上並延伸至該穿孔中覆蓋該穿孔的孔壁；一重佈局線路層，位於該絕緣層上並延伸至該穿孔中 接觸該些金屬導線；一保護層，位於該重佈局線路層上，該保護層具有複數個第一開口以及複數個第二開口以暴露該重佈局線路層；複數個第一外部導電連結位於該些第一開口中，並接觸該重佈局線路層；以及複數個第二外部導電連結位於該些第二開口中，並接觸該重佈局線路層。
  9. 如請求項8所述之晶片封裝體，其中該運算晶片設置於該第二表面，並位於該些第二外部導電連結上。
  10. 如請求項9所述之晶片封裝體，其中該些第一外部導電連結藉由該重佈局線路層，以及該些第二外部導電連結電性連接至該運算晶片。
  11. 如請求項6所述之晶片封裝體，更包含一凹陷自該第二表面朝該第一表面延伸，並暴露該些金屬導線，其中該運算晶片位於該凹陷中。
  12. 如請求項11所述之晶片封裝體，更包含：一絕緣層，位於該第二表面上並延伸至該凹陷中覆蓋該凹陷的孔壁；一重佈局線路層，位於該絕緣層上並延伸至該凹陷中 接觸該些金屬導線；一保護層，位於該重佈局線路層上，該保護層具有複數個第一開口以暴露該第二表面上的該重佈局線路層；複數個第一外部導電連結位於該些第一開口中，並接觸該重佈局線路層，其中該些第一外部導電連結電性連接至該運算晶片；以及複數個第二外部導電連結位於該凹陷中，並接觸該重佈局線路層。
  13. 如請求項12所述之晶片封裝體，其中該運算晶片位於該些第二外部導電連結上。
  14. 如請求項13所述之晶片封裝體，其中該些第一外部導電連結藉由該重佈局線路層，以及該些第二外部導電連結電性連接至該運算晶片。
  15. 如請求項13所述之晶片封裝體，更包含一阻隔層覆蓋該凹陷中的該運算晶片與該些第二外部導電連結。
  16. 如請求項6所述之晶片封裝體，其中該基板之材質為矽。
  17. 一種晶片封裝體的製造方法，包含：提供一基板，其中該基板具有相對之一第一表面與一第 二表面；形成一電容感測層於該第二表面上，該電容感測層具有相對於該第二表面的一第三表面，包含：形成複數個電容感測電極於該第二表面上且位於同一平面上；以及形成複數條金屬導線於該些電容感測電極上；以及形成一運算晶片於該第三表面上以使該運算晶片電性連接至該些電容感測電極。
  18. 如請求項17所述之晶片封裝體的製造方法，更包含形成複數個第一外部導電連結與複數個第二外部導電連結於該些金屬導線上，其中該運算晶片係形成於該些第二外部導電連結上。
  19. 如請求項18所述之晶片封裝體的製造方法，其中該些第一外部導電連結與該些第二外部導電連結係於相同製程步驟中同時形成。
  20. 如請求項18所述之晶片封裝體的製造方法，更包含沿著一切割道切割該基板與該電容感測層，以形成一晶片封裝體。
  21. 一種晶片封裝體的製造方法，包含：提供一基板，其中該基板具有相對之一第一表面與一第 二表面；形成一電容感測層於該第一表面下，該電容感測層具有相對於該第二表面的一第三表面，包含：形成複數條金屬導線於該第一表面下；以及形成複數個電容感測電極於同一平面上且位於該些金屬導線下；以及形成一運算晶片於該電容感測層上以使該運算晶片電性連接至該些電容感測電極。
  22. 如請求項21所述之晶片封裝體的製造方法，更包含：形成一穿孔自該第二表面朝該第一表面延伸，以暴露該些金屬導線。
  23. 如請求項22所述之晶片封裝體的製造方法，更包含：形成一絕緣層於該第二表面上與該穿孔中；移除部分該絕緣層以暴露該些金屬導線；形成一重佈局線路層於該絕緣層上並延伸至該穿孔中接觸該些金屬導線；形成一保護層於該重佈局線路層上；移除部分該保護層以形成複數個第一開口以及複數個第二開口，以暴露該重佈局線路層；形成複數個第一外部導電連結於該些第一開口中；以及 形成複數個第二外部導電連結於該些第二開口中，其中該運算晶片係形成於該些第二外部導電連結上。
  24. 如請求項23所述之晶片封裝體的製造方法，其中該些第一外部導電連結與該些第二外部導電連結係於相同製程步驟中同時形成。
  25. 如請求項23所述之晶片封裝體的製造方法，更包含沿著一切割道切割該基板與該電容感測層，以形成一晶片封裝體。
  26. 如請求項21所述之晶片封裝體的製造方法，更包含：形成一凹陷自該第二表面朝該第一表面延伸，以暴露該些金屬導線，其中該運算晶片係形成於該凹陷中。
  27. 如請求項26所述之晶片封裝體的製造方法，更包含：形成一絕緣層於該第二表面上與該凹陷中；移除部分該絕緣層以暴露該些金屬導線；形成一重佈局線路層於該絕緣層上並延伸至該凹陷中接觸該些金屬導線；形成一保護層於該第二表面上的該重佈局線路層上；移除部分該保護層形成複數個第一開口以暴露第二表面上的該重佈局線路層； 形成複數個第一外部導電連結於該些第一開口中；以及形成複數個第二外部導電連結於該凹陷中，其中該運算晶片係形成於該些第二外部導電連結上。
  28. 如請求項27所述之晶片封裝體的製造方法，其中該些第一外部導電連結與該些第二外部導電連結係於相同製程步驟中同時形成。
  29. 如請求項27所述之晶片封裝體的製造方法，更包含形成一阻隔層於該凹陷中以覆蓋該運算晶片與該些第二外部導電連結。
  30. 如請求項29所述之晶片封裝體的製造方法，更包含沿著一切割道切割該基板與該電容感測層，以形成一晶片封裝體。
TW104140185A 2014-12-15 2015-12-01 晶片封裝體及其製造方法 TWI582677B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US201462092184P 2014-12-15 2014-12-15

Publications (2)

Publication Number Publication Date
TW201621602A TW201621602A (zh) 2016-06-16
TWI582677B true TWI582677B (zh) 2017-05-11

Family

ID=56111457

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104140185A TWI582677B (zh) 2014-12-15 2015-12-01 晶片封裝體及其製造方法

Country Status (3)

Country Link
US (1) US10049252B2 (zh)
CN (1) CN105701443B (zh)
TW (1) TWI582677B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI563253B (en) * 2015-04-14 2016-12-21 Lee Mei Yen Composite substrate sensor device and method of manufacturing such sensor device
TWI537837B (zh) * 2015-06-11 2016-06-11 南茂科技股份有限公司 指紋辨識晶片封裝結構及其製作方法
TWI533233B (zh) * 2015-07-13 2016-05-11 晨星半導體股份有限公司 電容式感測器結構、具電容式感測器之電路板結構以及電容式感測器之封裝結構
US9652603B1 (en) * 2015-12-11 2017-05-16 Keycore Technology Corp. Fingerprint identification device
TWM519281U (zh) * 2015-12-28 2016-03-21 Metrics Technology Co Ltd J 指紋辨識裝置
US9589941B1 (en) * 2016-01-15 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip package system and methods of forming the same
TWI617992B (zh) * 2016-06-29 2018-03-11 關鍵禾芯科技股份有限公司 指紋辨識裝置及其製造方法
CN107844732A (zh) * 2016-09-18 2018-03-27 敦泰电子有限公司 一种指纹感测器、指纹感测模组和电子设备
TWI653728B (zh) * 2017-05-26 2019-03-11 南茂科技股份有限公司 指紋辨識晶片的封裝結構及其製造方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201113992A (en) * 2009-10-07 2011-04-16 Xintec Inc Chip package and fabrication method thereof
TW201128755A (en) * 2010-02-12 2011-08-16 Xintec Inc Chip package
US20110248961A1 (en) * 2010-04-13 2011-10-13 Miroslav Svajda Device Including Multi-Function Circuitry Having Optical Detectors and Method of Flip-Chip Assembly Therefor
TW201140779A (en) * 2010-05-11 2011-11-16 Xintec Inc Chip package and method for forming the same
TW201310612A (zh) * 2011-01-28 2013-03-01 Xintec Inc 電容耦合器封裝結構
TW201413905A (zh) * 2012-09-25 2014-04-01 Xintex Inc 晶片封裝體及其形成方法
TWM477621U (zh) * 2013-11-21 2014-05-01 Emerging Display Tech Corp 具有指紋辨識功能的觸控面板
TW201431023A (zh) * 2013-01-18 2014-08-01 Xintec Inc 半導體晶片封裝體及其製造方法
TW201440187A (zh) * 2013-04-12 2014-10-16 Xintex Inc 晶片封裝體及其製造方法
TW201442175A (zh) * 2013-04-19 2014-11-01 Xintec Inc 晶片封裝體及其製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5672911A (en) * 1996-05-30 1997-09-30 Lsi Logic Corporation Apparatus to decouple core circuits power supply from input-output circuits power supply in a semiconductor device package
US7538760B2 (en) * 2006-03-30 2009-05-26 Apple Inc. Force imaging input device and system
TWI511243B (zh) * 2009-12-31 2015-12-01 Xintec Inc 晶片封裝體及其製造方法
EP2357665A3 (en) * 2010-01-20 2014-01-01 Xintec Inc. Chip package and method for fabricating the same
JP5854947B2 (ja) * 2012-08-01 2016-02-09 株式会社ジャパンディスプレイ 入力装置付き表示装置およびその製造方法並びに電子機器
US10120506B2 (en) * 2013-11-12 2018-11-06 Microsoft Technology Licensing, Llc Multi-touch capacitive sensing surface
US9740908B2 (en) * 2015-11-09 2017-08-22 Contek Life Science Co., Ltd. Capacitive fingerprint sensor and package method thereof

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201113992A (en) * 2009-10-07 2011-04-16 Xintec Inc Chip package and fabrication method thereof
TW201128755A (en) * 2010-02-12 2011-08-16 Xintec Inc Chip package
US20110248961A1 (en) * 2010-04-13 2011-10-13 Miroslav Svajda Device Including Multi-Function Circuitry Having Optical Detectors and Method of Flip-Chip Assembly Therefor
TW201140779A (en) * 2010-05-11 2011-11-16 Xintec Inc Chip package and method for forming the same
TW201310612A (zh) * 2011-01-28 2013-03-01 Xintec Inc 電容耦合器封裝結構
TW201413905A (zh) * 2012-09-25 2014-04-01 Xintex Inc 晶片封裝體及其形成方法
TW201431023A (zh) * 2013-01-18 2014-08-01 Xintec Inc 半導體晶片封裝體及其製造方法
TW201440187A (zh) * 2013-04-12 2014-10-16 Xintex Inc 晶片封裝體及其製造方法
TW201442175A (zh) * 2013-04-19 2014-11-01 Xintec Inc 晶片封裝體及其製造方法
TWM477621U (zh) * 2013-11-21 2014-05-01 Emerging Display Tech Corp 具有指紋辨識功能的觸控面板

Also Published As

Publication number Publication date
CN105701443B (zh) 2019-10-18
US20160171273A1 (en) 2016-06-16
US10049252B2 (en) 2018-08-14
TW201621602A (zh) 2016-06-16
CN105701443A (zh) 2016-06-22

Similar Documents

Publication Publication Date Title
TWI582677B (zh) 晶片封裝體及其製造方法
TWI534969B (zh) 晶片封裝體及其製造方法
TWI464842B (zh) 電子元件封裝體及其製造方法
KR100352236B1 (ko) 접지 금속층을 갖는 웨이퍼 레벨 패키지
KR100881199B1 (ko) 관통전극을 구비하는 반도체 장치 및 이를 제조하는 방법
TWI459485B (zh) 晶片封裝體的形成方法
US9620431B2 (en) Chip package including recess in side edge
TWI591764B (zh) 晶片封裝體及其製造方法
TW201535551A (zh) 晶片封裝體及其製造方法
TWI600125B (zh) 晶片封裝體及其製造方法
TW201541586A (zh) 晶片堆疊封裝體及其製造方法
TWI485818B (zh) 晶片封裝體及其形成方法
TWI582918B (zh) 晶片封裝體及其製造方法
US20160355393A1 (en) Chip package and manufacturing method thereof
US8173539B1 (en) Method for fabricating metal redistribution layer
TWI593069B (zh) 晶片封裝體及其製造方法
TWI576973B (zh) 晶片封裝體及其製造方法
KR20170111446A (ko) 반도체 패키지 및 이를 제조하는 방법
TWI603447B (zh) 晶片封裝體及其製造方法
US8426303B2 (en) Manufacturing method of semiconductor device, and mounting structure thereof
TWI804249B (zh) 觸控式微型發光二極體顯示器及其製造方法
KR100886711B1 (ko) 반도체 패키지 및 이의 제조 방법
TW201537674A (zh) 晶片封裝體及其製造方法
KR101046383B1 (ko) 반도체 패키지
KR100990941B1 (ko) 회로 기판, 이의 제조 방법 및 이를 갖는 반도체 패키지