CN105701443B - 晶片封装体及其制造方法 - Google Patents

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Abstract

一种晶片封装体及其制造方法，该晶片封装体包含：一基板，具有相对的一第一表面与一第二表面；一电容感测层，位于第二表面上，电容感测层具有相对于第二表面的一第三表面，并包含多个电容感测电极位于该第二表面上以及与多条金属导线位于电容感测电极上；以及一运算晶片，位于第三表面上，并电性连接至电容感测电极。本发明不仅能够大幅节省制程的时间与机台的成本，且能够提升晶片封装体侦测时的准确度。

Description

晶片封装体及其制造方法
技术领域
本发明是有关一种晶片封装体及其制造方法。
背景技术
在各项电子产品要求多功能且外型尚须轻薄短小的需求之下，各项电子产品所对应的晶片，不仅其尺寸微缩化，当中的布线密度亦随之提升，因此后续在制造晶片封装体的挑战亦渐趋严峻。其中，晶圆级晶片封装是晶片封装方式的一种，是指晶圆上所有晶片生产完成后，直接对整片晶圆上所有晶片进行封装制程及测试，完成之后才切割制成单颗晶片封装体的晶片封装方式。
传统的指纹感测装置(finger print sensor)会将电容感测电极与指纹感测晶片封装于同一层中，但此制程涉及多道图案化制程与材料沉积制程，不仅耗费生产成本，还需较长的制程时间，因此，业界急需更为简化与快速的晶片封装技术。
发明内容
本发明的一态样是提供一种晶片封装体，包含一基板，具有相对的一第一表面与一第二表面；一电容感测层位于第二表面上，电容感测层具有相对于第二表面的一第三表面，并包含多个电容感测电极位于该第二表面上，与多条金属导线位于电容感测电极上；以及一运算晶片位于第三表面上，并电性连接至电容感测电极。
本发明的另一态样是提供一种晶片封装体，包含一基板，具有相对的一第一表面与一第二表面；一电容感测层位于第一表面下，电容感测层具有相对于第一表面的一第三表面，并包含多个电容感测电极位于第三表面上，与多条金属导线位于此些电容感测电极上；以及一运算晶片位于电容感测层上，并电性连接至电容感测电极。
本发明的另一态样是提供一种晶片封装体的制造方法，包含下列步骤：先提供一基板，其中基板具有相对的一第一表面与一第二表面。接着形成一电容感测层于第二表面上，电容感测层具有相对于第二表面的一第三表面。形成电容感测层的步骤包含形成多个电容感测电极于第二表面上，再形成多条金属导线于此些电容感测电极上。最后形成一运算晶片于第三表面上以使运算晶片电性连接至此些电容感测电极。
本发明的另一态样是提供一种晶片封装体的制造方法，包含下列步骤：先提供一基板，其中基板具有相对的一第一表面与一第二表面。接着形成一电容感测层于第一表面下，电容感测层具有相对于第一表面的一第三表面。形成电容感测层的步骤包含形成多条金属导线于第一表面下，再形成多个电容感测电极于此些金属导线下。最后形成一运算晶片于电容感测层上以使运算晶片电性连接至电容感测电极。
本发明不仅能够大幅节省制程的时间与机台的成本，且能够提升晶片封装体侦测时的准确度。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附图式的详细说明如下。
图1绘示本发明部分实施方式的一种晶片封装体的俯视图；
图2绘示本发明部分实施方式中，图1的晶片封装体沿着A-A剖线的剖面图；
图3绘示本发明部分实施方式中，图1的晶片封装体沿着A-A剖线的剖面图；
图4绘示本发明部分实施方式中，图1的晶片封装体沿着A-A剖线的剖面图；
图5绘示本发明部分实施方式中，图1的晶片封装体沿着A-A剖线的剖面图；
图6A-6G绘示图2的晶片封装体在制程各个阶段的剖面图；
图7A-7H绘示图3的晶片封装体在制程各个阶段的剖面图；以及
图8A-8H绘示图4的晶片封装体在制程各个阶段的剖面图。
其中，附图中符号的简单说明如下：
100、200、300、400、500：晶片封装体
210、310、410、510：基板
212、312、412、512：第一表面
214、314、414、514：第二表面
220、320、420、520：电容感测层
222、322、422、522：第三表面
224、324、424、524：电容感测电极
226、326、426、526：金属导线
228、328、428、528：绝缘材料
229a：第一导电垫
229b：第二导电垫
120、230a、330a、430a、530a：第一外部导电连结
230b、330b、430b、530b：第二外部导电连结
110、240、340、440、540：运算晶片
315、515：穿孔
316、416、516：绝缘层
317、417、517：重布局线路层
318、418、518：保护层
319a、620a、419、519：第一开口
319b、620b：第二开口
450、550：凹陷
460、560：阻隔层
600、700、800：基板
610、710、810：孔洞
630、730、830：切割道。
具体实施方式
以下将以图式揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化图式起见，一些已知惯用的结构与元件在图式中将以简单示意的方式绘示。
请先参阅图1，图1绘示本发明部分实施方式的一种晶片封装体100的俯视图。如图1所示，晶片封装体100具有一运算晶片110，以及多个第一外部导电连结120围绕着运算晶片110。在本发明的部分实施例中，运算晶片110为一指纹感测晶片，其能读取指纹波峰与波谷聚集而产生的不同电容，再以指纹辨识演算法(Fingerprint Algorithm)进行运算。
请继续参阅图2，图2绘示本发明部分实施方式中，图1的晶片封装体沿着A-A剖线的剖面图。如图2所示，一晶片封装体200包含一基板210、一电容感测层220、多个第一外部导电连结230a与多个第二外部导电连结230b、以及一运算晶片240。基板210具有相对的一第一表面212与第二表面214，其中第一表面212作为指纹感测面。在本发明的部分实施例中，基板210的材质为高介电系数材料，例如：玻璃、蓝宝石、氮化铝、或其组合，但并不以此为限。其他合适的高介电系数材料亦可用于制备基板210。
电容感测层220位于基板的第二表面214上，并具有相对于第二表面214的一第三表面222。电容感测层220包含多个电容感测电极224，以及多条金属导线226位于此些电容感测电极224上，并电性连接至电容感测电极224。此外，电容感测层220中还包含绝缘材料228以避免电容感测电极224或金属导线226之间产生错误的电性连接。在本发明的部分实施例中，绝缘材料228的材质为氧化硅、氮化硅、氮氧化硅或其它合适的绝缘材料。在本发明的其他部分实施例中，电容感测电极224与金属导线226的材质为铝、铜、镍、或任何合适的导电材料。
此些电容感测电极224位于基板210的第二表面214上，并作为金属-绝缘层-金属(metal-insulator-metal,MIM)电容器的下电极。更详细的说，当使用者的手指触碰基板210的第一表面212时，手指作为金属-绝缘层-金属电容器的上电极，而指纹上的波峰与波谷因与电容感测电极224之间的距离不同，因此会分别与电容感测电极224之间产生不同电容值。虽然图2所绘示的电容感测电极224直接接触基板210的第二表面214，但不以此为限。在本发明的其他实施例中，电容感测电极224并未直接接触基板210的第二表面214，而有部分的绝缘材料228位于电容感测电极224与第二表面214之间。
第一外部导电连结230a位于电容感测层220中的金属导线226上，而第二外部导电连结230b同样位于电容感测层220中的金属导线226上。其中，第一外部导电连结230a的尺寸大于第二外部导电连结230b，且第一外部导电连结230a围绕第二外部导电连结230b。在本发明的部分实施例中，第一外部导电连结230a与第二外部导电连结230b直接接触金属导线226。
在本发明的其他部分实施例中，电容感测层220还包含多个第一导电垫229a与多个第二导电垫229b。其中，第一导电垫229a位于金属导线226与第一外部导电连结230a之间，而第二导电垫229b位于金属导线226与第二外部导电连结230b之间。
在本发明的其他部分实施例中，第一外部导电连结230a与第二外部导电连结230b为焊球、凸块等业界熟知的结构，且形状可以为圆形、椭圆形、方形、长方形，并不用以限制本发明。在本发明的其他部分实施例中，第一导电垫229a与第二导电垫229b为凸块底部金属(Under Bump Metallization,UBM)，其材质为镍或金。
运算晶片240位于电容感测层220的第三表面222上，更详细的说，运算晶片240位于第二外部导电连结230b上，并接触第二外部导电连结230b。运算晶片240通过第二外部导电连结230b、第二导电垫229b与金属导线226电性连接至电容感测电极224。据此，运算晶片240能读取/接收电容感测电极224与手指之间的不同电容值，并以此些电容值进行指纹辨识运算。此外，第一外部导电连结230b更通过第二外部导电连结230b、第二导电垫229b、金属导线226与第一导电垫229a电性连接至运算晶片240，因此运算晶片240能将运算结果传输至第一外部导电连结230a，而第一外部导电连结230a可将此些运算结果传输至其他装置中。举例来说，在后续制程中晶片封装体200会封装至一印刷电路板上，第一外部导电连结230a即可将运算结果传输至印刷电路板中，以使处理器判断所读取的指纹图样是否符合使用者的初始设定。
请继续参阅图3，图3绘示本发明部分实施方式中，图1的晶片封装体沿着A-A剖线的剖面图。此处需注意的是相同元件的材质并不再做详述。
如图3所示，一晶片封装体300包含一基板310、一电容感测层320、多个第一外部导电连结330a与多个第二外部导电连结330b、以及一运算晶片340。基板310具有相对的一第一表面312与第二表面314。在本发明的部分实施例中，基板310为一空白的硅晶片(rawsilicon wafer)或其他不含电路的半导体基板。
电容感测层320位于基板310的第一表面312下，并具有相对于第一表面312的一第三表面322，其中第三表面322作为指纹感测面。电容感测层320包含多个电容感测电极324，以及多条金属导线326位于此些电容感测电极324上，并电性连接至电容感测电极324。此外，电容感测层320中还包含绝缘材料328以避免电容感测电极324或金属导线326之间产生错误的电性连接。
此些电容感测电极324位于电容感测层320的第三表面322上，并作为金属-绝缘层-金属电容器的下电极。更详细的说，当使用者的手指触碰电容感测层320的第三表面322时，手指作为金属-绝缘层-金属电容器的上电极，而指纹上的波峰与波谷因与电容感测电极324之间的距离不同，因此会分别与电容感测电极324之间产生不同电容值。虽然图3所绘示的电容感测电极324直接接触电容感测层320的第三表面322，但不以此为限。在本发明的其他实施例中，电容感测电极324并未直接接触电容感测层320的第三表面322，而有部分的绝缘材料328位于电容感测电极324与第三表面322之间。
在此实施例中，电容感测层320的第三表面322作为指纹感测面，但并不以此为限。在本发明的其他部分实施例中，一高介电系数材料层位于电容感测层320的第三表面322下，并具有相对于第三表面322的一第四表面，其中高介电系数材料层的第四表面作为指纹感测面。
基板310具有一穿孔315自基板310的第二表面314朝第一表面312延伸，并暴露此些金属导线326。一绝缘层316位于第二表面314上并延伸至穿孔315中覆盖穿孔315的孔壁，而一重布局线路层(redistribution layer)317位于绝缘层316上，并延伸至穿孔315中接触暴露于穿孔315中的金属导线326。一保护层318位于重布局线路层317上，且保护层318具有多个第一开口319a与第二开口319b以暴露重布局线路层317，其中第一开口319a围绕着第二开口319b。
在本发明的部分实施例中，绝缘层316的材质为氧化硅、氮化硅、氮氧化硅或其它合适的绝缘材料；重布局线路层317的材质为铝、铜、镍、或任何合适的导电材料；而保护层318的材质为环氧树脂系材料。
第一外部导电连结330a位于基板310的第二表面314上，并置于第一开口319a中以接触重布局线路层317，而第二外部导电连结330b同样位于基板310的第二表面314上，并置于第二开口319b中以接触重布局线路层317。其中，第一外部导电连结330a的尺寸大于第二外部导电连结330b，且第一外部导电连结330a围绕第二外部导电连结330b。
运算晶片340则位于电容感测层320上，在此实施例中，运算晶片340位于基板310的第二表面314上，更详细的说，运算晶片340位于第二外部导电连结330b上，并接触第二外部导电连结330b。运算晶片340通过第二外部导电连结330b、重布局线路层317与金属导线326电性连接至电容感测电极324。据此，运算晶片340能读取/接收电容感测电极324与手指之间的不同电容值，并以此些电容值进行指纹辨识运算。此外，第一外部导电连结330a更通过重布局线路层317与第二外部导电连结330b电性连接至运算晶片340，因此运算晶片340能将运算结果传输至第一外部导电连结330a，而第一外部导电连结330a即可将此些运算结果传输至其他外部装置中。
请继续参阅图4，图4绘示本发明部分实施方式中，图1的晶片封装体沿着A-A剖线的剖面图。如图4所示，一晶片封装体400包含一基板410、一电容感测层420、多个第一外部导电连结430a与多个第二外部导电连结430b、以及一运算晶片440。基板410具有相对的一第一表面412与第二表面414。
电容感测层420位于基板410的第一表面412下，并具有相对于第一表面412的一第三表面422，其中第三表面422作为指纹感测面。电容感测层420包含多个电容感测电极424，以及多条金属导线426位于此些电容感测电极424上，并电性连接至电容感测电极424。此外，电容感测层420中还包含绝缘材料428以避免电容感测电极424或金属导线426之间产生错误的电性连接。
此些电容感测电极424位于电容感测层420的第三表面422上，并作为金属-绝缘层-金属电容器的下电极。更详细的说，当使用者的手指触碰电容感测层420的第三表面422时，手指作为金属-绝缘层-金属电容器的上电极，而指纹上的波峰与波谷因与电容感测电极424之间的距离不同，因此会分别与电容感测电极424之间产生不同电容值。虽然图4所绘示的电容感测电极424直接接触电容感测层420的第三表面422，但不以此为限。在本发明的其他实施例中，电容感测电极424并未直接接触电容感测层420的第三表面422，而有部分的绝缘材料428位于电容感测电极424与第三表面422之间。
在此实施例中，电容感测层420的第三表面422作为指纹感测面，但并不以此为限。在本发明的其他部分实施例中，一高介电系数材料层位于电容感测层420的第三表面422下，并具有相对于第三表面422的一第四表面，其中高介电系数材料层的第四表面作为指纹感测面。
基板410具有一凹陷450自基板410的第二表面414朝第一表面412延伸，并暴露此些金属导线426。在此说明图4的晶片封装体400与图3的晶片封装体300的差别，图3的穿孔315位于基板310的两侧，而图4的凹陷450位于基板410的中央处，且凹陷450的孔径大于穿孔315。更详细的说，凹陷450的孔径需大于运算晶片420的长度与宽度。
一绝缘层416位于第二表面414上并延伸至凹陷450中覆盖凹陷450的孔壁以及凹陷450的部分底部，而一重布局线路层417位于绝缘层416上，并延伸至凹陷450中接触暴露于凹陷450中的金属导线426。一保护层418位于第二表面414的重布局线路层417上，且保护层418具有多个第一开口419以暴露第二表面414上的重布局线路层417。
第一外部导电连结430a位于基板410的第二表面414上，并置于第一开口419中以接触重布局线路层417。与图3不同的是，图4中的第二外部导电连结430b位于基板410的凹陷450中以接触凹陷450中的重布局线路层417。其中，第一外部导电连结430a的尺寸大于第二外部导电连结430b，且第一外部导电连结430a围绕第二外部导电连结430b。
运算晶片440则位于电容感测层420上，在此实施例中，运算晶片440设置于基板410的凹陷450中，更详细的说，运算晶片440位于基板410的第一表面412与第二表面414之间，并位于第二外部导电连结430b上以接触第二外部导电连结430b。运算晶片440通过第二外部导电连结430b、重布局线路层417与金属导线426电性连接至电容感测电极424。据此，运算晶片440能读取/接收电容感测电极424与手指之间的不同电容值，并以此些电容值进行指纹辨识运算。此外，第一外部导电连结430a更通过重布局线路层417与第二外部导电连结430b电性连接至运算晶片440，因此运算晶片440能将运算结果传输至第一外部导电连结430a，而第一外部导电连结430a即可将此些运算结果传输至其他外部装置中。此外，一阻隔层460填满此凹陷450，以覆盖运算晶片440与第二外部导电连结430b，其中阻隔层460的材质为环氧树脂系材料。
接着请继续参阅图5，图5绘示本发明部分实施方式中，图1的晶片封装体沿着A-A剖线的剖面图。如图5所示，一晶片封装体500包含一基板510、一电容感测层520、多个第一外部导电连结530a与多个第二外部导电连结530b、以及一运算晶片540。基板510具有相对的一第一表面512与第二表面514。
电容感测层520位于基板510的第一表面512下，并具有相对于第一表面512的一第三表面522，其中第三表面522作为指纹感测面。电容感测层520包含多个电容感测电极524，以及多条金属导线526位于此些电容感测电极524上，并电性连接至电容感测电极524。此外，电容感测层520中还包含绝缘材料528以避免电容感测电极524或金属导线526之间产生错误的电性连接。
此些电容感测电极524位于电容感测层520的第三表面522上，并作为金属-绝缘层-金属电容器的下电极。更详细的说，当使用者的手指触碰电容感测层520的第三表面522时，手指作为金属-绝缘层-金属电容器的上电极，而指纹上的波峰与波谷因与电容感测电极524之间的距离不同，因此会分别与电容感测电极524之间产生不同电容值。虽然图5所绘示的电容感测电极524直接接触电容感测层520的第三表面522，但不以此为限。在本发明的其他实施例中，电容感测电极524并未直接接触电容感测层520的第三表面522，而有部分的绝缘材料528位于电容感测电极524与第三表面522之间。
在此实施例中，电容感测层520的第三表面522作为指纹感测面，但并不以此为限。在本发明的其他部分实施例中，一高介电系数材料层位于电容感测层520的第三表面522下，并具有相对于第三表面522的一第四表面，其中高介电系数材料层的第四表面作为指纹感测面。
基板510具有一凹陷550以及一穿孔515自基板510的第二表面514朝第一表面512延伸，且凹陷550与穿孔515暴露此些金属导线526。在此说明图5的晶片封装体500与图4的晶片封装体400的差别，图4的基板410仅具有凹陷450位于基板410的中央处，而图5的基板510除具有凹陷550外，更具有穿孔515位于基板510的两侧，且穿孔515围绕着凹陷550。此外，凹陷550的孔径需大于运算晶片540的长度与宽度。
一绝缘层516位于第二表面514上并延伸至凹陷515中覆盖凹陷515的孔壁以及凹陷515的部分底部，且绝缘层516亦延伸至穿孔515中覆盖穿孔515的孔壁。而一重布局线路层517位于绝缘层516上，并延伸至凹陷515中接触暴露于凹陷515中的金属导线526，且重布局线路层517更延伸至穿孔515中接触暴露于穿孔515中的金属导线526。一保护层518位于重布局线路层517上，且保护层518具有多个第一开口519以暴露在第二表面514上的重布局线路层517。
第一外部导电连结530a位于基板510的第二表面514上，并置于第一开口519中以接触重布局线路层517。而第二外部导电连结530b则位于基板510的凹陷550中以接触重布局线路层517。其中，第一外部导电连结530a的尺寸大于第二外部导电连结530b，且第一外部导电连结530a围绕第二外部导电连结530b。
运算晶片540则位于电容感测层520上，在此实施例中，运算晶片540设置于基板510的凹陷550中，更详细的说，运算晶片540位于基板510的第一表面512与第二表面514之间，并位于第二外部导电连结530b上以接触第二外部导电连结530b。运算晶片540通过第二外部导电连结530b、重布局线路层517与金属导线526电性连接至电容感测电极524。据此，运算晶片540能读取/接收电容感测电极524与手指之间的不同电容值，并以此些电容值进行指纹辨识运算。此外，第一外部导电连结530a更通过重布局线路层517、金属导线526与第二外部导电连结530b电性连接至运算晶片540，因此运算晶片540能将运算结果传输至第一外部导电连结530a，而第一外部导电连结530a即可将此些运算结果传输至其他外部装置中。此外，一阻隔层560填满此凹陷550，以覆盖运算晶片540与第二外部导电连结530b，其中阻隔层560的材质为环氧树脂系材料。
接着请参阅图6A-6G以进一步理解晶片封装体的制造方法，图6A-6G绘示图2的晶片封装体在制程各个阶段的剖面图。
请先参阅图6A，先提供一基板600，基板600具有相对的一第一表面212与第二表面214。在此需先说明，基板600在切割后可形成多个图2的基板210。接着在基板的第二表面214上形成电容感测层220。形成电容感测层220包含下列步骤，先形成多个电容感测电极224，形成电容感测电极224的方法可利用例如是溅镀(sputtering)、蒸镀(evaporating)、电镀(electroplating)或无电镀(electroless plating)的方式来沉积导电材料于第二表面214上，接着使用微影蚀刻方式图案化导电材料以形成电容感测电极224。此处所述的微影蚀刻包含下述步骤：先形成一光阻层于导电材料上，利用一光罩图案化光阻层后，蚀刻未被光阻层保护的导电材料以形成电容感测电极224，接着再移除光阻层。
请继续参阅图6B，形成绝缘材料228以覆盖电容感测电极224。可利用沉积方式形成绝缘材料228，接着再以微影蚀刻的方式形成孔洞610以暴露电容感测电极224。金属导线226于后续制程中会形成于孔洞610中，以电性连接至电容感测电极224。此处所述的微影蚀刻包含下述步骤：先形成一光阻层于绝缘材料228上，利用一光罩图案化光阻层后，蚀刻未被光阻层保护的绝缘材料228以形成孔洞610暴露电容感测电极224，接着再移除光阻层。在本发明的其他部分实施例中，绝缘材料228可选用感光性高分子，直接在照光后进行蚀刻，而省略了光阻层的使用。
接着请参阅图6C，形成多条金属导线226于电容感测电极224上。形成金属导线226的方法可利用例如是溅镀、蒸镀、电镀或无电镀的方式来沉积导电材料于绝缘材料228上，接着使用微影蚀刻方式图案化导电材料以形成金属导线226。值得注意的是，部分的金属导线226位于孔洞610中以电性连接电容感测电极224。
请继续参阅图6D，可先重复进行图6B与图6C的步骤以形成多层的金属导线226与绝缘材料228，在此对于重复的步骤不再详述。接着形成多个第一开口620a与多个第二开口620b以暴露金属导线226，可使用前述的微影蚀刻方式移除部分的绝缘材料228以形成第一开口620a与第二开口620b，其中第一开口620a围绕着第二开口620b。
请继续参阅图6E，形成多个第一导电垫229a于第一开口620a中，以及形成多个第二导电垫229b于第二开口620b中。可利用例如是溅镀、蒸镀、电镀或无电镀的方式来沉积导电材料于第一开口620a与第二开口620b中，以形成第一导电垫229a与第二导电垫229b。在形成第一导电垫229a与第二导电垫229b后，即完成形成电容感测层220于基板600的第二表面214上的步骤。
请继续参阅图6F，形成多个第一外部导电连结230a于第一导电垫229a上，以及形成多个第二外部导电连结230b于第二导电垫229b上。其中，第一外部导电连结230a的尺寸大于第二外部导电连结230b。在本发明的其他部分实施例中，可省略图6E中形成第一导电垫229a与第二导电垫229b的步骤，而直接形成第一外部导电连结230a于第一开口620a中的金属导线226上，以及形成第二外部导电连结230b于第二开口620b中的金属导线226上。
最后请参阅图6G，形成一运算晶片240于外部导电连结230b上，使运算晶片240通过第二外部导电连结230b、第二导电垫229b以及金属导线226电性连接至电容感测电极224。并沿着切割道630切割基板600与电容感测层220，以分离基板600上的多个运算晶片240，形成如图2所示的晶片封装体200。
请继续参阅图7A-7H以进一步理解本发明其他部分实施方式的晶片封装体制造方法，图7A-7H绘示图3的晶片封装体在制程各个阶段的剖面图。
请先参阅图7A，先提供一基板700，基板700具有相对的一第一表面312与第二表面314。在此需先说明，基板700在切割后可形成多个图3所示的基板310。之后，先形成电容感测层320于第一表面312下。与第6A-6G图不同的是，第7A-7G图中电容感测层340的制备先形成金属导线326于基板700的第一表面312下，形成金属导线326的方法可利用例如是溅镀、蒸镀、电镀或无电镀的方式来沉积导电材料于第一表面312下，接着使用微影蚀刻方式图案化导电材料以形成金属导线326。
请继续参阅图7B，形成绝缘材料328以覆盖金属导线326。可利用沉积方式形成绝缘材料328，接着再以微影蚀刻的方式形成孔洞710以暴露金属导线326。此些孔洞710使金属导线326可电性连接至后续形成的电容感测电极324。此处所述的微影蚀刻包含下述步骤：先形成一光阻层于绝缘材料328上，利用一光罩图案化光阻层后，蚀刻未被光阻层保护的绝缘材料328以形成孔洞710暴露金属导线326，接着再移除光阻层。在本发明的其他部分实施例中，绝缘材料328可选用感光性高分子，其可直接在照光后进行蚀刻，而省略了光阻层的使用。
接着请参阅图7C，可重复进行图7A与图7B的步骤以形成多层的金属导线326与绝缘材料328，在此对于重复的步骤不再详述。接着在金属导线326下形成电容感测电极324，形成电容感测电极324的方法可利用例如是溅镀、蒸镀、电镀或无电镀的方式来沉积导电材料于金属导线326与绝缘材料328上，接着使用微影蚀刻方式图案化导电材料以形成电容感测电极324。此处所述的微影蚀刻包含下述步骤：先形成一光阻层于导电材料上，利用一光罩图案化光阻层后，蚀刻未被光阻层保护的导电材料以形成电容感测电极324，接着再移除光阻层。在形成电容感测电极324后即可完成形成电容感测层320于基板700的第一表面312下的步骤。
在本发明的部分实施例中，在形成电容感测层320后，可再沉积高介电系数材料于电容感测层320下，以形成高介电系数材料层。
请继续参阅图7D，形成一穿孔315自基板700的第二表面314朝第一表面312延伸，以暴露金属导线326。形成穿孔315的方式例如可以是以微影蚀刻，但不以此为限。
接着请参阅图7E，在形成穿孔315后，先形成一绝缘层316于第二表面314上与穿孔315中，接着使用微影蚀刻方式移除部分的绝缘层316，以将金属导线326于穿孔315中暴露出来。接着再形成一重布局线路层317于绝缘层316上，且部分的重布局线路层317位于穿孔315中并接触金属导线326。在此步骤中，可利用例如是溅镀、蒸镀、电镀或无电镀的方式来沉积导电材料于绝缘层316与穿孔315中的金属导线326上，以形成重布局线路层317。
请继续参阅图7F，形成一保护层318于重布局线路层317上，并图案化保护层318以形成多个第一开口319a与多个第二开口319b以暴露重布局线路层317。可通过刷涂环氧树脂的材料于重布局线路层317上，以形成保护层318。接着，再图案化保护层318以形成第一开口319a与第二开口319b，使部分的重布局线路层317于保护层318的第一开口319a与第二开口319b中暴露出来。
请继续参阅图7G，形成多个第一外部导电连结330a于第一开口319a中，以及形成多个第二外部导电连结330b于第二开口319b中。其中，第一外部导电连结330a的尺寸大于第二外部导电连结330b。
最后请参阅图7H，形成一运算晶片340于第二外部导电连结330b上，使运算晶片340通过第二外部导电连结330b、重布局线路层317以及金属导线326电性连接至电容感测电极324。并沿着切割道730切割基板700与电容感测层320，以分离基板800上的多个运算晶片340，形成如图3所示的晶片封装体300。
请接续参阅图8A-8H以进一步理解本发明其他部分实施方式的晶片封装体制造方法，图8A-8H绘示图4的晶片封装体在制程各个阶段的剖面图。
请先参阅图8A，先提供一基板800，基板800具有相对的一第一表面412与第二表面414。在此需先说明，基板800在切割后可形成多个图4所示的基板410。之后，先形成电容感测层420于第一表面412下。图8A先形成金属导线426于基板800的第一表面412下，形成金属导线426的方法可利用例如是溅镀、蒸镀、电镀或无电镀的方式来沉积导电材料于第一表面412下，接着使用微影蚀刻方式图案化导电材料以形成金属导线426。
请继续参阅图8B，形成绝缘材料428以覆盖金属导线426。可利用沉积方式形成绝缘材料428，接着再以微影蚀刻的方式形成孔洞810以暴露金属导线426。此些孔洞810使金属导线426可电性连接至后续形成的电容感测电极424。此处所述的微影蚀刻包含下述步骤：先形成一光阻层于绝缘材料428上，利用一光罩图案化光阻层后，蚀刻未被光阻层保护的绝缘材料428以形成孔洞810暴露金属导线426，接着再移除光阻层。在本发明的其他部分实施例中，绝缘材料428可选用感光性高分子，其可直接在照光后进行蚀刻，而省略了光阻层的使用。
接着请参阅图8C，可重复进行图8A与图8B的步骤以形成多层的金属导线426与绝缘材料428，在此对于重复的步骤不再详述。接着在金属导线426上形成电容感测电极424，形成电容感测电极424的方法可利用例如是溅镀、蒸镀、电镀或无电镀的方式来沉积导电材料于金属导线426与绝缘材料428上，接着使用微影蚀刻方式图案化导电材料以形成电容感测电极424。此处所述的微影蚀刻包含下述步骤：先形成一光阻层于导电材料上，利用一光罩图案化光阻层后，蚀刻未被光阻层保护的导电材料以形成电容感测电极424，接着再移除光阻层。在形成电容感测电极424后即可完成形成电容感测层420于基板800的第一表面412下的步骤。
在本发明的部分实施例中，在形成电容感测层420后，可再沉积高介电系数材料于电容感测层420下，以形成高介电系数材料层。
请继续参阅图8D，形成一凹陷450自基板800的第二表面414朝第一表面412延伸，以暴露金属导线426。形成凹陷450的方式例如可以是以微影蚀刻，但不以此为限。
接着请参阅图8E，在形成凹陷450后，先形成一绝缘层416于第二表面414上与凹陷450中，接着使用微影蚀刻方式移除部分的绝缘层416，以将金属导线426于凹陷450中暴露出来。接着再形成一重布局线路层417于绝缘层416上，且部分的重布局线路层417位于凹陷450中并接触金属导线426。在此步骤中，可利用例如是溅镀、蒸镀、电镀或无电镀的方式来沉积导电材料于绝缘层416与凹陷450中的金属导线426上，以形成重布局线路层417。
请继续参阅图8F，形成一保护层418于第二表面414上的重布局线路层417上，并图案化保护层418以形成多个第一开口419以暴露位于第二表面414上的重布局线路层417。可通过刷涂环氧树脂系的材料于重布局线路层417上，以形成保护层418。接着，再图案化保护层418以形成第一开口419，使部分的重布局线路层417从保护层418的第一开口419中暴露出来。
请继续参阅图8G，形成多个第一外部导电连结430a于第一开口419中，以及形成多个第二外部导电连结430b于凹陷450中以接触凹陷450中的重布局线路层417。其中，第一外部导电连结430a的尺寸大于第二外部导电连结430b。
最后请参阅图8H，形成一运算晶片440于第二外部导电连结430b上，使运算晶片440通过第二外部导电连结430b、重布局线路层417以及金属导线426电性连接至电容感测电极424。此外，更使用注模方式将环氧树脂系的材料填入凹陷450中，以形成覆盖运算晶片440与第二外部导电连结430b的阻隔层460。最后沿着切割道830切割基板800与感测电极层420，以分离基板800上的多个运算晶片440，形成如图4所示的晶片封装体400。
由上述本发明实施例可知，本发明具有下列优点。本发明的晶片封装体的运算晶片并非设置于电容感测层中，因此不必使用繁复的制程进行打线以将运算晶片的讯号导出，此大幅节省制程的时间与机台的成本，此外本发明的电容感测层未经额外的加工，其具有良好的平坦性，可提升晶片封装体侦测时的准确度。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (28)

1.一种晶片封装体，其特征在于，包含：
一基板，具有相对的一第一表面与一第二表面；
一电容感测层，位于该第二表面上，该电容感测层具有相对于该第二表面的一第三表面，并包含：
多个电容感测电极，位于该第二表面上；以及
多条金属导线，位于所述电容感测电极上；以及
一运算晶片，位于该第三表面上，并电性连接至所述电容感测电极。
2.根据权利要求1所述的晶片封装体，其特征在于，还包含：
多个第一外部导电连结，位于所述金属导线上，并电性连接至该运算晶片；以及
多个第二外部导电连结，位于所述金属导线上，其中该运算晶片位于所述第二外部导电连结上。
3.根据权利要求2所述的晶片封装体，其特征在于，所述第一外部导电连结通过所述金属导线，以及所述第二外部导电连结电性连接至该运算晶片。
4.根据权利要求2所述的晶片封装体，其特征在于，该电容感测层还包含：
多个第一导电垫，位于所述金属导线与所述第一外部导电连结之间；以及
多个第二导电垫，位于所述金属导线与所述第二外部导电连结之间。
5.根据权利要求1所述的晶片封装体，其特征在于，该基板的材质为玻璃、蓝宝石、氮化铝、或其组合。
6.一种晶片封装体，其特征在于，包含：
一基板，具有相对的一第一表面与一第二表面；
一电容感测层，位于该第一表面下，该电容感测层具有相对于该第一表面的一第三表面，并包含：
多个电容感测电极，位于该第三表面上；以及
多条金属导线，位于所述电容感测电极上；
一运算晶片，位于该电容感测层上，并电性连接至所述电容感测电极；以及
一凹陷，自该第二表面朝该第一表面延伸，并暴露所述金属导线，其中该运算晶片位于该凹陷中。
7.根据权利要求6所述的晶片封装体，其特征在于，还包含一穿孔自该第二表面朝该第一表面延伸，并暴露所述金属导线。
8.根据权利要求7所述的晶片封装体，其特征在于，还包含：
一绝缘层，位于该第二表面上并延伸至该穿孔中覆盖该穿孔的孔壁；
一重布局线路层，位于该绝缘层上并延伸至该穿孔中接触所述金属导线；
一保护层，位于该重布局线路层上，该保护层具有多个第一开口以及多个第二开口以暴露该重布局线路层；
多个第一外部导电连结，位于所述第一开口中，并接触该重布局线路层；以及
多个第二外部导电连结，位于所述第二开口中，并接触该重布局线路层。
9.根据权利要求8所述的晶片封装体，其特征在于，该运算晶片设置于该第二表面，并位于所述第二外部导电连结上。
10.根据权利要求9所述的晶片封装体，其特征在于，所述第一外部导电连结通过该重布局线路层，以及所述第二外部导电连结电性连接至该运算晶片。
11.根据权利要求6所述的晶片封装体，其特征在于，还包含：
一绝缘层，位于该第二表面上并延伸至该凹陷中覆盖该凹陷的孔壁；
一重布局线路层，位于该绝缘层上并延伸至该凹陷中接触所述金属导线；
一保护层，位于该重布局线路层上，该保护层具有多个第一开口以暴露该第二表面上的该重布局线路层；
多个第一外部导电连结，位于所述第一开口中，并接触该重布局线路层，其中所述第一外部导电连结电性连接至该运算晶片；以及
多个第二外部导电连结，位于该凹陷中，并接触该重布局线路层。
12.根据权利要求11所述的晶片封装体，其特征在于，该运算晶片位于所述第二外部导电连结上。
13.根据权利要求12所述的晶片封装体，其特征在于，所述第一外部导电连结通过该重布局线路层，以及所述第二外部导电连结电性连接至该运算晶片。
14.根据权利要求12所述的晶片封装体，其特征在于，还包含一阻隔层覆盖该凹陷中的该运算晶片与所述第二外部导电连结。
15.根据权利要求6所述的晶片封装体，其特征在于，该基板的材质为硅。
16.一种晶片封装体的制造方法，其特征在于，包含：
提供一基板，其中该基板具有相对的一第一表面与一第二表面；
形成一电容感测层于该第二表面上，该电容感测层具有相对于该第二表面的一第三表面，包含：
形成多个电容感测电极于该第二表面上；以及
形成多条金属导线于所述电容感测电极上；以及
形成一运算晶片于该第三表面上以使该运算晶片电性连接至所述电容感测电极。
17.根据权利要求16所述的晶片封装体的制造方法，其特征在于，还包含形成多个第一外部导电连结与多个第二外部导电连结于所述金属导线上，其中该运算晶片形成于所述第二外部导电连结上。
18.根据权利要求17所述的晶片封装体的制造方法，其特征在于，所述第一外部导电连结与所述第二外部导电连结于相同制程步骤中同时形成。
19.根据权利要求17所述的晶片封装体的制造方法，其特征在于，还包含沿着一切割道切割该基板与该电容感测层，以形成一晶片封装体。
20.一种晶片封装体的制造方法，其特征在于，包含：
提供一基板，其中该基板具有相对的一第一表面与一第二表面；
形成一电容感测层于该第一表面下，该电容感测层具有相对于该第一表面的一第三表面，包含：
形成多条金属导线于该第一表面下；以及
形成多个电容感测电极于所述金属导线下；
形成一运算晶片于该电容感测层上以使该运算晶片电性连接至所述电容感测电极；以及
形成一穿孔自该第二表面朝该第一表面延伸，以暴露所述金属导线。
21.根据权利要求20所述的晶片封装体的制造方法，其特征在于，还包含：
形成一绝缘层于该第二表面上与该穿孔中；
移除部分该绝缘层以暴露所述金属导线；
形成一重布局线路层于该绝缘层上并延伸至该穿孔中接触所述金属导线；
形成一保护层于该重布局线路层上；
移除部分该保护层以形成多个第一开口以及多个第二开口，以暴露该重布局线路层；
形成多个第一外部导电连结于所述第一开口中；以及
形成多个第二外部导电连结于所述第二开口中，其中该运算晶片形成于所述第二外部导电连结上。
22.根据权利要求21所述的晶片封装体的制造方法，其特征在于，所述第一外部导电连结与所述第二外部导电连结于相同制程步骤中同时形成。
23.根据权利要求21所述的晶片封装体的制造方法，其特征在于，还包含沿着一切割道切割该基板与该电容感测层，以形成一晶片封装体。
24.根据权利要求20所述的晶片封装体的制造方法，其特征在于，还包含：
形成一凹陷自该第二表面朝该第一表面延伸，以暴露所述金属导线，其中该运算晶片形成于该凹陷中。
25.根据权利要求24所述的晶片封装体的制造方法，其特征在于，还包含：
形成一绝缘层于该第二表面上与该凹陷中；
移除部分该绝缘层以暴露所述金属导线；
形成一重布局线路层于该绝缘层上并延伸至该凹陷中接触所述金属导线；
形成一保护层于该第二表面上的该重布局线路层上；
移除部分该保护层形成多个第一开口以暴露第二表面上的该重布局线路层；
形成多个第一外部导电连结于所述第一开口中；以及
形成多个第二外部导电连结于该凹陷中，其中该运算晶片形成于所述第二外部导电连结上。
26.根据权利要求25所述的晶片封装体的制造方法，其特征在于，所述第一外部导电连结与所述第二外部导电连结于相同制程步骤中同时形成。
27.根据权利要求25所述的晶片封装体的制造方法，其特征在于，还包含形成一阻隔层于该凹陷中以覆盖该运算晶片与所述第二外部导电连结。
28.根据权利要求27所述的晶片封装体的制造方法，其特征在于，还包含沿着一切割道切割该基板与该电容感测层，以形成一晶片封装体。
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