KR101015267B1 - 가용 영역이 최대화된 집적 회로 패키지용 스트립 - Google Patents

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KR101015267B1
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마니캄 사바르자
켄 지안 밍 왕
치-친 리아오
안드레 매켄지
쉬리카 바가스
한-쉬아오 첸
친-티엔 치우
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Abstract

본 발명은 다수의 집적 회로 패키지 윤곽부가 다수의 공정 툴 내에서 제조될 수 있는 스트립에 관한 것이다. 스트립은 스트립의 외측 둘레에 형성된 하나 이상의 기준 노치 및/또는 하나 이상의 안내 핀 노치를 포함한다. 하나 이상의 기준 노치 및/또는 안내 핀 노치는 다수의 공정 툴의 적어도 하나의 공정 툴 내에서 스트립의 위치가 확인될 수 있도록 한다. 스트립의 외측 둘레에 노치를 형성함으로써, 집적 회로 윤곽부가 형성될 수 있는 스트립 상의 가용 영역이 증가한다. 스트립은 대안적으로 종래의 기준 구멍 및/또는 안내 핀 구멍을 포함할 수 있고, 성형 화합물이 스트립의 하나 이상의 면의 구멍 주위에 적어도 부분적으로 도포된다. 다른 대안적인 실시예에서 스트립은, 스트립에 안정성을 제공하면서 스트립이 광학 인식 감지기와 함께 사용될 수 있도록 하는 반투명 재료로 충진된 구멍을 포함할 수도 있다.

Description

가용 영역이 최대화된 집적 회로 패키지용 스트립{STRIP FOR INTEGRATED CIRCUIT PACKAGES HAVING A MAXIMIZED USABLE AREA}
본 발명의 실시 형태는 가용 영역이 최대화된 집적 회로 패키지 윤곽부용 스트립에 관한 것이다.
휴대용 소비자 전자장치에 대한 요구가 더욱 증가함에 따라 고용량 저장 소자에 대한 필요성도 증가하고 있다. 디지털 정보 저장과 교환에 대하여 계속 증가하는 요건에 충족되도록, 플래시 메모리 저장 카드와 같은 비휘발성 반도체 메모리 소자가 널리 사용되고 있다. 휴대성, 다용성 및 엄격한 설계와 더불어 신뢰성과 높은 용량에 관한 요건에 의하여, 그와 같은 저장 소자는 예를 들면 디지털 카메라, 디지털 음악 재생기, 비디오 게임 콘솔, PDA 및 휴대폰과 같은 상당히 다양한 전자 장치에 이상적으로 사용되도록 개량되어 왔다.
많은 패키지 구성이 공지되어 있는데, 플래시 메모리 저장 카드는 일반적으로 기판 상에 다수의 다이가 장착되는 시스템-인-패키지(SiP) 또는 멀티칩 모듈(MCM)로서 제조될 수 있다. 기판은 일반적으로 단면 또는 양면이 식각된 전도층을 구비하는 강성 기부(rigid base)를 포함할 수 있다. 다이와 전도층(들) 사이에 전기 접속부가 형성되고, 전도층(들)은 전자 시스템 내로의 다이 집적을 위한 전기 리드 구조를 제공한다. 다이와 기판 사이의 전기 접속부가 제조되면, 조립체(assembly)의 단면 또는 양면이 성형 화합물(molding compound) 내에 봉입되어 보호성 패키지 윤곽부(package outline)를 제공한다.
작은 형상 인자(form factor) 요건과 더불어, 플래시 메모리 카드가 인쇄 회로기판으로부터 분리 가능하고 영구적으로 부착될 필요가 없다는 관점에서, 그러한 카드는 종종 랜드 그리드 어레이(land grid array, LGA) 패키지 윤곽부로 제조된다. LGA 패키지 윤곽부에 있어서는, 반도체 다이가 패키지 윤곽부의 하부 표면에 형성된 노출형 접촉 핑거(contact finger)에 전기적으로 접속한다. 호스트 인쇄 회로 기판 상의 다른 전자 부품과의 외부 전기 접속은, 접촉 핑거가 인쇄 회로 기판 상의 상보적 전기 패드와 가압 접촉됨으로써 이루어진다. LGA 메모리 패키지 윤곽부는, 핀 그리드 어레이(PGA)와 볼 그리드 어레이(BGA) 패키지 윤곽부보다 프로파일이 작고 인덕턴스가 낮다는 점에서, 플래시 메모리 카드용으로 이상적이다.
패널에 다수의 집적 회로(IC) 패키지 윤곽부를 동시에 형성함으로써, 규모 경제(economies of scale)의 상당한 효과가 달성되었다. IC 패키지는 제조된 후에 패널로부터 분리되고, 검사를 거친 IC 패키지는 외측 플라스틱 커버 내에 봉입되어 완성된 플래시 메모리 카드를 형성한다. 도 1의 종래 기술에, 일반적인 IC 패키지 패널(20)이 평면도로 도시되어 있다. 패널(20)은 다수의 IC 패키지 윤곽부(22)를 포함한다. 마무리된 칩 패키지를 제조함에 있어서 공정 툴 내에서 패널(20)의 방향 설정과 패널의 위치 기록을 위하여, 패널(20)은 일반적으로 패널(20)의 가장자리에 다수의 기준 구멍(fiducial hole)(24)을 포함한다.
특히, 패널이 예를 들어 다이 본드 툴(die bond tool)과 같은 공정 툴 내로 이송될 경우, 광학 인식 감지기(optical recognition sensor)가 다수의 기준 구멍(24) 중에서 제1 기준 구멍(24a)의 위치를 기록할 때까지, 패널은 (도 1에 도시된 x-y 좌표 시스템에 대하여) x-방향으로 이동한다. 광학 인식 감지기는, 예를 들면 패널의 한쪽에서 패널의 반대쪽의 수신기로 빔을 방출하는 송신기를 포함할 수 있다. 구멍이 광학 감지기와 정렬되면, 빔은 구멍을 통과하고 수신기 내로 수신되어 패널의 위치가 기록된다. x-축을 따라 패널의 위치가 확인되면, 툴은 y-축을 따라 패널을 인덱싱하여 소정의 열 내의 모든 IC 패키지 윤곽부를 처리한다. 열이 종료되면, 패널은 초기 y-축 위치로 다시 인덱싱되고, 다음 기준 구멍 예를 들면 구멍(24b)이 광학 감지기에 기록될 때까지 패널은 x-축을 따라 이동한다. 이러한 공정은, 각 행과 열 내의 IC 패키지 윤곽부가 툴 내에서 처리될 때까지 계속된다. 그 후 패널은 제조 공정 내의 다음 조립 툴로 이송될 수 있고, 기준 구멍은 툴 내의 장치에 대하여 패널의 위치 기록을 위하여 다시 사용된다. 기준 구멍(24)을 이용하는 다른 제조 공정도 알려져 있다.
패널(20)은 안내 핀 구멍(guide pin hole)(26)을 또한 포함할 수 있다. 이 구멍은, 패널의 상면 및/또는 저면을 성형 화합물 내에 봉입하여 각 IC 패키지를 보호하는 봉입 공정 중에, 패널의 기록과 정렬을 위하여 핀을 수용한다. 안내 핀 구멍(26)은, 패널을 각 IC 패키지로 개별화하는 개별화 공정(singulation process) 중에 사용될 수도 있다.
종래의 패널에 있어서, 기준 구멍(24)과 핀 구멍(26)은 패널(20)의 주변 가 장자리로부터 적어도 2mm ~ 3mm 내측에 위치한다. 또한, 패널에 형성된 기준 구멍(24)과 핀 구멍(26)과 IC 패키지 윤곽부 사이에는 추가 경계부 또는 "금지(keep out)" 영역이 제공된다. 따라서, 종래의 패널은 가장자리에 또는 가장자리 근방에 IC 패키지 윤곽부의 어떠한 일부도 포함하지 않는다. 종래 패널의 이 간격은 사용할 수 없게 된다.
본 발명의 실시예는, 다수의 공정 툴 내에서 다수의 집적 회로 패키지가 제조될 수 있는 스트립에 관한 것이다. 스트립은 스트립의 외측 가장자리(outer edge)에 하나 이상의 기준 노치(fiducial notch) 및/또는 안내 핀 노치를 포함할 수 있다. 하나 이상의 기준 노치 및/또는 안내 핀 노치는 다수의 공정 툴 중 적어도 하나의 공정 툴 내에서 스트립의 위치가 확인될 수 있도록 한다. 스트립의 외측 가장자리에 노치를 형성함으로써, 집적 회로 패키지 윤곽부가 형성될 수 있는 스트립의 가용 영역이 증가한다. 기준 노치는, 다이 부착(die attach)과 같은 제조 공정에서 스트립의 위치 기록을 위하여, 종래의 광학 인식 감지기(optical recognition sensor)와 함께 사용될 수 있다. 안내 핀 노치는, 봉입(encapsulation)과 개별화(singulation)와 같은 제조 공정에서 스트립의 위치 기록을 위하여 종래의 안내 핀과 함께 사용될 수 있다.
대안적 실시예에서, 스트립은 종래의 기준 구멍 및/또는 안내 핀 구멍을 포함할 수 있으며, 스트립의 하나 이상의 면의 기준 구멍 및/또는 안내 핀 구멍 주위에 적어도 부분적으로 성형 화합물이 도포된다. 여러 실시예에서, 스트립은 성형 화합물에 의해 둘러싸인 조합형의 기준 구멍 또는 안내 핀 구멍과, 기준 노치 또는 안내 핀 노치를 포함할 수 있다.
다른 실시예에서, 기판에 기준 구멍이 형성된 후에 그 구멍 내로 반투명 재료(translucent material)가 충진될 수 있다. 반투명 재료는, 일 예로, 반투명 땜납 마스크(solder mask) 및/또는 반투명 에폭시를 포함하는 다양한 소정의 재료일 수 있다. 기준 구멍을 반투명 재료로 충진함으로써, 충진 구멍은 스트립 균열의 위험 없이 스트립의 가장자리에 또는 가장자리 근방에 배치될 수 있다. 또한, 충진 구멍을 폐색하는 반투명 재료는 빛이 충진 구멍을 통과할 수 있도록 한다. 따라서 충진 구멍은, IC 패키지 제조 공정 중에 스트립의 위치 기록을 위하여, 종래의 광학 인식 감지기와 함께 사용될 수 있다.
도 1은 다수의 집적 회로 패키지를 포함하는 종래 패널의 평면도이다.
도 2는 본 발명의 실시예에 따른 기준 구멍과 안내 핀 노치(notch)를 포함하는 스트립의 평면도이다.
도 3은 본 발명의 실시예에 따른 스트립 상에 형성된 완성 IC 패키지를 나타내는 단면도이다.
도 4는 본 발명의 대안적 실시예에 따른 기준 노치와 안내 핀 구멍을 포함하는 스트립의 평면도이다.
도 5는 본 발명의 다른 대안적 실시예에 따른 기준 구멍과 안내 핀 노치를 포함하는 스트립의 평면도이다.
도 6은 기준 노치, 안내 핀 노치, 및 성형 화합물 내에 봉입된 다수의 집적 회로를 포함하는 스트립의 평면도이다.
도 7은 기준 노치, 안내 핀 노치, 및 성형 화합물 내에 밀봉된 다수의 집적 회로를 포함하는 본 발명의 대안적 실시예에 따른 스트립의 평면도이다.
도 8은 봉입 공정 중에 성형 화합물에 의해 부분적으로 포위된 기준 구멍과 안내 핀 구멍을 포함하는 스트립의 평면도이다.
도 9는 본 발명의 대안적 실시예에 따라 봉입 공정 중에 성형 화합물에 의해 부분적으로 포위된 기준 구멍과 안내 핀 노치를 포함하는 스트립의 평면도이다.
도 10은 본 발명의 다른 대안적 실시예에 따라 땜납 마스크(solder mask) 또는 에폭시로 충진된 기준 구멍을 포함하는 스트립의 평면도이다.
도 11은, 본 발명의 다른 대안적 실시예에 따라, 땜납 마스크 또는 에폭시로 충진되고 성형 화합물로 부분적으로 덮인 기준 구멍을 포함하는 스트립의 평면도이다.
도 12는, 봉입 공정 중에 성형 화합물에 의해 부분적으로 포위된 기준 구멍과 안내 핀 구멍과 더불어, 성형 화합물의 가장자리까지 형성된 집적 회로 패키지 윤곽부를 포함하는 스트립의 평면도이다.
도 13은, 봉입 공정 중에 성형 화합물에 의해 부분적으로 포위된 기준 구멍과 안내 핀 노치와 더불어, 성형 화합물의 가장자리까지 형성된 집적 회로 패키지 윤곽부를 포함하는 스트립의 평면도이다.
도 14는 본 발명에 따라 스트립 상에 집적 회로 패키지를 제조하는 공정의 흐름도이다.
가용 영역이 최대화된 집적 회로 패키지용 스트립과 관련된 도 2 내지 도 14를 참조하여 본 발명의 실시예를 설명하다. 본 발명은 다양한 여러 형태로 구현될 수 있고, 본 명세서에 기재된 실시예에 한정되는 것으로 해석되어서는 아니 된다는 점을 이해하여야 한다. 오히려, 이러한 여러 실시예는 본 발명의 개시 내용을 더욱 완전하게 하고 당업자에게 충분히 이해되도록 하기 위하여 제공된다. 실제로 본 발명은, 청구범위에 한정된 본 발명의 사상과 범주 내에 포함되는 여러 대안 실시예, 변형 실시예 및 균등 실시예를 포괄하기 위한 것이다. 또한, 본 발명에 대한 이하의 상세한 설명에서, 본 발명의 완전한 이해를 제공하기 위하여, 여러 구체적인 상세 내용이 기재되어 있다. 그러나, 그러한 구체적인 상세 내용이 없더라도, 당업자라면 본 발명을 실시할 수 있다는 점은 명백하다.
도 2를 참조하면, 다수의 패키지 윤곽부(42)(도면에서 일부에만 도면부호가 기재되어 있음)를 포함하는 스트립(40)이 도시되어 있다. 도시되어 있는 스트립(40)은 봉입 전의 상태를 나타낸다. 제조 공정 중에, 각 패키지 윤곽부(42)는 하나 이상의 반도체 다이와 수동 부품을 수용한다. 이에 대해서는 이하에서 설명한다.
스트립(40)은 최대화된 가용 영역을 포함한다. 특히, 도 2의 실시예에서, 종래의 기준 구멍이, 스트립(40)의 외측 둘레(outer periphery)를 따라 외측 둘레의 여러 위치에 형성된 기준 노치(44)로 대체되어 있다. 스트립(40)은, 대안적으로 또는 추가적으로, 스트립(40)의 외측 둘레에 형성된 안내 핀 노치(46)를 포함할 수 있으며, 안내 핀 노치(46)는 종래에 패널에 형성된 안내 핀 구멍을 대체한다. 기준 노치(44)는 상부 가장자리를 따라 도시되어 있으며, 안내 핀 노치(46)는 하부 가장자리를 따라 도시되어 있다. 기준 노치(44)와 안내 핀 노치(46)의 상대적인 위치는 대안적 실시예에서 반대일 수도 있다.
스트립의 외측 둘레에 기준 노치(44) 및/또는 안내 핀 노치(46)를 형성함으로써, IC 패키지 윤곽부(42)가 형성될 수 있는 스트립 상의 가용 면적이 증가한다. 기준 노치(44)는, IC 패키지 제조 공정 중에 스트립의 위치 기록을 위하여, 종래의 광학 인식 감지기와 함께 이용될 수 있다. 특히, 스트립(40)은 스트립(40)의 상부 가장자리와 평행한 X 방향과 스트립(40)의 측부 가장자리와 평행한 Y 방향으로 이동 가능한 X-Y 테이블 상에 장착될 수 있다. 광학 인식 감지기는, 스트립(40)의 이동 시에 스트립(40)의 가장자리를 따라 빔을 방출하는 송신기와, 빔이 스트립(40)에 의해 차단되지 않을 때에 빔을 수신할 수 있는 수신기를 포함한다. 일반적으로, 스트립(40)의 가장자리는 빔이 수신기 내로 수신되는 것을 방지한다. 그러나, 빔이 노치(44)의 위치에 있게 되면, 빔이 통과하여 수신기에 도달함으로써 스트립의 위치가 기록된다. 따라서, 노치(44)는 다이 부착 공정과 같은 제조 공정을 위한 종래의 기준 구멍과 유사하게 이용될 수 있다.
여러 실시예에서, 노치(44)는 반경이 1.5mm인 반원형일 수 있다. 대안적 실시예에서, 노치(44)는 난형, 삼각형, 정방형, 장방형 및 사다리꼴을 포함하는 다른 형상일 수 있으나, 이에 한정되는 것은 아니라는 점을 이해하여야 한다. 대안적 실시예에서, 노치(44)는 반경이 1.5mm보다 작거나 클 수도 있다는 점을 또한 이해하여야 한다. 또한, 노치(44)는 반원형일 수 있으나, 반원보다 작거나 클 수도 있다는 점(즉, 호 길이(arc length)가 180°보다 작거나 클 수도 있다는 점)을 이해하여야 한다.
안내 핀 노치(46)는, 공정에 필요한 스트립(40)의 위치 기록을 위하여, 봉입 및 개별화 공정을 포함하는 제조 공정에 사용되는 종래의 핀과 함께 위치 설정에 사용될 수 있다. 여러 실시예에서, 안내 핀 노치(46)는 반경이 2mm인 반원형일 수 있다. 대안적 실시예에서 노치(46)는 난형, 삼각형, 정방형, 장방형 및 사다리꼴을 포함하는 다른 형상일 수 있으나, 이에 한정되는 것은 아니라는 점을 이해하여야 한다. 대안적 실시예에서 노치(46)는 반경이 2mm보다 작거나 클 수도 있다는 점을 이해하여야 한다. 또한, 노치(46)는 반원형일 수 있으나, 반원보다 작거나 클 수도 있다는 점(즉, 호 길이가 180°보다 작거나 클 수도 있다는 점)을 이해하여야 한다.
도 2에 도시된 실시예에서, 스트립(40)은 11열과 7행의 IC 패키지 윤곽부(42)를 구비할 수 있으며, 윤곽부는 스트립(40)으로부터 절단되어 공정 완료 후에 다수의 휴대용 메모리 소자 또는 기타 반도체 소자(각 소자가 검사를 통과하면 77개의 소자)를 형성한다. 기준 노치(44) 및/또는 안내 핀 노치(46)는, 다양한 여러 IC 패키지 윤곽부 형상을 구비한 다른 스트립(40)에 사용될 수 있다는 점을 이해하여야 한다. 한 실시예에서, 스트립(40) 상에 형성된 IC 패키지는 플래시 메모리 카드용 LGA 패키지일 수 있다. IC 패키지 윤곽부(42)는, 예를 들면 BGA 패키지를 포함하는 다른 유형의 반도체 패키지용일 수 있으나, 이에 한정되는 것은 아니 다.
도 3은, 패키지 윤곽부(42) 내에 형성되고 스트립(40)으로부터 개별화된 IC 패키지(48)의 단면도이다. IC 패키지는 LGA 패키지로 구성될 수 있다. 그러한 실시예에서, IC 패키지(48)는 상부 표면(54)과 저부 표면(56)을 구비하는 기판(52)을 포함할 수 있다. 기판(52)은 코어(core)(58)로 형성될 수 있고, 코어(58)의 상부 표면에 형성된 상부 전도층(60)과 코어의 저부 표면에 형성된 저부 전도층(62)을 구비한다. 코어(58)는, 예를 들면 폴리이미드 라미네이트, FR4와 FR5를 포함하는 에폭시 수지, 비스말레이미드 트리아진(bismaleimid triazine, BT) 등과 같은 다양한 유전성 재료로 형성될 수 있다. 본 발명에 중요한 것은 아니지만, 코어(58)는 두께가 40㎛ 내지 200㎛의 범위일 수 있으며, 대안적 실시예에서 코어(58)의 두께는 상기 범위를 벗어나 변경될 수도 있다. 대안적 실시예에서 코어(58)는 세라믹 또는 유기물일 수 있다.
전도층(60, 62)은, 구리 또는 구리 합금, 피복 구리 또는 피복 구리 합금, 알로이 42(Alloy 42)(42Fe/58Ni), 구리 도금 강, 또는 공지되어 기판 상에 사용되는 기타 금속 또는 재료로 형성될 수 있다. 전도층(60, 62)은 두께가 10㎛ 내지 24㎛일 수 있으나, 대안적 실시예에서 전도층(60, 62)의 두께는 상기 범위를 벗어나 변경될 수 있다. 전도층(60 및/또는 62)은 공지된 방법으로 식각되어 기판의 상부 및/또는 저부 표면(54, 56)에 전기 전도 패턴을 형성함으로써, 하나 이상의 다이(68, 70), 접촉 핑거(contact finger)(66) 및/또는 기판 상에 장착된 기타 부품 사이에 전기 접속부를 제공한다. 상부 표면(54)과 저부 표면(56) 모두에 전도 패턴 을 포함하는 실시예에서, 기판(52)의 상부와 저부 표면 사이에 전기 신호를 전송하기 위한 관통공(via)(도시 생략)이 제공될 수 있다.
패턴이 형성되면, 상부와 저부 전도층은 당해 분야에 공지된 땜납 마스크(64)와 함께 라미네이팅될 수 있고, 저부 전도층(62)의 일부에 하나 이상의 금층(gold layer)이 형성되어 당해 분야에 공지된 접촉 핑거(66)를 형성한다. 본 발명에 따라 패턴 처리될 수 있는 전도층을 포함하는 기판은 캘리포니아의 산타 클라라에 소재하는 킨서스 인터커넥트 테크놀로지 코포레이션(Kinsus Interconnect Technology Corp.)으로부터 입수할 수 있다.
도 3은 기판(52)의 상부 표면(54)에 장착된 2개의 적층 반도체 다이(68, 70)를 또한 나타낸다. 본 발명의 대안적인 실시예는 하나의 다이를 포함할 수 있고, 본 발명의 다른 대안적인 실시예는 SiP, MCM 또는 다른 유형의 배열체(arrangement)에 적층된 3개 내지 8개의 다이 또는 그보다 많은 다이를 포함할 수 있다. 다이(68)는, 공지된 다이 부착 화합물(die attach compound)(72)의 이용에 의하여, 공지의 접착 또는 공융(eutectic) 다이 본드 공정에서 기판(52)의 상부 표면(54)에 장착될 수 있다. 다이 부착 화합물(72)은 예를 들면 전기 전도를 위한 전도성 충진제(filler)를 함유하는 다양한 폴리머 접착제이다. 그와 같은 다이 부착 화합물은 예를 들면 뉴욕 아몽크에 소재하는 세미컨덕터 패키징 머티리얼즈 인코포레이티드(Semiconductor Packaging Materials, Inc.)에 의해 제조된다. 하나 이상의 다이(68, 70)는 공지의 와이어 본드 공정에서 와이어 본드(74)에 의해 기판(52)의 전도층(60, 62)에 전기적으로 접속될 수 있다.
IC 패키지(48)가 LGA 패키지를 포함하는 실시예에서, 기판(52)의 저부 표면(56)은 접촉 핑거(66)를 포함할 수 있다. 접촉 핑거(66)는 공지된 방법으로 제공되어, 마무리된 소자 내에서 호스트 소자(도시 생략)의 접촉 패드에 대하여 가압 접촉되었을 때에 호스트 소자로의 전기 접속부를 형성한다. 4개의 접촉 핑거(66)가 도시되어 있으나, IC 패키지(48)의 대안적 구성에서는 4개보다 많거나 적은 핑거가 있을 수도 있다는 점을 이해하여야 한다. 일 실시예에서, 8개의 접촉 핑거가 존재할 수 있다.
와이어 본드 공정이 종료된 후에, IC 패키지의 상면이 성형 화합물(76) 내에 봉입됨으로써 IC 패키지(48)가 완성된다. 그러한 성형 화합물은 일본에 본사를 둔 스미토모 코포레이션(Sumitomo Corp.)과 닛토 덴코 코포레이션(Nitto Denko Corp.)으로부터 입수 가능하다. 접촉 핑거(66)를 포함하는 IC 패키지 윤곽부의 저부 표면은 노출된 상태로 남을 수 있다.
본 발명의 실시예에서, 스트립(40)의 가장자리에 기준 노치(44) 및/또는 기준 핀 노치(46)를 형성하면, 종래의 스트립 또는 패널에 비하여, 소정 크기의 스트립 상에 형성될 전술한 바와 같은 IC 패키지 윤곽부의 수가 증가할 수 있다. 특히, 스트립의 크기는 일반적으로 반도체 패키지 제조업체에 의해 선정되고, 스트립의 크기는 전형적으로 패키지의 특정 개수에 대하여 선정되는 것은 아니다. 스트립의 크기가 정해지면, 그 크기에 적합한 가급적 많은 패키지 윤곽부가 제공된다. 소정 크기의 스트립 상에 패키지 윤곽부의 밀도를 최대화하면, 스트립에 적합한 패키지 윤곽부의 수가 정수가 되는 경우는 거의 없다. 대신, 밀도 최대화에 의해, 소정의 정수 개수의 패키지 윤곽부와, 측부와 하부 가장자리에 패키지 윤곽부의 일부분이 형성된다. 예를 들면, 스트립은 스트립 길이에 걸쳐서 10과 1/2개의 패키지 윤곽부에 해당할 수 있다. 당연히, 1/2개의 반도체 패키지는 제조될 수 없다. 따라서, 이와 같은 경우에 종래에는, 스트립에 걸쳐서 10개의 패키지 윤곽부가 형성되고, 스트립의 길이에 걸쳐 10개가 전개된다(즉, 패키지 윤곽부 사이의 경계부가 증가될 수 있다).
그러나, 일례로 전술한 바와 같이 소정 크기의 스트립 내에 10과 1/2개의 패키지 윤곽부가 가능한 경우(종래에는 패키지 윤곽부가 10개로 감소)에, 본 발명은 패키지 윤곽부가 스트립의 가장자리에 더욱 근접하게 제조될 수 있도록 함으로써 스트립에 적합한 1/2개의 추가 패키지 윤곽부를 가능하게 하여 11개의 패키지 윤곽부가 형성될 수 있도록 한다. 이 개수는 예시적인 것으로, 일반적으로 본 발명은 분수의 패키지 윤곽부를 정수의 패키지 윤곽부로 될 수 있도록 한다. 반도체 패키지 윤곽부의 하나의 행 및/또는 열만을 추가하더라도, 패키지 윤곽부 수율이 상당히 증가하게 된다.
도 2는 스트립(40)의 상부와 하부 가장자리 모두에 노치(44)를 포함하는 실시예를 나타낸다. 도 4에 도시된 대안적 실시예에서, 스트립(40)의 하나의 가장자리(80)는 기준 노치(44)를 포함하고, 대향 가장자리(82)는 본 발명의 배경 기술에 기재된 바와 같이 종래의 안내 핀 구멍(26)을 포함한다. 도 5에는, 가장자리(80)가 종래의 기준 구멍(24)을 포함하고, 대향 가장자리(82)가 안내 핀 노치(46)를 포함하는 다른 실시예가 도시되어 있다. 스트립(40)의 하나 이상의 가장자리(side)는 노치를 포함하고, 나머지 가장자리는 종래의 구멍을 포함하거나 어떠한 종류의 표식(mark)도 포함하지 않을 수도 있다는 점을 이해하여야 한다.
도 6은 기준 노치(44)와 안내 핀 노치(46)를 포함하는 스트립(40)의 평면도이며, 스트립(40)은 전술한 바와 같이 성형 화합물(76)에 봉입되어 있다. 전술한 바와 같이, 노치(44, 46)는 종래의 성형 스트립(molded strip)보다도 성형 화합물이 스트립(40)의 가장자리에 더욱 근접하게 도포될 수 있도록 한다. 도 6의 실시예에서, 성형 화합물(76)은 다수의 패키지 윤곽부(42)의 하나의 블록을 구획하도록 실질적으로 스트립(40)의 전체에 걸쳐서 도포된다. 도 7에 도시된 대안적 실시예에서, 성형 화합물(76)은 스트립(40) 상에 2개의 개별 영역(86, 88)에 도포되어, 경계부 영역(90)에 의해 분리된 패키지 윤곽부(42)의 2개 블록을 구획한다. 경계부 영역(90)에 패키지 윤곽부(42)가 존재하지 않으므로, 경계부 영역(90)에서 기준 노치(44)는 생략될 수 있다. 제조 설비가 제2 개별 영역(88)의 시작을 인식할 수 있도록, 추가 안내 핀 노치(46)가 스트립(40)에 부가될 수 있다. 전술한 바와 같이, 기준 노치(44) 또는 안내 핀 노치(46)는 종래 기술에서의 기준 구멍(24) 또는 안내 핀 구멍(26)으로 대체될 수 있다.
도 8에 도시된 다른 실시예에서, 스트립(40)은 전술한 바와 같이 기준 구멍(24) 및/또는 안내 핀 구멍(26)을 포함할 수 있다. 그러나, 이 실시예에서, 성형 화합물(76)은, 종래 기술에 비하여 스트립의 가장자리에 더욱 근접하게 스트립(40) 상에 도포되어, 기준 구멍(24) 및/또는 안내 핀 구멍(26)을 적어도 부분적으로 포위할 수 있다. 한 실시예에서, 성형 화합물(76)은 기준 구멍(24)의 반을 포위하도 록 가장자리 쪽으로 연장될 수 있다. 대안적 실시예에서, 성형 화합물은 기준 구멍(24)의 반을 초과하거나 반 미만으로 포위할 수 있다는 점을 이해하여야 한다. 한 실시예에서, 성형 화합물은 안내 핀 구멍(26)의 1/4을 포위하도록 가장자리 쪽으로 연장될 수 있다. 대안적 실시예에서, 성형 화합물은 각 안내 핀 구멍(26)의 1/4을 초과하거나 미만으로 포위할 수 있다는 점을 이해하여야 한다.
도 8에 도시된 실시예는 도 2의 실시예와 조합될 수 있다. 따라서, 도 9에 도시된 바와 같이, 스트립(40)은 성형 화합물에 의해 부분적으로 포위된 기준 구멍(26)과 안내 핀 노치(46)를 포함할 수 있다. 대안적으로, 스트립(40)은 도 2에 도시된 바와 같은 기준 노치(44)와 성형 화합물(76)에 의해 부분적으로 포위된 안내 핀 구멍(26)을 포함할 수 있다. 다른 실시예에서, 성형 화합물(76)은 하나 이상의 기준 구멍(24) 및/또는 안내 핀 구멍(26)을 전체적으로 포위하도록 스트립(40) 상에 도포될 수 있다. 또 다른 실시예에서, 스트립(40)은 성형 화합물에 의해 적어도 부분적으로 포위된 기준 노치(44) 및/또는 안내 핀 노치(46)를 포함함으로써, 성형 화합물은 스트립(40)의 하나 이상의 가장자리까지 연장되거나 실질적으로 연장될 수 있다.
전술한 실시예에서, 기준 노치(44)와 구멍(24)은 기판에 형성된 개구부(opening)이다. 도 7과 도 8에 도시된 다른 실시예에서, 기준 구멍(92)은 기판 내에 형성되고 나서 반투명 재료로 충진될 수 있다. 반투명 재료는, 예를 들면 반투명 땜납 마스크 및/또는 반투명 에폭시를 포함하는 모든 다양한 재료일 수 있다. 다른 반투명 재료도 고려될 수 있다. 충진된 기준 구멍(92)은 난형, 삼각형, 정방 형, 장방형 및 사다리꼴을 포함하는 다양한 형태일 수 있으나, 이에 한정되는 것은 아니다.
스트립의 가장자리 근방에 충진되지 않은 구멍(92)이 위치하면, 충진되지 않은 구멍과 스트립 가장자리 사이에 균열이 형성될 위험성이 증가한다. 기준 구멍을 재료로 충진함으로써, 스트립의 구조적 일체성이 증가하고, 충진된 구멍(92)은 스트립 균열의 위험 없이 스트립의 가장자리에 또는 가장자리 근방에 배치될 수 있다. 또한, 충진된 구멍(92)을 폐색하는 불투명 재료는 빛이 구멍(92)을 통과할 수 있도록 한다. 따라서 충진된 구멍은, IC 패키지 제조 공정 중의 스트립의 위치 기록을 위하여, 종래의 광학 인식 감지기와 함께 사용될 수 있다. 도 11에 도시된 다른 대안적 실시예에서, 충진된 구멍(92)은 성형 화합물로 부분적으로 덮일 수 있다.
도 12와 도 13은 IC 패키지 윤곽부(42)가 몰드 캡(mold cap)의 가장자리까지 연장된 본 발명의 다른 실시예를 나타낸다. 이에 따라, 도 12와 도 13에 도시된 바와 같이, 노치부를 구비하는 일부의 패키지 윤곽부(42), 예를 들면 도 12의 패키지 윤곽부(42a)와 도 13의 패키지 윤곽부(42b)가 형성되고, 이 실시예에서 패키지 윤곽부와 몰드 캡은 구멍 및/또는 노치를 부분적으로 포위한다. 그와 같은 실시예에서, 패키지 윤곽부(42)에 형성된 IC 패키지는 각각 패키지 윤곽부(42a, 42b)에 도시된 노치 영역에 대응하는 블랭크(blank) 영역을 구비한다. 대안적 실시예에서, 실제로 노치 영역을 필요로 하는 경계부 행 또는 각 패키지 윤곽부만이 노치 영역에 대응하는 IC 패키지 내의 블랭크 영역을 구비한다. 도 12와 도 13에 도시된 실 시예는 전술한 여러 실시예 중에서 어느 실시예와도 조합될 수 있다는 점을 이해하여야 한다.
도 14의 흐름도를 참조하여, 마무리된 IC 패키지(48)를 형성하는 공정에 대하여 설명한다. 단계 220에서, (미처리 기판(bare substrate)(52)으로서 시작되는) 스트립(40)은 전술한 바와 같은 기준 구멍, 기준 노치, 안내 핀 구멍 및/또는 안내 핀 노치를 제공하도록 천공 및/또는 절제된다. 공정 툴 내에서 기판의 위치를 설정하기 위한 기준 노치 및/또는 구멍을 사용하여, 단계 222에서, 예를 들면 포토리소그래피 및 식각 기술에 의하여 스트립의 각 표면에 전도 패턴이 형성된다. 패턴 처리된 스트립은 그 후에 단계 224에서 자동 광학 검사(AOI) 공정에서 검사된다. 기준 구멍(92)이 에폭시 또는 땜납 마스크로 폐색되는 실시예에서는, 단계 225에서 구멍(92)이 충진된다. 구멍이 충진되지 않는 실시예에서는, 단계 225가 생략될 수 있다. 검사가 이루어지면, 단계 226에서 땜납 마스크가 스트립에 적용된다. 구멍(92)이 땜납 마스크로 충진되는 실시예에서는, 단계 225와 단계 226이 하나의 단계로 통합될 수 있다.
땜납 마스크의 적용 후에, 접촉 핑거가 완성된다. 단계 228에서, 예를 들면 박막 증착에 의하여, 기판의 저부 표면의 전도층의 소정의 노출 표면에 연질 금층이 부착된다. 접촉 핑거는 외부 전기 접속부와의 접촉에 의해 마모되므로, 단계 230에서, 예를 들면 전기 도금에 의하여 경질 금층이 부착될 수 있다. 대안적 실시예에서, 하나의 금층이 부착될 수 있다는 점을 이해하여야 한다. 패턴 처리된 기판은 그 후에 자동화된 단계(단계 234)에서 검사 및 시험되고, 최종 시각 검사 단계 (단계 236)에서 전기 작동과 더불어 오염, 스크래치(scratch) 및 변색에 대하여 검사된다. 기판과 다이는 그 후에 단계 240에서 공지의 사출 성형 공정으로 패키징되어 JEDEC 표준형(또는 다른 유형)의 패키지 윤곽부를 형성한다. 그 후 단계 242에서 라우터(router) 또는 기타 절단 장치에 의해 스트립은 각 IC 패키지로 분리된다. 대안적 실시예에서 스트립(40)은 다른 공정에 의해 형성될 수 있다는 점을 이해하여야 한다.
전술한 본 발명의 상세한 설명은 예시와 설명을 목적으로 제시되었다. 이러한 상세한 설명은 본 발명의 모든 형태를 기재하기 위한 것이 아니며, 개시된 내용과 동일한 형태로 본 발명을 제한하기 위한 것도 아니다. 전술한 개시 내용에 기초하여 다양한 변경 실시예와 변형 실시예가 가능하다. 기재된 실시예는 본 발명의 원리와 실용적인 용도를 최적으로 설명하기 위하여 선택되었으며, 그에 따라 당업자가 본 발명의 다양한 실시예를 활용하고 특정 용도를 고려하여 그에 적합하도록 다양하게 변경하여 활용할 수 있도록 하기 위하여 선택되었다. 본 발명의 범위는 첨부된 청구범위에 의해 한정되어야 한다.

Claims (14)

  1. 스트립으로서,
    상기 스트립 상에는 다수의 집적 회로 패키지 윤곽부가 다수의 공정 툴 내에서 제조될 수 있으며,
    상기 스트립은, 유전층과;
    상기 유전층 상에 형성되어 있는 제1 금속층과;
    상기 제1 금속층의 반대 방향으로 상기 유전층 상에 형성되어 있는 제2 금속층과;
    상기 스트립의 제1 방향으로 배치되는 둘 이상의 패키지 윤곽부 행(row)과, 상기 제1 방향을 가로지르는 제2 방향으로 배치되는 둘 이상의 패키지 윤곽부 열(column)로 이루어진, 패키지 윤곽부 어레이와;
    다수의 공정 툴 중 적어도 하나의 공정 툴 내에서 스트립의 위치 기록을 가능하게 하며, 상기 스트립의 외측 가장자리에 형성되어 있는 하나 이상의 노치를 포함하며,
    상기 하나 이상의 노치는, 기준 구멍이 외측 가장자리에 인접하여 있는 스트립에 비해, 상기 하나 이상의 패키지 윤곽부가 상기 스트립의 외측 가장자리에 더 근접하게 형성하도록 하는 것을 특징으로 하는 스트립.
  2. 제1항에 있어서,
    하나 이상의 노치는, 광학 인식 감지기와 함께 작동 가능한 하나 이상의 기준 노치를 포함하는 것을 특징으로 하는 스트립.
  3. 제1항에 있어서,
    하나 이상의 노치는 안내 핀과 함께 작동 가능한 하나 이상의 안내 핀 노치를 포함하는 것을 특징으로 하는 스트립.
  4. 제1항에 있어서,
    상기 스트립은 스트립의 외측 가장자리로부터 내측으로 이격된 하나 이상의 구멍을 또한 포함하고, 상기 하나 이상의 구멍은 다수의 공정 툴 중 적어도 하나의 공정 툴 내에서 스트립의 위치 기록을 가능하게 하는 것을 특징으로 하는 스트립.
  5. 제4항에 있어서,
    하나 이상의 노치를 포함하는 가장자리는 하나 이상의 구멍을 포함하는 가장자리와 대향하는 것을 특징으로 하는 스트립.
  6. 제4항에 있어서,
    상기 스트립은 스트립의 적어도 한 면에 집적 회로 패키지를 봉입하는 성형 화합물을 또한 포함하고, 상기 성형 화합물은 스트립 내의 하나 이상의 구멍을 적어도 부분적으로 포위하도록 도포된 것을 특징으로 하는 스트립.
  7. 제1항에 있어서,
    하나 이상의 노치는 반원형인 것을 특징으로 하는 스트립.
  8. 제7항에 있어서,
    하나 이상의 노치는 반경이 1.5mm인 것을 특징으로 하는 스트립.
  9. 제7항에 있어서,
    하나 이상의 노치는 호 길이(arc length)가 180°인 것을 특징으로 하는 스트립.
  10. 제1항에 있어서,
    하나 이상의 노치는 형상이 난형, 삼각형, 정방형, 장방형 및 사다리꼴 중에서 적어도 하나인 것을 특징으로 하는 스트립.
  11. 제1항에 있어서,
    상기 스트립은 11열과 7행의 집적 회로 패키지 윤곽부를 포함하는 것을 특징으로 하는 스트립.
  12. 제11항에 있어서,
    하나 이상의 노치는 집적 회로 패키지 윤곽부의 모든 열마다 하나의 기준 노치를 포함하는 것을 특징으로 하는 스트립.
  13. 삭제
  14. 삭제
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100752011B1 (ko) * 2006-04-12 2007-08-28 삼성전기주식회사 패키지 기판의 스트립 포맷 및 그 배열
US20080079061A1 (en) * 2006-09-28 2008-04-03 Advanced Micro Devices, Inc. Flash memory cell structure for increased program speed and erase speed
CN104380846A (zh) * 2012-05-30 2015-02-25 古河电气工业株式会社 金属芯基板、金属芯基板的制造方法、以及在所述金属芯基板和所述金属芯基板的制造方法中使用的芯板
US10483250B2 (en) * 2015-11-04 2019-11-19 Intel Corporation Three-dimensional small form factor system in package architecture

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0069390A2 (en) * 1981-07-06 1983-01-12 Matsushita Electronics Corporation Lead frame for plastic encapsulated semiconductor device
JPH0286156A (ja) * 1988-09-21 1990-03-27 Nec Kansai Ltd リードフレーム
JPH02137252A (ja) * 1988-11-17 1990-05-25 Nec Yamagata Ltd 半導体装置用リードフレーム

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3171535A (en) * 1962-01-12 1965-03-02 Western Electric Co Belt conveyor for transporting electrical components
US3135375A (en) * 1962-05-10 1964-06-02 Western Electric Co Article conveyor and storage device
US3611061A (en) * 1971-07-07 1971-10-05 Motorola Inc Multiple lead integrated circuit device and frame member for the fabrication thereof
US3950140A (en) * 1973-06-11 1976-04-13 Motorola, Inc. Combination strip frame for semiconductive device and gate for molding
US4193287A (en) * 1978-03-30 1980-03-18 Fairchild Camera And Instrument Corporation Technique for applying polarizer material to liquid-crystal displays
US4556896A (en) * 1982-08-30 1985-12-03 International Rectifier Corporation Lead frame structure
US4701781A (en) * 1984-07-05 1987-10-20 National Semiconductor Corporation Pre-testable semiconductor die package
US5136366A (en) * 1990-11-05 1992-08-04 Motorola, Inc. Overmolded semiconductor package with anchoring means
US5557150A (en) * 1992-02-07 1996-09-17 Lsi Logic Corporation Overmolded semiconductor package
KR100206910B1 (ko) * 1996-06-14 1999-07-01 구본준 반도체 패키지의 디플래쉬 방법
US5945341A (en) * 1996-10-21 1999-08-31 Bayer Corporation System for the optical identification of coding on a diagnostic test strip
US6365434B1 (en) * 2000-06-28 2002-04-02 Micron Technology, Inc. Method and apparatus for reduced flash encapsulation of microelectronic devices
US6415977B1 (en) * 2000-08-30 2002-07-09 Micron Technology, Inc. Method and apparatus for marking and identifying a defective die site
US6638831B1 (en) * 2000-08-31 2003-10-28 Micron Technology, Inc. Use of a reference fiducial on a semiconductor package to monitor and control a singulation method
US6444501B1 (en) * 2001-06-12 2002-09-03 Micron Technology, Inc. Two stage transfer molding method to encapsulate MMC module
US20040124119A1 (en) * 2002-12-30 2004-07-01 Ahn Seung Bae Carrier tape for use in the automated parts-implanting machine for carrying parts therewith
KR100490680B1 (ko) * 2003-05-12 2005-05-19 주식회사 젯텍 사이드플래시에 절취홈을 갖는 반도체 패키지 및 그형성방법, 그리고 이를 이용한 디플래시 방법
US7485501B2 (en) * 2005-11-02 2009-02-03 Sandisk Corporation Method of manufacturing flash memory cards

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0069390A2 (en) * 1981-07-06 1983-01-12 Matsushita Electronics Corporation Lead frame for plastic encapsulated semiconductor device
JPH0286156A (ja) * 1988-09-21 1990-03-27 Nec Kansai Ltd リードフレーム
JPH02137252A (ja) * 1988-11-17 1990-05-25 Nec Yamagata Ltd 半導体装置用リードフレーム

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