CN104112717A - 晶片封装体及其制造方法 - Google Patents

晶片封装体及其制造方法 Download PDF

Info

Publication number
CN104112717A
CN104112717A CN201410158301.7A CN201410158301A CN104112717A CN 104112717 A CN104112717 A CN 104112717A CN 201410158301 A CN201410158301 A CN 201410158301A CN 104112717 A CN104112717 A CN 104112717A
Authority
CN
China
Prior art keywords
conductive pad
semiconductor wafer
pcb
circuit board
printed circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410158301.7A
Other languages
English (en)
Other versions
CN104112717B (zh
Inventor
林佳升
何彦仕
刘沧宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
XinTec Inc
Original Assignee
XinTec Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by XinTec Inc filed Critical XinTec Inc
Publication of CN104112717A publication Critical patent/CN104112717A/zh
Application granted granted Critical
Publication of CN104112717B publication Critical patent/CN104112717B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49107—Connecting at different heights on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8536—Bonding interfaces of the semiconductor or solid state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Micromachines (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

本发明提供一种晶片封装体及其制造方法，该晶片封装体包括半导体晶片、绝缘层、重布局金属层以及焊接垫。半导体晶片具有第一导电垫设置于下表面、以及第一凹部对应第一导电垫而设置，第一凹部与绝缘层均自上表面朝下表面延伸。第一凹部暴露出第一导电垫。部分绝缘层位于第一凹部中且具有开口以暴露出第一导电垫。重布局金属层具有对应第一导电垫的重布局金属线路，重布局金属线路通过开口与第一导电垫连接。焊接垫配置于绝缘层上且位于半导体晶片的一侧。重布局金属线路延伸至焊接垫，使配置于半导体晶片的下表面的第一导电垫，电性连接于该侧的焊接垫。本发明可有效缩减或免除现有技术所必须具有的打线间距，以使半导体晶片发挥更高的效能。

Description

晶片封装体及其制造方法
技术领域
本发明关于一种晶片封装体及其制造方法，且特别是有关于一种仅具有单侧焊接侧的晶片封装体及其制造方法。
背景技术
随着生活中各式电子产品朝向尺寸轻薄短小的发展趋势，位于产品中的半导体晶片尺寸亦必须对应地微缩化(miniaturization)，然而在尺寸微缩的趋势下，半导体晶片所须执行的功能亦日益增加。为了增加半导体晶片操作上的稳定性，大多数晶片均会制作为晶片封装体，以焊线连接晶片封装体上所暴露出的晶片内输入/输出(I/O)导电垫，将晶片封装体整合于印刷电路板上，使半导体晶片发挥其所预定的效能应用。参照图1A以及图1B，图1A例示现有技术半导体晶片封装体1的俯视图，而图1B则是图1A中AA’线的剖面图。如图1A以及图1B所示，半导体晶片封装体1包括半导体晶片2以及多条焊线4，其中半导体晶片2具有多个输入/输出(I/O)导电垫2a以及多个凹部2b(以虚线表示)，如图1B所示，半导体晶片2在制作为半导体晶片封装体1时，通常均须自晶背向半导体晶片2内部蚀刻出多个凹部2b以分别暴露出内部的多个导电垫2a，再分别打接(wire-bonding)多条焊线4于输入/输出(I/O)导电垫2a上，以多条焊线4将半导体晶片2电性连接于印刷电路板(未绘制)上。然而，为使打接焊线4的步骤顺利进行，蚀刻出来的凹部2b除了须深入半导体晶片2内部，将输入/输出(I/O)导电垫2a暴露出来以供打接焊线4之外，凹部2b尚需具有一定横向宽度让打接焊线4的载具顺利进入并完成打接，如图1B所示，凹部2b侧壁与焊线4于输入/输出(I/O)导电垫2a的打接处之间，必须具有一定距离a的打线间距(wire-bonding area)，如此，便造成一定面积的半导体晶片封装体1，可供布线的晶片空间因为此一必要的打线间距a而受到缩限。如同前述所提及，在半导体晶片尺寸微缩的趋势下，其所须执行的功能亦日益增加，据此，在一定面积的半导体晶片封装体中，应使可供布线的晶片空间更大以容纳更多布线，方能使半导体晶片在对应多功能的布线设计上更有弹性，进而发挥更高的效能。然而现有技术中所必须具有的打线间距(wire-bondingarea)却限缩了半导体晶片封装体中可供布线的晶片空间。
发明内容
本发明提供一种晶片封装体及其制造方法，其特殊的焊接位置设计可有效缩减或免除现有技术中所必须具有的打线间距(wire-bonding area)，使得半导体晶片封装体中半导体晶片所保留的可供布线的晶片空间更大，进而使半导体晶片发挥更高的效能。
本发明的一态样提出一种晶片封装体，包括半导体晶片、绝缘层、重布局金属层以及焊接垫，半导体晶片具有上表面及下表面，且具有第一导电垫设置于下表面、以及第一凹部对应于该下表面的第一导电垫而设置，第一凹部自上表面朝下表面延伸，以暴露出第一导电垫；绝缘层自半导体晶片的上表面朝下表面延伸，部分的绝缘层位于第一凹部之中，其中绝缘层具有开口以暴露出第一导电垫；重布局金属层设置于绝缘层上且具有对应第一导电垫的重布局金属线路，重布局金属线路通过开口与第一导电垫连接；以及焊接垫配置于绝缘层上且位于半导体晶片的一侧，其中，重布局金属线路延伸至焊接垫，使配置于半导体晶片的下表面的第一导电垫电性连接于该侧的焊接垫。
在本发明的一实施例中，第一导电垫配置于半导体晶片的其他侧，而不配置于焊接垫所配置的该侧。
在本发明的一实施例中，晶片封装体进一步包括第一焊接线对应连接于该至少一焊接垫；以及印刷电路板，其中，第一焊接线由焊接垫延伸至印刷电路板，而与印刷电路板电性连接。
在本发明的一实施例中，晶片封装体进一步包括第三焊接线对应电性连接于第一导电垫；微机电结构配置于半导体晶片的下表面下方；以及印刷电路板。其中第三焊接线由第一导电垫延伸至印刷电路板而与印刷电路板电性连接。
在本发明的一实施例中，晶片封装体进一步包括第三焊接线对应电性连接于第一导电垫；至少一焊球对应电性连接于焊接垫；晶片通过焊球电性连接于焊接垫；以及印刷电路板。其中第三焊接线由第一导电垫延伸至印刷电路板而与印刷电路板电性连接。
在本发明的另一实施例中，半导体晶片进一步包括第二导电垫于下表面并配置于半导体晶片的该侧；以及第二凹部对应第二导电垫设置，第二凹部自上表面朝下表面延伸并暴露出第二导电垫，且绝缘层亦具有暴露出该第二导电垫的开口，其中，第二凹部的侧壁与下表面之间夹有一角度，该角度实质上为55～65度。
在本发明的另一实施例中，进一步包括第一焊接线，对应连接于焊接垫；第二焊接线，对应连接于第二导电垫；以及印刷电路板，其中，第一、第二焊接线分别由焊接垫、第二导电垫延伸至印刷电路板而与印刷电路板电性连接。
在本发明的另一实施例中，其中，第二焊接线与第二导电垫的连接处和第二凹部的侧壁之间的最近距离实质上为50微米。
在本发明的另一实施例中，进一步包括：至少一间隔结构设置于该半导体晶片的下表面；以及一保护盖，其中，该保护盖通过该间隔结构设置于该半导体晶片的下方。
本发明的另一态样提出一种晶片封装体的制造方法，包括：形成一半导体晶片，该半导体晶片具有一上表面及下表面，该半导体晶片还具有至少一第一导电垫于该下表面以及至少一第一凹部自该上表面朝该下表面延伸，以暴露出该第一导电垫；形成一绝缘层自该半导体晶片的该上表面朝该下表面延伸，部分的该绝缘层位于该第一凹部之中，其中该绝缘层具有至少一开口以暴露出该第一导电垫；形成至少一重布局金属线路于该绝缘层上，该重布局金属线路通过该开口与该第一导电垫连接；以及形成至少一焊接垫，配置于该绝缘层上且配置于该半导体晶片的一侧，其中，该至少一重布局金属线路延伸至该至少一焊接垫，使配置于该半导体晶片的该下表面的该第一导电垫电性连接于该侧的该焊接垫。
在本发明的另一实施例中，其中，该第一导电垫形成于该半导体晶片的其他侧，而不形于该焊接垫所形成的该侧。
在本发明的另一实施例中，进一步包括：打线焊接至少一第一焊接线连接于该至少一焊接垫；以及配置一印刷电路板，其中，该第一焊接线由该焊接垫延伸至该印刷电路板而与该印刷电路板电性连接。
在本发明的另一实施例中，其中，形成该半导体晶片的步骤中，该半导体晶片进一步包括：至少一第二导电垫于该下表面并配置于该半导体晶片的该侧；以及至少一第二凹部自该半导体晶片的该上表面朝该下表面延伸以暴露出该第二导电垫，且该绝缘层还具有暴露出该第二导电垫的至少一开口，其中，该第二凹部的一侧壁与该下表面之间夹有一角度，该角度为55～65度。
在本发明的另一实施例中，进一步包括：打线焊接至少一第一焊接线连接于该至少一焊接垫；打线焊接至少一第二焊接线连接于该至少一第二导电垫；以及配置一印刷电路板，其中，该第一焊接线、第二焊接线分别由该焊接垫、该第二导电垫延伸至该印刷电路板而与该印刷电路板电性连接。
在本发明的另一实施例中，其中，该第二焊接线与该第二导电垫的连接处和该第二凹部的该侧壁之间的最近距离为50微米。
在本发明的另一实施例中，进一步包括：形成至少一间隔结构设置于该半导体晶片的下表面；以及配置一保护盖，其中，该保护盖通过该间隔结构设置于该半导体晶片的下方。
附图说明
本发明的上述和其他态样、特征及其他优点参照说明书内容并配合附加图式得到更清楚的了解，其中：
图1A显示现有技术的半导体晶片封装体的俯视图。
图1B显示图1A中半导体晶片封装体AA’线的剖面图。
图2A显示本发明第一实施例的半导体晶片封装体的俯视图。
图2B显示本发明第一实施例的半导体晶片封装体AA’线的剖面图。
图2C显示本发明第一实施例的半导体晶片封装体BB’线的剖面图。
图2D显示本发明另一实施例的半导体晶片封装体的侧视图。
图2E显示本发明另一实施例的半导体晶片封装体的侧视图。
图3A显示本发明第二实施例的半导体晶片封装体的俯视图。
图3B显示本发明第二实施例的半导体晶片封装体BB’线的剖面图。
图3C显示本发明第二实施例的半导体晶片封装体CC’线的剖面图。
具体实施方式
请先同时参照图2A以及图2B，图2A是本发明第一实施例晶片封装体10的俯视图，而图2B是图2A中AA’线的剖面图。
如图2A以及图2B所示，本发明第一实施例晶片封装体10包括半导体晶片102、绝缘层104、重布局金属层106以及焊接垫108。半导体晶片102具有上表面US及下表面DS，且半导体晶片102具有第一导电垫102a以及第一凹部102b，如图2A所示，本实施例的晶片封装体10中，半导体晶片102具有六个第一导电垫102a于下表面DS、以及六个自上表面US朝下表面DS延伸的第一凹部102b，分别对应并暴露出于下表面DS的六个第一导电垫102a。其中，半导体晶片102例如可以是包括有源元件或无源元件(active or passiveelements)、数字电路或模拟电路等集成电路的电子元件(electroniccomponents)、光电元件(optical-electronic devices)、微机电系统(Micro ElectroMechanical Systems,MEMS)、微流体系统(micro fluidic systems)、或利用热、光线及压力等物理量变化来测量的物理感测器(physical sensor)、影像感测器、发光二极管、太阳能电池、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波元件、压力感测器(pressure sensors)、或喷墨头(ink printer heads)等，但不以此为限；半导体晶片102所具有的第一导电垫102a是作为晶片内部线路与外界信号沟通的输入/输出(I/O)导电垫，因此其数目并不以六个为限，可依实际应用需求，对应设计不同数目的第一导电垫102a，而第一导电垫102a例如可以是铝、钯、镍、金等所组成的单层或多层金属，但不以此为限。请继续参照图2B所示，绝缘层104自半导体晶片102的上表面US朝下表面DS延伸，部分的绝缘层104位于第一凹部102b之中并具有开口以暴露出第一导电垫102a，而绝缘层104例如可以是氧化硅(silicon oxide)、氮化硅(silicon nitride)、氮氧化硅(siliconoxynitride)或其它合适的绝缘材料，形成绝缘层104的方式例如可以是以化学沉积法，沉积例如是氧化硅(silicon oxide)、氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)或其它合适的绝缘材料，但不以此为限；重布局金属层106设置于绝缘层104上且具有对应第一导电垫102a的重布局金属线路106a，重布局金属线路106a通过上述绝缘层104位于第一凹部102b之中的开口与第一导电垫102a连接，重布局金属层106例如可以使用铝(aluminum)、铜(copper)或镍(nickel)或其他合适的导电材料，以适当的制程方法全面沉积于绝缘层104上，再以微影蚀刻的方式图案化，于绝缘层104上留下重布局金属线路106a，如图2A所示，本实施例中各第一导电垫102a均分别对应有一条重布局金属线路106a。
请接着参照图2A搭配图2C，图2A是本发明第一实施例晶片封装体10的俯视图，而图2C是图2A中BB’线的剖面图。焊接垫108亦配置于绝缘层104上且位于半导体晶片102的一侧，焊接垫108是作为本实施例晶片封装体10打接第一焊接线110之处，形成的方法例如可以和前述的重布局金属层106类似，即可以使用铝(aluminum)、铜(copper)或镍(nickel)或其他合适的导电材料，以适当的制程方法全面沉积于绝缘层104上，再以微影蚀刻的方式图案化，于绝缘层104上留下仅位于半导体晶片102一侧的焊接垫108。其中值得注意的是，重布局金属线路106a延伸至仅位于半导体晶片102一侧的焊接垫108，使配置于半导体晶片的下表面的第一导电垫102a电性连接于该侧的焊接垫108，而这些仅位于半导体晶片102一侧的焊接垫108例如可以作为后续第一焊接线110打接处，如图2C所示，第一焊接线110可进一步连接印刷电路板112，使得本实施例的半导体晶片封装体10可通过第一焊接线110、焊接垫108、以及重布局金属线路106a，电性导通半导体晶片102下表面的第一导电垫102a，使半导体晶片102通过第一导电垫102a(输入/输出(I/O)导电垫)和印刷电路板112电性导通并进行信号输入或输出；或是第一焊接线110亦可进一步连接其他半导体晶片或是其他半导体中介片(interposer)，使半导体晶片102可和其他半导体晶片或是其他半导体中介片整合而成立体晶片堆叠(3D-ICstacking)结构。本发明的一特征在于：通过特殊图案的重布局金属层106，即例如利用微影蚀刻形成的各重布局金属线路106a，将分布于半导体晶片102下表面各处(例如图2A中所示的半导体晶片102的其他三侧)各第一导电垫102a的电性连接路径，全数集中至半导体晶片102的一侧的各焊接垫108。据此，与现有技术(如图1A所示)相较，本实施例的半导体晶片封装体10具有打线位置集中且统一于单一侧的特征，这将带来焊线打接制程亦可集中且统一地在单一侧进行，使得本发明的半导体晶片封装体10的制程较为简化并具有产出率(through put)更高的特点。此外，在本实施例中，第一导电垫102a配置于半导体晶片102的其他侧，而不配置于焊接垫108所配置的该侧，如图2A以及图2C所示，也就是说，本实施例的半导体晶片封装体10的第一焊接线110并不位于第一凹部102b内，而是配置于半导体晶片102上表面的焊接垫108上，本发明的半导体晶片封装体10的特殊结构将使其在打接第一焊接线110时，焊线载具不须深入将第一导电垫102a暴露出来的第一凹部102b内部，而是通过直接在半导体晶片102上表面的焊接垫108进行打接第一焊接线110的制程，因此避免了前述现有技术中必须具有一定的打线间距(wire-bondingarea)以让载具进入的问题，使本发明的半导体晶片封装体10在一定截面积内可以保有更多半导体晶片102的体积，以作为内部布线设计的空间，这不仅增加了晶片功能设计上的弹性，亦使本实施例的半导体晶片封装体10更有多功能运作的能力。此外，本实施例的半导体晶片封装体10尚可视需求进一步包括间隔结构116以及保护盖118，以保护位于半导体晶片102下表面DS的第一导电垫102a或是其他线路元件，其中保护盖118的材质例如可为玻璃材质、金属材料、陶瓷材料、高分子材料、半导体材料、或前述的组合。在此实施例中，保护盖118通过间隔结构116而设置于半导体晶片102下方，使保护盖118、间隔结构116与半导体晶片102共同围绕出一密闭空间，在此实施例中，半导体晶片102的部分构件可于此密闭空间中运作，而间隔结构116的材质可包括玻璃材质、金属材料、陶瓷材料、高分子材料、半导体材料、或前述的组合，其可通过粘着层而固定于保护盖118及半导体晶片102之间。或者，间隔结构116本身可具有粘性，例如是具有粘性的高分子，可通过固化制程使具有粘性的高分子间隔结构116硬化，例如通过加热或照光等方式。
图2D显示本发明另一实施例的半导体晶片封装体的侧视图。请参照图2D，在本发明另一实施例中，晶片封装体进一步包括第三焊接线120、微机电结构122、以及印刷电路板124。第三焊接线120对应电性连接于第一导电垫102a。微机电结构122配置于半导体晶片102的下表面DS下方。第三焊接线120由第一导电垫102a延伸至印刷电路板124而与印刷电路板电性连接。其中，微机电结构122亦可以其他半导体晶片或是中介片取代。图2E显示本发明另一实施例的半导体晶片封装体的侧视图。请参照图2E，在本发明另一实施例中，晶片封装体进一步包括第三焊接线120、焊球128、晶片126以及印刷电路板124。第三焊接线120对应电性连接于第一导电垫102a。焊球128对应电性连接于焊接垫108。晶片126通过焊球128电性连接于焊接垫108。第三焊接线120由第一导电垫102a延伸至印刷电路板124而与印刷电路板124电性连接。其中，印刷电路板124亦可以其他半导体晶片或是中介片取代。综合上述可知，本发明的半导体晶片封装体可与其他半导体晶片、中介片以及印刷电路板自由组合，以达到更具有弹性、更多功能的应用。
请同时参照图3A以及图3B，图3A是本发明第二实施例晶片封装体20的俯视图，而图3B是图3A中BB’线的剖面图。
如图3A以及图3B所示，本发明第二实施例的晶片封装体20包括半导体晶片102、绝缘层104、重布局金属层106以及焊接垫108。半导体晶片102具有上表面US及下表面DS，且半导体晶片102具有第一导电垫102a、第一凹部102b、第二导电垫102c以及第二凹部102d，如图3A所示，本实施例的晶片封装体10中，半导体晶片102具有四个第一导电垫102a于下表面DS、以及四个自上表面US朝下表面DS延伸的第一凹部102b，分别对应并暴露出于下表面DS的四个第一导电垫102a。其中，半导体晶片102如第一实施例中所述，可以是包括有源元件或无源元件(active or passive elements)、数字电路或模拟电路等集成电路的电子元件(electronic components)、光电元件(opto electronicdevices)、微机电系统(Micro Electro Mechanical Systems,MEMS)、微流体系统(micro fluidic systems)、或利用热、光线及压力等物理量变化来测量的物理感测器(physical sensor)、影像感测器、发光二极管、太阳能电池、射频元件(RFcircuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波元件、压力感测器(pressure sensors)、或喷墨头(ink printer heads)等，但亦不以此为限；半导体晶片102所具有的第一导电垫102a以及第二导电垫102c均是作为晶片内部线路与外界信号沟通的输入/输出(I/O)导电垫，因此其数目及其分布位置并不以图3A所示为限，可依实际应用需求，对应设计不同数目及其分布位置的第一导电垫102a以及第二导电垫102c，而第一导电垫102a以及第二导电垫102c例如可以是铝、钯、镍、金等所组成的单层或多层金属，但不以此为限。请继续参照图3B所示，绝缘层104自半导体晶片102的上表面US朝下表面DS延伸，部分的绝缘层104位于第一凹部102b以及第二凹部102d之中并具有开口，以分别暴露出第一导电垫102a以及第二导电垫102c，而绝缘层104例如可以是氧化硅(silicon oxide)、氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)或其它合适的绝缘材料，形成绝缘层104的方式例如可以是以化学沉积法，沉积例如是氧化硅(silicon oxide)、氮化硅(siliconnitride)、氮氧化硅(silicon oxynitride)或其它合适的绝缘材料，但不以此为限；重布局金属层106设置于绝缘层104上且具有对应第一导电垫102a的重布局金属线路106a，重布局金属线路106a通过上述绝缘层104位于第一凹部102b之中的开口与第一导电垫102a连接，重布局金属层106例如可以使用铝(aluminum)、铜(copper)或镍(nickel)或其他合适的导电材料，以适当的制程方法全面沉积于绝缘层104上，再以微影蚀刻的方式图案化，于绝缘层104上留下重布局金属线路106a，如图3A所示，本实施例中各第一导电垫102a亦分别对应有一条重布局金属线路106a。
请接着参照图3A搭配图3C，图3A是本发明第二实施例晶片封装体10的俯视图，而图3C是图3A中CC’线的剖面图。焊接垫108亦配置于绝缘层104上且位于半导体晶片102的一侧，焊接垫108作为本实施例晶片封装体10打接第一焊接线110之处，形成的方法例如可以和前述的重布局金属层106类似，即可以使用铝(aluminum)、铜(copper)或镍(nickel)或其他合适的导电材料，以适当的制程方法全面沉积于绝缘层104上，再以微影蚀刻的方式图案化，于绝缘层104上留下仅位于半导体晶片102一侧的焊接垫108。与本发明第一实施例类似的是，本实施例的重布局金属线路106a亦延伸至仅位于半导体晶片102一侧的焊接垫108，使配置于半导体晶片的下表面的第一导电垫102a电性连接于该侧的焊接垫108，而这些仅位于半导体晶片102一侧的焊接垫108可作为后续第一焊接线110打接处。其中值得注意的是，本实施例的第二导电垫102c配置于焊接垫108所配置在半导体晶片102的同一侧，并由同侧的第二凹部102d暴露出来，如图3C所示，而第二导电垫102c和焊接垫108同样可作为后续焊线打接处，其中，焊接垫108打接第一焊接线110而第二导电垫102c打接第二焊接线114，使得本实施例的半导体晶片封装体20同时可通过第一焊接线110、焊接垫108、以及重布局金属线路106a，电性导通半导体晶片102下表面的第一导电垫102a，使半导体晶片102通过第一导电垫102a(输入/输出(I/O)导电垫)和印刷电路板112电性导通并进行信号输入或输出，以及通过第二焊接线114使半导体晶片102通过第二导电垫102c(输入/输出(I/O)导电垫)和印刷电路板112电性导通并进行信号输入或输出；或是第一焊接线110以及第二焊接线114亦可分别或同时进一步连接其他半导体晶片或是其他半导体中介片(interposer)，使半导体晶片102可和其他半导体晶片或是其他半导体中介片整合而成立体晶片堆叠(3D-IC stacking)结构。本实施例亦具有第一实施例的特征，即通过特殊图案的重布局金属层106，即例如利用微影蚀刻形成的各重布局金属线路106a，将分布于半导体晶片102下表面各处(例如图2A中所示的半导体晶片102的其他三侧)各第一导电垫102a的电性连接路径，全数集中至半导体晶片102的一侧的各焊接垫108，而位于焊接垫108同侧的第二导电垫102c则直接通过第二凹部102d暴露出来。据此，与现有技术(如图1A所示)相较，本实施例的半导体晶片封装体10具有打线位置(焊接垫108以及第二导电垫102c)集中且统一于单一侧的特征，这将带来焊线打接制程亦可集中且统一地在单一侧进行，使得本发明的半导体晶片封装体10的制程较为简化并具有产出率(through put)更高的特点。此外，在本实施例中，第一导电垫102a配置于半导体晶片102的其他侧，而不配置于焊接垫108所配置的该侧，如图3A所示，也就是说，本实施例的半导体晶片封装体20的第一焊接线110并不位于第一凹部102b内，而是配置于半导体晶片102上表面的焊接垫108上，本发明的半导体晶片封装体20的特殊结构将使其在打接第一焊接线110时，焊线载具不须深入将第一导电垫102a暴露出来的第一凹部102b内部，而是通过直接在半导体晶片102上表面的焊接垫108进行打接第一焊接线110的制程，因此避免了前述现有技术中必须具有一定的打线间距(wire-bondingarea)以让载具进入的问题；对于第二导电垫102c来说，第二凹部102d的形成可以适当的蚀刻方式，使第二凹部102d的侧壁与半导体晶片下表面DS之间夹有一θ角(如图3C所示)，θ角度实质上为55～65度使第二凹部102d侧边稍向两旁退开，以空出空间使焊线载具轻易进入第二凹部102d内部并在第二导电垫102d上打接第二焊接线114，据此，原本需要200～300微米的打线间距(即第二焊接线114与第二导电垫102c连接处和第二凹部102d侧壁之间的最近距离)缩小至实质上为50微米(如图3C所示的b)，而不致损失过多的半导体晶片102体积，因此，本发明的半导体晶片封装体20在一定截面积内可以保有更多半导体晶片102的体积，以作为内部布线设计的空间，这不仅增加了晶片功能设计上的弹性，亦使本实施例的半导体晶片封装体20更有多功能运作的能力。此外，本实施例的半导体晶片封装体20尚可视需求进一步包括间隔结构116以及保护盖118，以保护位于半导体晶片102下表面DS的第一导电垫102a或是其他线路元件，其中保护盖118的材质例如可为玻璃材质、金属材料、陶瓷材料、高分子材料、半导体材料、或前述的组合。在此实施例中，保护盖118通过间隔结构116而设置于半导体晶片102下方，使保护盖118、间隔结构116与半导体晶片102共同围绕出一密闭空间，在此实施例中，半导体晶片102的部分构件可于此密闭空间中运作，而间隔结构116的材质可包括玻璃材质、金属材料、陶瓷材料、高分子材料、半导体材料、或前述的组合，其可通过粘着层而固定于保护盖118及半导体晶片102之间。或者，间隔结构116本身可具有粘性，例如是具有粘性的高分子，可通过固化制程使具有粘性的高分子间隔结构116硬化，例如通过加热或照光等方式。
最后要强调的是，在半导体晶片尺寸微缩而执行功能却须增加的驱势下，通过本发明所揭示的晶片封装体的特殊结构，可有效缩减或免除现有技术中所必须具有的打线间距(wire-bonding area)，使得一定面积的半导体晶片封装体中，半导体晶片所保留的可供布线的晶片空间更大，进而使半导体晶片发挥更高的效能。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
1：半导体晶片封装体       2：半导体晶片
2a：输入/输出(I/O)导电垫  2b：凹部
4：焊接线                 10：晶片封装体
102：半导体晶片           102a：第一导电垫
102b：第一凹部            102c：第二导电垫
102d：第二凹部            104：绝缘层
106：重布局金属层         106a：重布局金属线路
108：焊接垫               110：第一焊接线
112：印刷电路板           114：第二焊接线
116：间隔结构             118：保护盖
120：第三焊接线           122：微机电结构
124：印刷电路板           126：晶片
128：焊球                 20：晶片封装体。

Claims (16)

1.一种晶片封装体，其特征在于，包括：
一半导体晶片，具有一上表面及下表面，该半导体晶片还具有设置于该下表面的至少一第一导电垫、以及对应于该下表面的该至少一第一导电垫而设置的至少一第一凹部，该第一凹部自该上表面朝该下表面延伸，以暴露出该第一导电垫；
一绝缘层，自该半导体晶片的该上表面朝该下表面延伸，部分的该绝缘层位于该第一凹部之中，其中该绝缘层具有至少一开口以暴露出该第一导电垫；
一重布局金属层，设置于该绝缘层上且具有对应该至少一第一导电垫的至少一重布局金属线路，该重布局金属线路通过该开口与该第一导电垫连接；以及
至少一焊接垫，配置于该绝缘层上且位于该半导体晶片的一侧，
其中，该至少一重布局金属线路延伸至该至少一焊接垫，使配置于该半导体晶片的该下表面的该第一导电垫电性连接于该侧的该焊接垫。
2.如权利要求1的晶片封装体，其特征在于，该第一导电垫配置于该半导体晶片的其他侧，而不配置于该焊接垫所配置的该侧。
3.如权利要求2的晶片封装体，其特征在于，进一步包括：
至少一第一焊接线，对应连接于该至少一焊接垫；以及
一印刷电路板，该第一焊接线由该焊接垫延伸至该印刷电路板而与该印刷电路板电性连接。
4.如权利要求2的晶片封装体，其特征在于，进一步包括：
至少一第三焊接线对应电性连接于该第一导电垫；
一微机电结构配置于该半导体晶片的该下表面的下方；以及
一印刷电路板，其中该第三焊接线由该第一导电垫延伸至该印刷电路板而与该印刷电路板电性连接。
5.如权利要求2的晶片封装体，其特征在于，进一步包括：
至少一第三焊接线对应电性连接于该第一导电垫；
至少一焊球对应电性连接于该焊接垫；
一晶片通过该焊球电性连接于该焊接垫；以及
一印刷电路板，其中该第三焊接线由该第一导电垫延伸至该印刷电路板而与该印刷电路板电性连接。
6.如权利要求1的晶片封装体，其特征在于，该半导体晶片进一步包括：
至少一第二导电垫于该下表面并配置于该半导体晶片的该侧；以及
至少一第二凹部对应该至少一第二导电垫设置，该第二凹部自该上表面朝该下表面延伸并暴露出该第二导电垫，且该绝缘层还具有暴露出该第二导电垫的至少一开口，
其中，该第二凹部的一侧壁与该下表面之间夹有一角度，该角度为55～65度。
7.如权利要求6的晶片封装体，其特征在于，进一步包括：
至少一第一焊接线，对应连接于该至少一焊接垫；
至少一第二焊接线，对应连接于该至少一第二导电垫；以及
一印刷电路板，该第一焊接线、第二焊接线分别由该焊接垫、该第二导电垫延伸至该印刷电路板而与该印刷电路板电性连接。
8.如权利要求7的晶片封装体，其特征在于，该第二焊接线与该第二导电垫的连接处和该第二凹部的该侧壁之间的最近距离为50微米。
9.如权利要求1的晶片封装体，其特征在于，进一步包括：
至少一间隔结构设置于该半导体晶片的下表面；以及
一保护盖，其中，该保护盖通过该间隔结构设置于该半导体晶片的下方。
10.一种晶片封装体的制造方法，其特征在于，包括：
形成一半导体晶片，该半导体晶片具有一上表面及下表面，该半导体晶片还具有至少一第一导电垫于该下表面以及至少一第一凹部自该上表面朝该下表面延伸，以暴露出该第一导电垫；
形成一绝缘层自该半导体晶片的该上表面朝该下表面延伸，部分的该绝缘层位于该第一凹部之中，其中该绝缘层具有至少一开口以暴露出该第一导电垫；
形成至少一重布局金属线路于该绝缘层上，该重布局金属线路通过该开口与该第一导电垫连接；以及
形成至少一焊接垫，配置于该绝缘层上且配置于该半导体晶片的一侧，
其中，该至少一重布局金属线路延伸至该至少一焊接垫，使配置于该半导体晶片的该下表面的该第一导电垫电性连接于该侧的该焊接垫。
11.如权利要求10的晶片封装体的制造方法，其特征在于，该第一导电垫形成于该半导体晶片的其他侧，而不形于该焊接垫所形成的该侧。
12.如权利要求11的晶片封装体的制造方法，其特征在于，进一步包括：
打线焊接至少一第一焊接线连接于该至少一焊接垫；以及
配置一印刷电路板，其中，该第一焊接线由该焊接垫延伸至该印刷电路板而与该印刷电路板电性连接。
13.如权利要求10的晶片封装体的制造方法，其特征在于，形成该半导体晶片的步骤中，该半导体晶片进一步包括：
至少一第二导电垫于该下表面并配置于该半导体晶片的该侧；以及
至少一第二凹部自该半导体晶片的该上表面朝该下表面延伸以暴露出该第二导电垫，且该绝缘层还具有暴露出该第二导电垫的至少一开口，
其中，该第二凹部的一侧壁与该下表面之间夹有一角度，该角度为55～65度。
14.如权利要求13的晶片封装体的制造方法，其特征在于，进一步包括：
打线焊接至少一第一焊接线连接于该至少一焊接垫；
打线焊接至少一第二焊接线连接于该至少一第二导电垫；以及
配置一印刷电路板，其中，该第一焊接线、第二焊接线分别由该焊接垫、该第二导电垫延伸至该印刷电路板而与该印刷电路板电性连接。
15.如权利要求14的晶片封装体的制造方法，其特征在于，该第二焊接线与该第二导电垫的连接处和该第二凹部的该侧壁之间的最近距离为50微米。
16.如权利要求10的晶片封装体的制造方法，其特征在于，进一步包括：
形成至少一间隔结构设置于该半导体晶片的下表面；以及
配置一保护盖，其中，该保护盖通过该间隔结构设置于该半导体晶片的下方。
CN201410158301.7A 2013-04-19 2014-04-18 晶片封装体及其制造方法 Active CN104112717B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201361813855P 2013-04-19 2013-04-19
US61/813,855 2013-04-19

Publications (2)

Publication Number Publication Date
CN104112717A true CN104112717A (zh) 2014-10-22
CN104112717B CN104112717B (zh) 2017-04-26

Family

ID=51709457

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410158301.7A Active CN104112717B (zh) 2013-04-19 2014-04-18 晶片封装体及其制造方法

Country Status (3)

Country Link
US (1) US9406590B2 (zh)
CN (1) CN104112717B (zh)
TW (1) TWI607534B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105702658A (zh) * 2014-11-12 2016-06-22 矽品精密工业股份有限公司 半导体封装件及其制法
CN107658232A (zh) * 2016-07-25 2018-02-02 美光科技公司 导电垫形成方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI582677B (zh) 2014-12-15 2017-05-11 精材科技股份有限公司 晶片封裝體及其製造方法
US9679873B2 (en) * 2015-06-18 2017-06-13 Qualcomm Incorporated Low profile integrated circuit (IC) package comprising a plurality of dies
US10461239B2 (en) * 2016-12-06 2019-10-29 Interdisciplinary Consulting Corp. Microscale sensor structure with backside contacts and packaging of the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040141421A1 (en) * 2003-01-22 2004-07-22 Ching-Hsiang Cheng Electrical through wafer interconnects
US20080099900A1 (en) * 2006-10-31 2008-05-01 Tessera Technologies Hungary Kft. Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
US20110169139A1 (en) * 2010-01-13 2011-07-14 Chia-Sheng Lin Chip package and fabrication method thereof
CN102270618A (zh) * 2010-06-07 2011-12-07 精材科技股份有限公司 晶片封装体

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3918936B2 (ja) * 2003-03-13 2007-05-23 セイコーエプソン株式会社 電子装置及びその製造方法、回路基板並びに電子機器
TWI233172B (en) * 2003-04-02 2005-05-21 Siliconware Precision Industries Co Ltd Non-leaded semiconductor package and method of fabricating the same
DE10356885B4 (de) * 2003-12-03 2005-11-03 Schott Ag Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement
DE102005037321B4 (de) * 2005-08-04 2013-08-01 Infineon Technologies Ag Verfahren zur Herstellung von Halbleiterbauteilen mit Leiterbahnen zwischen Halbleiterchips und einem Schaltungsträger
US7553752B2 (en) * 2007-06-20 2009-06-30 Stats Chippac, Ltd. Method of making a wafer level integration package

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040141421A1 (en) * 2003-01-22 2004-07-22 Ching-Hsiang Cheng Electrical through wafer interconnects
US20080099900A1 (en) * 2006-10-31 2008-05-01 Tessera Technologies Hungary Kft. Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
US20110169139A1 (en) * 2010-01-13 2011-07-14 Chia-Sheng Lin Chip package and fabrication method thereof
CN102270618A (zh) * 2010-06-07 2011-12-07 精材科技股份有限公司 晶片封装体

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105702658A (zh) * 2014-11-12 2016-06-22 矽品精密工业股份有限公司 半导体封装件及其制法
CN107658232A (zh) * 2016-07-25 2018-02-02 美光科技公司 导电垫形成方法

Also Published As

Publication number Publication date
US20140312478A1 (en) 2014-10-23
TWI607534B (zh) 2017-12-01
US9406590B2 (en) 2016-08-02
CN104112717B (zh) 2017-04-26
TW201442175A (zh) 2014-11-01

Similar Documents

Publication Publication Date Title
US7808060B2 (en) MEMS microphone module and method thereof
TWI541968B (zh) 晶片封裝體
CN104347536B (zh) 晶片封装体及其制造方法
JP5790682B2 (ja) モジュールおよびその製造方法
CN104425452A (zh) 电子元件封装体及其制造方法
TWI569402B (zh) 晶片封裝體
CN104112717A (zh) 晶片封装体及其制造方法
CN105047619B (zh) 晶片堆叠封装体及其制造方法
CN105097744A (zh) 晶片封装体及其制造方法
TWI732228B (zh) 麥克風封裝結構
EP3104410B1 (en) Multi-chip module, on-board computer, sensor interface substrate, and multi-chip module manufacturing method
CN104835793A (zh) 晶片封装体及其制造方法
CN104422553A (zh) 微机械传感器装置及相应的制造方法
JP7408764B2 (ja) Ｍｅｍｓ素子およびｍｅｍｓモジュール
CN104979426A (zh) 晶片封装体的制造方法
CN105374778A (zh) 晶片封装体及其制造方法
CN104900616A (zh) 晶片封装体及其制造方法
CN104051359A (zh) 晶片封装体及其形成方法
CN104835792B (zh) 晶片封装体及其制造方法
JP2005109486A (ja) マルチチップモジュールの製造方法及びマルチチップモジュール
CN104347560B (zh) 晶片封装体及其制造方法
CN104253100A (zh) 晶片封装体
CN105097790B (zh) 晶片封装体及其制造方法
TWI548048B (zh) 晶片封裝體及其製造方法
TWI434440B (zh) 晶片封裝體及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant