JP2010171311A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2010171311A JP2010171311A JP2009014065A JP2009014065A JP2010171311A JP 2010171311 A JP2010171311 A JP 2010171311A JP 2009014065 A JP2009014065 A JP 2009014065A JP 2009014065 A JP2009014065 A JP 2009014065A JP 2010171311 A JP2010171311 A JP 2010171311A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor device
- substrate
- semiconductor
- positioning
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
- H01L2224/24146—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
- H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】 ベアチップ等からなる半導体構成体の半導体ウエハ等からなる基板上への配置に際し、高精度の位置決めが要求されないようにする。
【解決手段】 まず、2×2=4個の半導体構成体を形成するための領域を示す半導体ウエハ31上に樹脂からなる平面正方形で枠状の位置決め膜8を形成する。この場合、位置決め膜8の中央部には平面正方形状の開口部9が形成されている。次に、位置決め膜8の口部9内の半導体ウエハ31上に平面正方形状の半導体構成体11を位置決めすることなくただ単に配置する。次に、半導体ウエハ31を微傾斜させ、あるいは半導体ウエハ31に微振動を与えることにより、半導体構成体11の相隣接する二辺を位置決め膜8の開口部9の内壁面の相隣接する二辺に当接させて位置決めする。これにより、半導体構成体11の半導体ウエハ31上への配置に際し、高精度の位置決めが要求されないようにすることができる。
【選択図】 図7
【解決手段】 まず、2×2=4個の半導体構成体を形成するための領域を示す半導体ウエハ31上に樹脂からなる平面正方形で枠状の位置決め膜8を形成する。この場合、位置決め膜8の中央部には平面正方形状の開口部9が形成されている。次に、位置決め膜8の口部9内の半導体ウエハ31上に平面正方形状の半導体構成体11を位置決めすることなくただ単に配置する。次に、半導体ウエハ31を微傾斜させ、あるいは半導体ウエハ31に微振動を与えることにより、半導体構成体11の相隣接する二辺を位置決め膜8の開口部9の内壁面の相隣接する二辺に当接させて位置決めする。これにより、半導体構成体11の半導体ウエハ31上への配置に際し、高精度の位置決めが要求されないようにすることができる。
【選択図】 図7
Description
この発明は半導体装置およびその製造方法に関する。
従来の半導体装置には、シリコン基板および該シリコン基板上に設けられた複数の柱状電極を有する半導体構成体を基板の上面にDAF(ダイアタッチメントフィルム)と呼ばれる接着剤層を介して接着し、半導体構成体の周囲における基板の上面に絶縁層を設け、半導体構成体および絶縁層の上面に上層絶縁膜を設け、上層絶縁膜の上面に上層配線を設け、上層配線の接続パッド部を除く部分を最上層絶縁膜で覆い、上層配線の接続パッド部上面に半田ボールを設けたものがある(例えば、特許文献1参照)。この場合、上層配線の一端部は、上層絶縁膜に設けられた開口部を介して半導体構成体の柱状電極に接続されている。
ところで、上記従来の半導体装置では、半導体構成体をその下面に予め設けられたDAFと呼ばれる接着剤層を介して基板の上面に接着する際に、高精度の位置決めが要求される。すなわち、半導体構成体の柱状電極の位置とその上に形成された上層絶縁膜にフォトリソグラフィ法により形成される開口部の位置とにずれが生じると、上層配線の一端部を半導体構成体の柱状電極に接続することができなくなってしまうため、半導体構成体の基板上への配置に際し、高精度の位置決めが要求される。この結果、高精度のプレイスメント装置やボンダーが必要になるという問題がある。また、DAFと呼ばれる接着剤層の厚さの分だけ、半導体装置が厚くなってしまうという問題もある。
そこで、この発明は、半導体構成体の基板上への配置に際し、高精度の位置決めが要求されることがなく、且つ、薄型化することができる半導体装置およびその製造方法を提供することを目的とする。
請求項1に記載の発明に係る半導体装置は、基板と、前記基板上に設けられ、方形状の開口部を有する位置決め膜と、前記位置決め膜の開口部内の前記基板上に、相隣接する二辺を前記位置決め膜の開口部の内壁面の相隣接する二辺に当接された状態で、設けられ、上面に複数の接続用電極を有する方形状の半導体構成体と、前記半導体構成体の残りの二辺と前記位置決め膜の開口部の内壁面の残りの二辺との間に形成された隙間内に設けられた仮固定膜と、前記半導体構成体、前記位置決め膜および前記仮固定膜上に設けられた絶縁膜とを備えていることを特徴とするものである。
請求項2に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記基板は、上面に集積回路および該集積回路に接続された複数の接続パッドを有する半導体基板からなることを特徴とするものである。
請求項3に記載の発明に係る半導体装置は、請求項2に記載の発明において、前記絶縁膜上に配線が前記半導体基板の接続パッドおよび前記半導体構成体の接続用電極に接続されて設けられていることを特徴とするものである。
請求項4に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記半導体構成体は、半導体基板上に前記接続用電極としての接続パッドを有するものからなることを特徴とするものである。
請求項5に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記半導体構成体は、半導体基板上に配線を有するものからなり、前記接続用電極は当該配線の接続パッド部であることを特徴とするものである。
請求項6に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記基板はシリコン基板からなり、該シリコン基板と前記半導体構成体との間に遮光膜が設けられていることを特徴とするものである。
請求項7に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記基板はシリコン基板からなり、該シリコン基板と前記半導体構成体との間に伝熱膜が設けられ、前記シリコン基板の下面に放熱膜が前記伝熱膜に接続されて設けられていることを特徴とするものである。
請求項8に記載の発明に係る半導体装置は、請求項7に記載の発明において、前記基板は、前記伝熱膜の周囲における上面に集積回路および該集積回路に接続された複数の接続パッドを有する半導体基板からなることを特徴とするものである。
請求項9に記載の発明に係る半導体装置は、請求項8に記載の発明において、前記絶縁膜上に配線が前記半導体基板の接続パッドおよび前記半導体構成体の接続用電極に接続されて設けられていることを特徴とするものである。
請求項10に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記半導体構成体、前記位置決め膜、前記仮固定膜、前記絶縁膜および前記配線は層間絶縁膜を介して複数層積層されていることを特徴とするものである。
請求項11に記載の発明に係る半導体装置は、請求項10に記載の発明において、上側の前記配線は下側の前記配線に接続されていることを特徴とするものである。
請求項12に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記位置決め膜の開口部の周囲における前記位置決め膜に別の方形状の開口部が設けられ、前記位置決め膜の別の開口部内の前記基板上に方形状の電子部品がその相隣接する二辺を前記位置決め膜の別の開口部の内壁面の相隣接する二辺に当接された状態で設けられ、前記電子部品の残りの二辺と前記位置決め膜の別の開口部の内壁面の残りの二辺との間に形成された隙間内に別の仮固定膜が設けられ、前記電子部品および前記別の仮固定膜は前記絶縁膜で覆われていることを特徴とするものである。
請求項13に記載の発明に係る半導体装置は、請求項3または9に記載の発明において、前記配線の接続パッド部上に柱状電極が設けられていることを特徴とするものである。
請求項14に記載の発明に係る半導体装置は、請求項13に記載の発明において、前記柱状電極の周囲に封止膜が設けられていることを特徴とするものである。
請求項15に記載の発明に係る半導体装置は、請求項14に記載の発明において、前記柱状電極上に半田ボールが設けられていることを特徴とするものである。
請求項16に記載の発明に係る半導体装置の製造方法は、基板上に方形状の複数の開口部を有する位置決め膜を形成する工程と、前記位置決め膜の開口部内の前記基板上に、上面に複数の接続用電極を有する方形状の半導体構成体をただ単に配置する工程と、ただ単に配置された前記半導体構成体の相隣接する二辺を前記位置決め膜の開口部の内壁面の相隣接する二辺に当接させて位置決めする工程と、前記半導体構成体の残りの二辺と前記位置決め膜の開口部の内壁面の残りの二辺との間に形成された隙間内に仮固定膜を形成する工程と、前記半導体構成体、前記位置決め膜および前記仮固定膜上に絶縁膜を形成する工程と、を有することを特徴とするものである。
請求項17に記載の発明に係る半導体装置の製造方法は、請求項16に記載の発明において、ただ単に配置された前記半導体構成体の相隣接する二辺を前記位置決め膜の開口部の内壁面の相隣接する二辺に当接させて位置決めする工程は、前記基板を微傾斜させ、あるいは前記基板に微振動を与える工程であることを特徴とするものである。
請求項18に記載の発明に係る半導体装置の製造方法は、請求項16に記載の発明において、前記絶縁膜上に配線を前記半導体構成体の接続用電極に接続させて形成する工程を有することを特徴とするものである。
請求項19に記載の発明に係る半導体装置の製造方法は、請求項18に記載の発明において、前記配線の接続パッド部上に柱状電極を形成する工程を有することを特徴とするものである。
請求項20に記載の発明に係る半導体装置の製造方法は、請求項19に記載の発明において、前記柱状電極の周囲を覆う封止膜を形成する工程を有することを特徴とするものである。
請求項21に記載の発明に係る半導体装置の製造方法は、請求項20に記載の発明において、前記柱状電極上に半田ボールを形成する工程を有することを特徴とするものである。
請求項2に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記基板は、上面に集積回路および該集積回路に接続された複数の接続パッドを有する半導体基板からなることを特徴とするものである。
請求項3に記載の発明に係る半導体装置は、請求項2に記載の発明において、前記絶縁膜上に配線が前記半導体基板の接続パッドおよび前記半導体構成体の接続用電極に接続されて設けられていることを特徴とするものである。
請求項4に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記半導体構成体は、半導体基板上に前記接続用電極としての接続パッドを有するものからなることを特徴とするものである。
請求項5に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記半導体構成体は、半導体基板上に配線を有するものからなり、前記接続用電極は当該配線の接続パッド部であることを特徴とするものである。
請求項6に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記基板はシリコン基板からなり、該シリコン基板と前記半導体構成体との間に遮光膜が設けられていることを特徴とするものである。
請求項7に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記基板はシリコン基板からなり、該シリコン基板と前記半導体構成体との間に伝熱膜が設けられ、前記シリコン基板の下面に放熱膜が前記伝熱膜に接続されて設けられていることを特徴とするものである。
請求項8に記載の発明に係る半導体装置は、請求項7に記載の発明において、前記基板は、前記伝熱膜の周囲における上面に集積回路および該集積回路に接続された複数の接続パッドを有する半導体基板からなることを特徴とするものである。
請求項9に記載の発明に係る半導体装置は、請求項8に記載の発明において、前記絶縁膜上に配線が前記半導体基板の接続パッドおよび前記半導体構成体の接続用電極に接続されて設けられていることを特徴とするものである。
請求項10に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記半導体構成体、前記位置決め膜、前記仮固定膜、前記絶縁膜および前記配線は層間絶縁膜を介して複数層積層されていることを特徴とするものである。
請求項11に記載の発明に係る半導体装置は、請求項10に記載の発明において、上側の前記配線は下側の前記配線に接続されていることを特徴とするものである。
請求項12に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記位置決め膜の開口部の周囲における前記位置決め膜に別の方形状の開口部が設けられ、前記位置決め膜の別の開口部内の前記基板上に方形状の電子部品がその相隣接する二辺を前記位置決め膜の別の開口部の内壁面の相隣接する二辺に当接された状態で設けられ、前記電子部品の残りの二辺と前記位置決め膜の別の開口部の内壁面の残りの二辺との間に形成された隙間内に別の仮固定膜が設けられ、前記電子部品および前記別の仮固定膜は前記絶縁膜で覆われていることを特徴とするものである。
請求項13に記載の発明に係る半導体装置は、請求項3または9に記載の発明において、前記配線の接続パッド部上に柱状電極が設けられていることを特徴とするものである。
請求項14に記載の発明に係る半導体装置は、請求項13に記載の発明において、前記柱状電極の周囲に封止膜が設けられていることを特徴とするものである。
請求項15に記載の発明に係る半導体装置は、請求項14に記載の発明において、前記柱状電極上に半田ボールが設けられていることを特徴とするものである。
請求項16に記載の発明に係る半導体装置の製造方法は、基板上に方形状の複数の開口部を有する位置決め膜を形成する工程と、前記位置決め膜の開口部内の前記基板上に、上面に複数の接続用電極を有する方形状の半導体構成体をただ単に配置する工程と、ただ単に配置された前記半導体構成体の相隣接する二辺を前記位置決め膜の開口部の内壁面の相隣接する二辺に当接させて位置決めする工程と、前記半導体構成体の残りの二辺と前記位置決め膜の開口部の内壁面の残りの二辺との間に形成された隙間内に仮固定膜を形成する工程と、前記半導体構成体、前記位置決め膜および前記仮固定膜上に絶縁膜を形成する工程と、を有することを特徴とするものである。
請求項17に記載の発明に係る半導体装置の製造方法は、請求項16に記載の発明において、ただ単に配置された前記半導体構成体の相隣接する二辺を前記位置決め膜の開口部の内壁面の相隣接する二辺に当接させて位置決めする工程は、前記基板を微傾斜させ、あるいは前記基板に微振動を与える工程であることを特徴とするものである。
請求項18に記載の発明に係る半導体装置の製造方法は、請求項16に記載の発明において、前記絶縁膜上に配線を前記半導体構成体の接続用電極に接続させて形成する工程を有することを特徴とするものである。
請求項19に記載の発明に係る半導体装置の製造方法は、請求項18に記載の発明において、前記配線の接続パッド部上に柱状電極を形成する工程を有することを特徴とするものである。
請求項20に記載の発明に係る半導体装置の製造方法は、請求項19に記載の発明において、前記柱状電極の周囲を覆う封止膜を形成する工程を有することを特徴とするものである。
請求項21に記載の発明に係る半導体装置の製造方法は、請求項20に記載の発明において、前記柱状電極上に半田ボールを形成する工程を有することを特徴とするものである。
この発明によれば、位置決め膜の開口部内の基板上に半導体構成体をただ単に配置し、この後このただ単に配置された半導体構成体の相隣接する二辺を位置決め膜の開口部の内壁面の相隣接する二辺に当接させて位置決めしているので、半導体構成体の基板上への配置に際し、高精度の位置決めが要求されることがなく、またDAFと呼ばれる接着剤層を用いていないので、その分、薄型化することができる。
(第1実施形態)
図1はこの発明の第1実施形態としての半導体装置の断面図を示し、図2は図1のII−II線に沿う横断平面図を示す。この半導体装置は、一般的にはCSPと呼ばれるものであり、平面正方形状(または平面長方形状)のシリコン基板(半導体基板)1を備えている。シリコン基板1の上面には所定の機能の集積回路2が設けられている。集積回路2は、詳細には図示していないが、特に、トランジスタ、ダイオード、抵抗、コンデンサ等の素子によって構成されている。シリコン基板1の上面周辺部にはアルミニウム系金属等からなる複数の接続パッド3が集積回路2に接続されて設けられている。
図1はこの発明の第1実施形態としての半導体装置の断面図を示し、図2は図1のII−II線に沿う横断平面図を示す。この半導体装置は、一般的にはCSPと呼ばれるものであり、平面正方形状(または平面長方形状)のシリコン基板(半導体基板)1を備えている。シリコン基板1の上面には所定の機能の集積回路2が設けられている。集積回路2は、詳細には図示していないが、特に、トランジスタ、ダイオード、抵抗、コンデンサ等の素子によって構成されている。シリコン基板1の上面周辺部にはアルミニウム系金属等からなる複数の接続パッド3が集積回路2に接続されて設けられている。
接続パッド3の中央部を除くシリコン基板1の上面には窒化シリコン等からなるパッシベーション膜4が設けられ、接続パッド3の中央部はパッシベーション膜4に設けられた開口部5を介して露出されている。パッシベーション膜4の上面にはポリイミド系樹脂等からなる第1の保護膜6が設けられている。パッシベーション膜4の開口部5に対応する部分における第1の保護膜6には開口部7が設けられている。
第1の保護膜6の周辺部を除く上面にはポリイミド系樹脂等からなる平面正方形状(または平面長方形状)で枠状の位置決め膜8が設けられている。この場合、位置決め膜8の中央部には平面正方形状(または平面長方形状)の開口部9が設けられている。また、第1の保護膜6の開口部7に対応する部分における位置決め膜8には開口部10が設けられている。
位置決め膜8の開口部9内における第1の保護膜6の上面には平面正方形状(または平面長方形状)の半導体構成体11が設けられている。この場合、半導体構成体11は、ベアチップからなり、平面正方形状(または平面長方形状)のシリコン基板(半導体基板)12を備えている。シリコン基板12の上面には所定の機能の集積回路、特に、トランジスタ、ダイオード、抵抗、コンデンサ等の素子(図示せず)が形成され、上面周辺部にはアルミニウム系金属等からなる複数の接続パッド(接続用電極)13が当該集積回路に接続されて設けられている。接続パッド13の中央部を除くシリコン基板12の上面には窒化シリコン等からなるパッシベーション膜14が設けられ、接続パッド13の中央部はパッシベーション膜14に設けられた開口部15を介して露出されている。
ここで、位置決め膜8の開口部9のサイズは半導体構成体11のサイズよりも縦横ともにある程度例えば50〜200μm大きくなっている。そして、図2に示すように、半導体構成体11の上辺および右辺(相隣接する二辺)は位置決め膜8の開口部9の内壁面の上辺および右辺に当接されている。したがって、この状態では、半導体構成体11の左辺および下辺(残りの二辺)と位置決め膜8の開口部9の内壁面の左辺および下辺との間には平面L字形状の隙間16が形成されている。この隙間16内にはポリイミド系樹脂等からなる仮固定膜17が設けられている。この場合、仮固定膜17は位置決め膜8と同一の材料によって形成するのが好ましい。
また、図1では、位置決め膜8の厚さは半導体構成体11の厚さよりも薄くなるように図示しているが、これに限らず、半導体構成体11の厚さと同じかそれよりも厚くなるようにしてもよい。例えば、半導体構成体11の厚さは20〜300μm、位置決め膜8の厚さは10〜200μmである。特に、半導体装置の薄型化のため、半導体構成体11の厚さは100μm以下が好ましい。一例として、半導体構成体11の厚さは80μm、位置決め膜8の厚さは30〜50μmである。また、仮固定膜17の厚さは位置決め膜8の厚さよりも薄くなるように図示しているが、これに限らず、位置決め膜8の厚さと同じかそれよりも厚くなるようにしてもよい。
半導体構成体11、位置決め膜8および仮固定膜17の上面にはポリイミド系樹脂等からなる第2の保護膜(絶縁膜)18が設けられている。位置決め膜8の開口部10に対応する部分における第2の保護膜18には開口部19が設けられている。また、半導体構成体11のパッシベーション膜14の開口部15に対応する部分における第2の保護膜18には開口部20が設けられている。
第2の保護膜18の上面には配線21が設けられている。配線21は、第2の保護膜18の上面に設けられた銅を含む金属からなる下地金属層22と、下地金属層22の上面に設けられた銅からなる上部金属層23との2層構造となっている。配線21は、パッシベーション膜4、第1の保護膜6、位置決め膜8および第2の保護膜18の開口部5、7、10、19を介して接続パッド3に接続されている。また、配線21は、半導体構成体11のパッシベーション膜14および第2の保護膜18の開口部15、20を介して半導体構成体11の接続パッド13に接続されている。
配線21の接続パッド部上面には銅からなる柱状電極24が設けられている。配線21を含む第2の保護膜18の上面にはエポキシ系樹脂等からなる封止膜25が設けられている。柱状電極24は、その上面が封止膜25の上面と面一乃至数μm低くなるように設けられている。柱状電極24の上面には半田ボール26が設けられている。
次に、この半導体装置の製造方法の一例について説明する。まず、図3および図4に示すものを準備する。この場合、図3はウエハ状態のシリコン基板(以下、半導体ウエハ31という)の一部つまり2×2=4個の半導体装置を形成するための領域の平面図を示し、図4は図3のIV−IV線に沿う部分の断面図を示す。なお、図3および図4において、符号32で示す領域はダイシングストリートに対応する領域である。
この準備したものでは、半導体ウエハ31上に所定の機能の集積回路2、接続パッド3、パッシベーション膜4および第1の保護膜6が形成され、接続パッド3の中央部がパッシベーション膜4および第1の保護膜6に形成された開口部5、7を介して露出されている。
次に、図5および図6に示すように、第1の保護膜6の上面に、ポリイミド系樹脂等をスピンコート法等により塗布し、フォトリソグラフィ法によりパターニングすることにより、平面正方形状で枠状の位置決め膜8を形成する。この状態では、位置決め膜8の中央部には平面正方形状の開口部9が形成されている。この場合、位置決め膜8の開口部9のサイズは、図1および図2に示す半導体構成体11のサイズよりも縦横ともにある程度例えば50〜200μm大きくなっている。また、第1の保護膜6の開口部7に対応する部分における位置決め膜8には開口部10が形成されている。さらに、ダイシングストリート32およびその両側に対応する部分におけるにおける位置決め膜8には溝33が形成されている。
次に、図7および図8に示すように、位置決め膜8の開口部9内に半導体構成体11を位置決めすることなくただ単に配置する。この場合、半導体構成体11は、平面正方形状のシリコン基板12上に所定の機能の集積回路(図示せず)、接続パッド13およびパッシベーション膜14が形成され、接続パッド13の中央部がパッシベーション膜14に形成された開口部15を介して露出された構造となっている。
この状態では、位置決め膜8の開口部9内に半導体構成体11を位置決めすることなくただ単に配置するため、位置決め膜8の開口部9内に配置された半導体構成体11の位置はバラバラである。この場合、位置決め膜8の開口部9内に半導体構成体11を位置決めすることなくただ単に配置すればよいので、半導体構成体11の第1の保護膜6上への配置に際し、高精度の位置決めが要求されることがなく、高精度のプレイスメント装置やボンダーは必要とせず、比較的安価なチップ配置装置での対応が可能である。
次に、半導体ウエハ31を所定の方向に(例えば、図7において右上が下となるように)微傾斜させ、あるいは半導体ウエハ31に微振動を与えることにより、図9および図10に示すように、すべての半導体構成体11の上辺および右辺を位置決め膜8の開口部9の内壁面の上辺および右辺に当接させ、すべての半導体構成体11の位置を予め設定された所期位置となるように一度に位置決めする。この状態では、半導体構成体11の左辺および下辺と位置決め膜8の開口部9の内壁面の左辺および下辺との間には平面L字形状の隙間16が形成されている。
次に、図11および図12に示すように、すべての半導体構成体11の位置を予め設定された所期位置に位置決めした状態を維持したままで、隙間16内に、ポリイミド系樹脂等をインクジェット法、ディスペンサ法、印刷法、スプレー塗布法等により塗布し、プリベークを行うことにより、仮固定膜17を形成する。この状態では、仮固定膜17の形成により、半導体構成体11は予め設定された所期位置に仮固定される。
次に、図13に示すように、半導体構成体11、位置決め膜8および仮固定膜17の上面に、ポリイミド系樹脂等をスピンコート法等により塗布し、フォトリソグラフィ法によりパターニングすることにより、第2の保護膜18を形成する。この状態では、接続パッド3の中央部は、パッシベーション膜4、第1の保護膜6、位置決め膜8および第2の保護膜18に形成された開口部5、7、10、19を介して露出されている。また、半導体構成体11の接続パッド13は、パッシベーション膜14および第2の保護膜18に形成された開口部15、20を介して露出されている。また、ダイシングストリート32およびその両側に対応する部分における第1の保護膜6の上面は、位置決め膜8および第2の保護膜18に形成された溝33を介して露出されている。
さらに、半導体構成体11は、その上に形成された第2の保護膜18により覆われることにより、予め設定された所期位置に本固定される。この場合、半導体構成体11は、半導体構成体11と同一の平面に形成された仮固定膜17により仮固定され、半導体構成体11上に形成された第2の保護膜18により本固定されるため、DAFと呼ばれる接着剤層を用いる必要がなく、当該接着剤層の厚さの分だけ、半導体装置を薄型化することができる。
次に、図14に示すように、開口部5、7、10、19を介して露出された接続パッド3の上面、開口部15、20を介して露出された半導体構成体11の接続パッド13の上面および溝33を介して露出された第1の保護膜6の上面を含む第2の保護膜18の上面全体に下地金属層22を形成する。この場合、下地金属層22は、無電解メッキにより形成された銅層のみであってもよく、またスパッタにより形成された銅層のみであってもよく、さらにスパッタにより形成されたチタン等の薄膜層上にスパッタにより銅層を形成したものであってもよい。
次に、下地金属層22の上面にメッキレジスト膜34をパターン形成する。この場合、上部金属層23形成領域に対応する部分におけるメッキレジスト膜34には開口部35が形成されている。次に、下地金属層22をメッキ電流路とした銅の電解メッキを行なうことにより、メッキレジスト膜34の開口部35内の下地金属層22の上面に上部金属層23を形成する。次に、メッキレジスト膜34を剥離する。
次に、図15に示すように、上部金属層23を含む下地金属層22の上面にメッキレジスト膜36をパターン形成する。この場合、上部金属層23の接続パッド部つまり柱状電極24形成領域に対応する部分におけるメッキレジスト膜36には開口部37が形成されている。次に、下地金属層22をメッキ電流路とした銅の電解メッキを行なうことにより、メッキレジスト膜36の開口部37内の上部金属層23の接続パッド部上面に柱状電極24を形成する。
次に、メッキレジスト膜36を剥離し、次いで、上部金属層23をマスクとして下地金属層22の不要な部分をウェットエッチングして除去すると、図16に示すように、上部金属層23下にのみ下地金属層22が残存される。この状態では、上部金属層23およびその下に残存された下地金属層22により、配線21が形成されている。また、配線21は、開口部5、7、10、19を介して接続パッド3に接続され、且つ、開口部15、20を介して半導体構成体11の接続パッド13に接続されている。
次に、図17に示すように、配線21および柱状電極24を含む第2の保護膜18の上面および溝33を介して露出された第1の保護膜6の上面に、スクリーン印刷法、スピンコート法等により、エポキシ系樹脂からなる封止膜25をその厚さが柱状電極24の高さよりも厚くなるように形成する。したがって、この状態では、柱状電極24の上面は封止膜25によって覆われている。
次に、封止膜25の上面側を適宜に研削し、図18に示すように、柱状電極24の上面を露出させ、且つ、この露出された柱状電極24の上面を含む封止膜25の上面を平坦化する。次に、柱状電極24の上面にバリや酸化膜が形成されている場合には、柱状電極24の上面を数μmエッチングして、これらを除去する。
次に、図19に示すように、柱状電極24の上面に半田ボール26を形成する。次に、図20に示すように、封止膜25、第1の保護膜6、パッシベーション膜4および半導体ウエハ31を溝33内の中央部のダイシングストリート32に沿って切断すると、図1および図2に示す半導体装置が複数個得られる。なお、封止膜25を形成した後で半田ボール26を形成する前にあるいは半田ボール26を形成した後、半導体ウエハ31の下面側を研削し、半導体ウエハ31の厚さを薄くするようにしてもよい。
ところで、半導体構成体11の接続パッド13の数が増大し、そのサイズが微細化した場合には、図9および図10に示すように、半導体構成体11の上辺および右辺を位置決め膜8の開口部9の内壁面の上辺および右辺に当接させ、半導体構成体11の位置を予め設定された所期位置となるように位置決めするだけでは、半導体構成体11の接続パッド13の位置とその上に形成された第2の保護膜18にフォトリソグラフィ法により形成される開口部20の位置とに比較的大きなずれが生じた場合には、配線21を半導体構成体11の接続パッド13に接続することができなくなってしまうおそれがある。
そこで、次に、半導体構成体11の位置とその上に形成された第2の保護膜18にフォトリソグラフィ法により形成される開口部20の位置とに比較的大きなずれが生じた場合でも、上層配線21を半導体構成体11の接続パッド13に確実に接続することができる実施形態について説明する。
(第2実施形態)
図21はこの発明の第2実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と大きく異なる点は、半導体構成体11を次に述べるような構造とした点である。すなわち、パッシベーション膜14の上面にはポリイミド系樹脂等からなる保護膜41が設けられている。パッシベーション膜14の開口部15に対応する部分における保護膜41には開口部42が設けられている。
図21はこの発明の第2実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と大きく異なる点は、半導体構成体11を次に述べるような構造とした点である。すなわち、パッシベーション膜14の上面にはポリイミド系樹脂等からなる保護膜41が設けられている。パッシベーション膜14の開口部15に対応する部分における保護膜41には開口部42が設けられている。
保護膜41の上面には配線43が設けられている。配線43は、保護膜41の上面に設けられた銅を含む金属からなる下地金属層44と、下地金属層44の上面に設けられた銅からなる上部金属層45との2層構造となっている。配線21の一端部は、パッシベーション膜14および保護膜41の開口部15、42を介して接続パッド13に接続されている。
そして、配線21の所定の箇所は、第2の保護膜18の開口部20を介して半導体構成体11の配線43の接続パッド部(接続用電極)43aに接続されている。この場合、半導体構成体11の配線43の接続パッド部43aのサイズは第2の保護膜18の開口部20のサイズよりもかなり大きくなっている。したがって、半導体構成体11の配線43の接続パッド部43aの位置とその上に形成された第2の保護膜18にフォトリソグラフィ法により形成される開口部20の位置とに比較的大きなずれが生じた場合でも、配線21を半導体構成体11の配線43の接続パッド部43aに確実に接続することができ、ひいては半導体構成体11の接続パッド13に確実に接続することができる。
(第3実施形態)
図22はこの発明の第3実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と大きく異なる点は、集積回路2および接続パッド3を有するシリコン基板1の代わりに、集積回路2および接続パッド3を有しない単なるシリコン基板51を用い、このシリコン基板51と半導体構成体11のシリコン基板12との間に遮光膜52を設けた点である。
図22はこの発明の第3実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と大きく異なる点は、集積回路2および接続パッド3を有するシリコン基板1の代わりに、集積回路2および接続パッド3を有しない単なるシリコン基板51を用い、このシリコン基板51と半導体構成体11のシリコン基板12との間に遮光膜52を設けた点である。
この場合、単なるシリコン基板51の上面中央部には遮光膜52が設けられている。遮光膜52は、スパッタ法等により形成された、クロム等の金属膜、クロム酸化膜等の金属酸化膜、ニッケル−モリブデン系合金等の合金膜、それらの多層金属膜等によって形成されている。遮光膜52の上面周辺部およびその周囲におけるシリコン基板51の上面には位置決め膜8が設けられている。位置決め膜8の開口部9内の遮光膜52の上面には半導体構成体11および仮固定膜17が設けられている。
このように、この半導体装置では、単なるシリコン基板51と半導体構成体11のシリコン基板12との間に遮光膜52を設けているので、薄型化に伴い、半導体構成体11のシリコン基板12の厚さが20μm程度、シリコン基板51の厚さが50μm程度と薄くなっても、シリコン基板51の下面側からの光の透過による半導体構成体11の集積回路(図示せず)の誤動作を防止することができる。
なお、遮光膜52をシリコン基板51の下面に設けることも考えられるが、遮光膜52が傷等の影響を受けやすくなり、またシリコン基板51の下面にレーザー加工により識別番号を入れる場合には、好ましくない。また、シリコン基板51の代わりに、ガラス基板、ガラス布エポキシ基板等からなる樹脂系基板、アルミニウムや銅等からなる金属基板、アルミナや窒化アルミ等からなるセラミック基板等を用いるようにしてもよい。この場合、基板自体が遮光性を有するものであれば、遮光膜52は省略してもよい。
(第4実施形態)
図23はこの発明の第4実施形態としての半導体装置の断面図を示す。この半導体装置において、図22に示す半導体装置と大きく異なる点は、遮光膜52を銅からなる伝熱膜(第1の金属膜)61とし、シリコン基板51の下面全体に銅からなる放熱膜(第2の金属膜)62を設けた点である。この場合、伝熱膜61は、シリコン基板51に設けられた貫通孔63を介して放熱膜62に接続されている。
図23はこの発明の第4実施形態としての半導体装置の断面図を示す。この半導体装置において、図22に示す半導体装置と大きく異なる点は、遮光膜52を銅からなる伝熱膜(第1の金属膜)61とし、シリコン基板51の下面全体に銅からなる放熱膜(第2の金属膜)62を設けた点である。この場合、伝熱膜61は、シリコン基板51に設けられた貫通孔63を介して放熱膜62に接続されている。
このように、この半導体装置では、シリコン基板51と半導体構成体11のシリコン基板12との間に伝熱膜61を設け、シリコン基板51の下面全体に放熱膜62を伝熱膜61に接続させて設けているので、半導体構成体11のシリコン基板12の上面に設けられた集積回路(図示せず)で発生する熱を伝熱膜61および放熱膜62を介して外部に速やかに放熱することができる。なお、伝熱膜61および放熱膜62により、電磁遮蔽を行うようにすることも可能である。
次に、この半導体装置の製造方法の一例について簡単に説明する。まず、図23に示すシリコン基板51よりもある程度厚めの単なる半導体ウエハの上面側にエッチング法により貫通孔63形成用凹部を形成する。次に、貫通孔63形成用凹部内を含むシリコン基板の上面に、スパッタ法、めっき法等により、銅からなる伝熱膜61を形成する。次に、伝熱膜61を含む半導体ウエハ上に、上記第1実施形態の場合と同様に、封止膜25等を形成する。
次に、半導体ウエハの下面側を少なくとも貫通孔63形成用凹部内に形成された伝熱膜61が露出するまで研削する。次に、露出された伝熱膜61を含む半導体ウエハの下面に、スパッタ法、めっき法等により、銅からなる放熱膜62を形成する。次に、柱状電極24の上面に半田ボール26を形成する。次に、ダイシングを行うと、図23に示す半導体装置が複数個得られる。
なお、シリコン基板51の代わりに、ガラス基板、ガラス布エポキシ基板等からなる樹脂系基板、アルミニウムや銅等からなる金属基板、アルミナや窒化アルミ等からなるセラミック基板等を用いるようにしてもよい。この場合、基板自体が熱伝導性に優れたものであれば、例えば、熱伝導性の高い銅や窒化アルミ、あるいはそれらとシリコンとの複合材料を用いる場合には、伝熱膜61および放熱膜62は省略してもよい。
(第5実施形態)
図24はこの発明の第5実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と大きく異なる点は、シリコン基板1の上面周辺部のみに集積回路2を設け、集積回路2の内側における第1の保護膜6の上面に伝熱膜61を設け、シリコン基板1の下面全体に放熱膜62を設けた点である。
図24はこの発明の第5実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と大きく異なる点は、シリコン基板1の上面周辺部のみに集積回路2を設け、集積回路2の内側における第1の保護膜6の上面に伝熱膜61を設け、シリコン基板1の下面全体に放熱膜62を設けた点である。
この場合、伝熱膜61は、シリコン基板1、パッシベーション膜4および第1の保護膜6に設けられた貫通孔63を介して放熱膜62に接続されている。伝熱膜61の上面周辺部およびその周囲における第1の保護膜6の上面には位置決め膜8が設けられている。位置決め膜8の開口部9内の伝熱膜61の上面には半導体構成体11および仮固定膜17が設けられている。
(第6実施形態)
図25はこの発明の第6実施形態としての半導体装置の断面図を示す。この半導体装置において、図23に示す半導体装置と大きく異なる点は、半導体構成体11、位置決め膜8、仮固定膜17および第2の保護膜18を層間絶縁膜71を介して複数層例えば4層積層した点である。この場合、下側の配線21を含む第2の保護膜18の上面にはポリイミド系樹脂等からなる層間絶縁膜71が設けられ、層間絶縁膜71の上面には上側の半導体構成体11、位置決め膜8および仮固定膜17が設けられている。上側の配線21の所定の箇所は、層間絶縁膜71、上側の位置決め膜8および上側の第2の保護膜18に設けられた開口部72を介して下側の配線21の接続パッド部に接続されている。
図25はこの発明の第6実施形態としての半導体装置の断面図を示す。この半導体装置において、図23に示す半導体装置と大きく異なる点は、半導体構成体11、位置決め膜8、仮固定膜17および第2の保護膜18を層間絶縁膜71を介して複数層例えば4層積層した点である。この場合、下側の配線21を含む第2の保護膜18の上面にはポリイミド系樹脂等からなる層間絶縁膜71が設けられ、層間絶縁膜71の上面には上側の半導体構成体11、位置決め膜8および仮固定膜17が設けられている。上側の配線21の所定の箇所は、層間絶縁膜71、上側の位置決め膜8および上側の第2の保護膜18に設けられた開口部72を介して下側の配線21の接続パッド部に接続されている。
(第7実施形態)
図26はこの発明の第7実施形態としての半導体装置の断面図を示す。この半導体装置において、図23に示す半導体装置と大きく異なる点は、伝熱膜61の周囲におけるシリコン基板51の上面に抵抗、コンデンサ等からなるチップ部品71を設けた点である。この場合、チップ部品71は、平面正方形状(または平面長方形状)であり、半導体構成体11の場合と同様に、位置決め膜8に設けられた平面正方形状(または平面長方形状)の開口部9a内に位置決めされ、仮固定膜17aによって仮固定され、その上に設けられた第2の保護膜18によって本固定されている。そして、配線21の所定の箇所は、第2の保護膜18に設けられた開口部72を介してチップ部品71の電極73に接続されている。
図26はこの発明の第7実施形態としての半導体装置の断面図を示す。この半導体装置において、図23に示す半導体装置と大きく異なる点は、伝熱膜61の周囲におけるシリコン基板51の上面に抵抗、コンデンサ等からなるチップ部品71を設けた点である。この場合、チップ部品71は、平面正方形状(または平面長方形状)であり、半導体構成体11の場合と同様に、位置決め膜8に設けられた平面正方形状(または平面長方形状)の開口部9a内に位置決めされ、仮固定膜17aによって仮固定され、その上に設けられた第2の保護膜18によって本固定されている。そして、配線21の所定の箇所は、第2の保護膜18に設けられた開口部72を介してチップ部品71の電極73に接続されている。
なお、チップ部品71の代わりに、別の半導体構成体を配置するようにしてもよい。この場合、別の半導体構成体は、伝熱膜61を延長させて、その上に配置するようにしてもよい。また、チップ部品71のほかに、別の半導体構成体を配置するようにしてもよい。この場合も、別の半導体構成体は、伝熱膜61を延長させて、その上に配置するようにしてもよい。
1 シリコン基板
2 集積回路
3 接続パッド
4 パッシベーション膜
6 第1の保護膜
8 位置決め膜
9 開口部
11 半導体構成体
12 シリコン基板
13 接続パッド
14 パッシベーション膜
16 隙間
17 位置決め膜
18 第2の保護膜
21 配線
24 柱状電極
25 封止膜
26 半田ボール
31 半導体ウエハ
32 ダイシングストリート
2 集積回路
3 接続パッド
4 パッシベーション膜
6 第1の保護膜
8 位置決め膜
9 開口部
11 半導体構成体
12 シリコン基板
13 接続パッド
14 パッシベーション膜
16 隙間
17 位置決め膜
18 第2の保護膜
21 配線
24 柱状電極
25 封止膜
26 半田ボール
31 半導体ウエハ
32 ダイシングストリート
Claims (21)
- 基板と、前記基板上に設けられ、方形状の開口部を有する位置決め膜と、前記位置決め膜の開口部内の前記基板上に、相隣接する二辺を前記位置決め膜の開口部の内壁面の相隣接する二辺に当接された状態で、設けられ、上面に複数の接続用電極を有する方形状の半導体構成体と、前記半導体構成体の残りの二辺と前記位置決め膜の開口部の内壁面の残りの二辺との間に形成された隙間内に設けられた仮固定膜と、前記半導体構成体、前記位置決め膜および前記仮固定膜上に設けられた絶縁膜とを備えていることを特徴とする半導体装置。
- 請求項1に記載の発明において、前記基板は、上面に集積回路および該集積回路に接続された複数の接続パッドを有する半導体基板からなることを特徴とする半導体装置。
- 請求項2に記載の発明において、前記絶縁膜上に配線が前記半導体基板の接続パッドおよび前記半導体構成体の接続用電極に接続されて設けられていることを特徴とする半導体装置。
- 請求項1に記載の発明において、前記半導体構成体は、半導体基板上に前記接続用電極としての接続パッドを有するものからなることを特徴とする半導体装置。
- 請求項1に記載の発明において、前記半導体構成体は、半導体基板上に配線を有するものからなり、前記接続用電極は当該配線の接続パッド部であることを特徴とする半導体装置。
- 請求項1に記載の発明において、前記基板はシリコン基板からなり、該シリコン基板と前記半導体構成体との間に遮光膜が設けられていることを特徴とする半導体装置。
- 請求項1に記載の発明において、前記基板はシリコン基板からなり、該シリコン基板と前記半導体構成体との間に伝熱膜が設けられ、前記シリコン基板の下面に放熱膜が前記伝熱膜に接続されて設けられていることを特徴とする半導体装置。
- 請求項7に記載の発明において、前記基板は、前記伝熱膜の周囲における上面に集積回路および該集積回路に接続された複数の接続パッドを有する半導体基板からなることを特徴とする半導体装置。
- 請求項8に記載の発明において、前記絶縁膜上に配線が前記半導体基板の接続パッドおよび前記半導体構成体の接続用電極に接続されて設けられていることを特徴とする半導体装置。
- 請求項1に記載の発明において、前記半導体構成体、前記位置決め膜、前記仮固定膜、前記絶縁膜および前記配線は層間絶縁膜を介して複数層積層されていることを特徴とする半導体装置。
- 請求項10に記載の発明において、上側の前記配線は下側の前記配線に接続されていることを特徴とする半導体装置。
- 請求項1に記載の発明において、前記位置決め膜の開口部の周囲における前記位置決め膜に別の方形状の開口部が設けられ、前記位置決め膜の別の開口部内の前記基板上に方形状の電子部品がその相隣接する二辺を前記位置決め膜の別の開口部の内壁面の相隣接する二辺に当接された状態で設けられ、前記電子部品の残りの二辺と前記位置決め膜の別の開口部の内壁面の残りの二辺との間に形成された隙間内に別の仮固定膜が設けられ、前記電子部品および前記別の仮固定膜は前記絶縁膜で覆われていることを特徴とする半導体装置。
- 請求項3または9に記載の発明において、前記配線の接続パッド部上に柱状電極が設けられていることを特徴とする半導体装置。
- 請求項13に記載の発明において、前記柱状電極の周囲に封止膜が設けられていることを特徴とする半導体装置。
- 請求項14に記載の発明において、前記柱状電極上に半田ボールが設けられていることを特徴とする半導体装置。
- 基板上に方形状の複数の開口部を有する位置決め膜を形成する工程と、
前記位置決め膜の開口部内の前記基板上に、上面に複数の接続用電極を有する方形状の半導体構成体をただ単に配置する工程と、
ただ単に配置された前記半導体構成体の相隣接する二辺を前記位置決め膜の開口部の内壁面の相隣接する二辺に当接させて位置決めする工程と、
前記半導体構成体の残りの二辺と前記位置決め膜の開口部の内壁面の残りの二辺との間に形成された隙間内に仮固定膜を形成する工程と、
前記半導体構成体、前記位置決め膜および前記仮固定膜上に絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 請求項16に記載の発明において、ただ単に配置された前記半導体構成体の相隣接する二辺を前記位置決め膜の開口部の内壁面の相隣接する二辺に当接させて位置決めする工程は、前記基板を微傾斜させ、あるいは前記基板に微振動を与える工程であることを特徴とする半導体装置の製造方法。
- 請求項16に記載の発明において、前記絶縁膜上に配線を前記半導体構成体の接続用電極に接続させて形成する工程を有することを特徴とする半導体装置の製造方法。
- 請求項18に記載の発明において、前記配線の接続パッド部上に柱状電極を形成する工程を有することを特徴とする半導体装置の製造方法。
- 請求項19に記載の発明において、前記柱状電極の周囲を覆う封止膜を形成する工程を有することを特徴とする半導体装置の製造方法。
- 請求項20に記載の発明において、前記柱状電極上に半田ボールを形成する工程を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009014065A JP2010171311A (ja) | 2009-01-26 | 2009-01-26 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009014065A JP2010171311A (ja) | 2009-01-26 | 2009-01-26 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010171311A true JP2010171311A (ja) | 2010-08-05 |
Family
ID=42703129
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009014065A Pending JP2010171311A (ja) | 2009-01-26 | 2009-01-26 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010171311A (ja) |
-
2009
- 2009-01-26 JP JP2009014065A patent/JP2010171311A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI525758B (zh) | 晶片封裝體及其製造方法 | |
TWI464842B (zh) | 電子元件封裝體及其製造方法 | |
TWI546910B (zh) | 晶片封裝體及其製造方法 | |
JP4851794B2 (ja) | 半導体装置 | |
US8063490B2 (en) | Semiconductor device including semiconductor constituent | |
TWI505413B (zh) | 晶片封裝體及其製造方法 | |
US20090039510A1 (en) | Semiconductor device and manufacturing method thereof | |
JP2005026269A (ja) | 半導体装置およびその製造方法 | |
TWI574331B (zh) | 晶片封裝結構及形成方法 | |
TW200921821A (en) | Manufacturing method of semiconductor apparatus and semiconductor apparatus | |
US9136218B2 (en) | Semiconductor device including a protective film | |
JP4492621B2 (ja) | 半導体装置およびその製造方法 | |
TWI588954B (zh) | 晶片封裝體及其製造方法 | |
JP5137320B2 (ja) | 半導体装置およびその製造方法 | |
JP2008288481A (ja) | 半導体装置およびその製造方法 | |
US8426303B2 (en) | Manufacturing method of semiconductor device, and mounting structure thereof | |
JP3915670B2 (ja) | 半導体装置およびその製造方法 | |
JP2010171311A (ja) | 半導体装置およびその製造方法 | |
JP5536388B2 (ja) | 半導体装置およびその製造方法 | |
JP2010062170A (ja) | 半導体装置およびその製造方法 | |
JP2006210802A (ja) | 半導体装置 | |
JP2009071263A (ja) | 半導体装置およびその製造方法 | |
JP2010186871A (ja) | 撮像デバイスの製造方法 | |
JP2006310428A (ja) | 半導体装置およびその製造方法 | |
JP2008159950A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20111129 |