TWI458026B - 內嵌封裝體之封裝模組及其製造方法 - Google Patents

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Description

內嵌封裝體之封裝模組及其製造方法
本發明係關於一種封裝模組與封裝體及其兩者之製造方法，尤指一種經測試後確認功能良好之封裝體(known good die package)、內嵌該封裝體之封裝模組、以及其兩者之製造方法。
隨著電子產業的蓬勃發展，電子產品在型態上趨於輕薄短小，在功能上則逐漸邁入高功能、高性能、高速度化的研發方向。為了滿足半導體裝置之高積集度(Integration)以及微型化(Miniaturization)需求，其中所埋設的半導體晶片體積也隨之微型化，因此半導體晶片上用於與外部電性連接之電極墊面積也同樣縮小，此狀況便增加半導體晶片電性連接與封裝時的困難度。
上述半導體晶片電性連接與封裝，通常是晶片載板製造業者將適用於半導體晶片之載板(如基板或導線架)交給半導體封裝業者後，半導體封裝業者將半導體晶片背面黏貼於封裝基板頂面進行打線接合(wire bonding)，或者將半導體晶片主動面以覆晶接合(Flip chip)方式與封裝基板接合，再於基板之背面植上焊料球與其他電子裝置或被動元件進行電性連接。
然而，若上述封裝過程中，欲將數個尺寸大小差距很大的半導體晶片進行封裝時，則會因製程上難以一致控制而造成封裝良率降低；抑或，因微型半導體晶片的封裝不良、晶片載板內含短路或斷路或者微型半導體晶片與載板電性連接不佳，而造成整體封裝模組電性失效。
據此，若可以發展出一種封裝技術，能夠先行將微型半導體晶片封裝，並經測試確定其為良品晶粒封裝體(Known good die package)之後，再進一步將此封裝體推疊於較大型的另一半導體晶片形成封裝模組，將可以確保所製得的封裝模組的良率與效能，同時亦可避免因微型晶片封裝體內部路短路、斷路或電性連接不良而造成整體封裝模組無法作動。
本發明之主要目的係在提供一種封裝體及其製造方法，其中針對微型晶片進行封裝，使用金屬箔、離型膜與載板做為臨時性基板，過程中先形成線路層後移除離型膜與載板，但可保留該金屬箔並規劃其形成另一線路層，如此可以無需如同習知使用晶片載板，便可透過簡單且低成本的製程完成封裝，且所得的封裝體可先行經過測試確定其具有良好的效能，一旦進一步用於封裝模組時，便可排除該封裝體有問題的可能性。
為達上述目的，本發明之一態樣提供一種封裝體，具有一第一表面與一相對之該第二表面，且包括：一介電層，其一側具有一晶片設置區；一第一線路層，設置於該介電層具有該晶片設置區之該側，且具有一第一電性連接墊與一導電盲孔，其中，該導電盲孔貫穿該介電層並電性連接該第二線路層；一第二線路層，設置於該介電層之相反側，且具有一第二電性連接墊；至少一第一半導體晶片，設置於該晶片設置區，且具有一第一主動面、一第一被動面、以及一位於該第一主動面之第一電極墊，其中，該第一電極墊電性連接該第一電性連接墊，且該第一被動面面向該第一表面；以及一第一封裝材料，模封該第一半導體晶片、該第一線路層以及該第一電性連接墊與該第一電極墊兩者之間的電性連接。
本發明上述封裝體，可以使用下述方法進行製造，該方法可以包括以下步驟：提供一載板，其中，該載板表面具有一離型膜；於該離型膜表面形成一導電層；於該導電層表面形成一圖案化之介電層，其中，該介電層具有一盲孔；於該介電層上形成一圖案化之阻層，其中，該阻層具有一開口區，對應並顯露該盲孔；於該開口區及該盲孔內形成一第一線路層，其中，該第一線路層具有一第一電性連接墊與一導電盲孔；移除該阻層，以顯露一晶片設置區；於該晶片設置區上放置至少一第一半導體晶片，其中，該第一半導體晶片具有一第一主動面、一第一被動面、以及一位於該第一主動面之第一電極墊，且該第一半導體晶片之該第一被動面朝向該晶片設置區；電性連接該第一電極墊與該第一電性連接墊；以一第一封裝材料模封該第一半導體晶片、該第一線路層以及該第一電性連接墊與該第一電極墊兩者之間的電性連接；移除該載板以及該離型膜，以顯露該導電層；以及圖案化該導電層，以形成一第二線路層，其中，該第二線路層具有一第二電性連接墊。
相較於習知技術，本發明於載板表面依次貼覆離型膜與金屬箔，做為臨時性的支持板，以方便封裝過程中利用介電材料結合黃光製程與電鍍製程，形成線路層及電性連接相鄰兩層線路層的導電盲孔。最後，即便離型膜與載板移除後，金屬箔仍可保留而進一步形成另一線路層，因此若有需要線路交錯配置時，則可以直接利用其中的線路層達到此目的，故此時線路層即成為一重新分配層(redistribution layer)，若有需要亦可幫助封裝體的電性連接墊集中於單側，而方便封裝體與其他元件電性連接。此外，上述線路層可利用多次電鍍形成多層金屬結構，例如銅/鎳/金的三層金屬結構，此多層金屬結構除了具有較高的強度之外，也有利於與半導體晶片以及其他元件電性連接。
於本發明一較佳具體實例中，上述封裝體之製造方法更包括以下步驟：在該阻層形成於該介電層上之前，於該介電層表面及該盲孔內壁形成一晶種層，並再移除該阻層之後，根據該第一線路層圖案化該晶種層，以顯露該晶片設置區。換言之，即是所製成的封裝體會包括一圖案化之晶種層，該晶種層設置於該介電層與該第一線路層以及該第一線路層與該第二線路層之間，且該晶種層之圖案同於該第一線路層。另外，上述封裝體之製造方法亦再包括以下步驟：在第一半導體晶片放置於該晶片設置區上之前，形成一第一黏著膜於該第一被動面；以及於該第二電性連接墊之表面形成一金屬接著層。換言之，上述封裝體中，於該第一半導體晶片與該介電層之間設置一第一黏著膜。
本發明之另一目的係在提供一種封裝模組及其製造方法，其可先行依晶片尺寸大小做一分類規劃，將尺寸類似的晶片先行設計整合進行封裝，以降低因尺寸差異過大所可能衍生的封裝難度上升而導致良率下降，其中利用經測試且功能良好的上述封裝體續行封裝，透過堆疊封裝體與晶片的方式製出良率佳且效能高的封裝模組，其亦即成為內嵌有封裝體的封裝模組(package in package)。
為達成上述目的，本發明之另一態樣提供一種封裝模組，包括：一封裝基板，具有一第三電性連接墊；一第二半導體晶片，具有一第二主動面、一第二被動面、以及一位於該第二主動面之第二電極墊，且設置於該封裝基板具有該第三電性連接墊之表面；一封裝體，具有一第一表面與一相對該第一表面且面對該第二主動面之該第二表面，且該封裝體包括：一介電層，其一側具有一晶片設置區；一第一線路層，設置於該介電層具有該晶片設置區之該側，且具有一第一電性連接墊與一導電盲孔，其中，該導電盲孔貫穿該介電層並電性連接該第二線路層；一第二線路層，設置於該介電層之相反側，且具有一第二電性連接墊；一第一半導體晶片，設置於該晶片設置區，且具有一第一主動面、一第一被動面、以及一位於該第一主動面之第一電極墊，其中，該第一電極墊電性連接該第一電性連接墊，且該第一被動面面向該第一表面；以及一第一封裝材料，模封該第一半導體晶片、該第一線路層以及該第一電性連接墊與該第一電極墊兩者之間的電性連接，其中，該第二電性連接墊電性連接該第三電性連接墊以及該第二電極墊；以及一第二封裝材料，模封該封裝體、該第二電性連接墊、該第二半導體晶片、該第二電極墊、該第三電性連接墊、該第二電性連接墊與該第三電性連接墊兩者之間的電性連接以及該第二電性連接墊與該第二電極墊兩者之間的電性連接。
本發明上述封裝模組，可以使用下述方法進行製造，該方法可以包括以下步驟：提供一封裝基板，其中，該封裝基板具有一第三電性連接墊；於該封裝基板具有該第三電性連接墊之表面，堆疊設置一第二半導體晶片，其中，該第二半導體晶片具有一第二主動面、一第二被動面、以及一位於該第二主動面之第二電極墊，且該第二被動面係面向該封裝基板；於該第二主動面上堆疊設置一封裝體，其中，該封裝體具有一第一表面與一相對該第一表面且面對該第二主動面之該第二表面，且該封裝體包括：一介電層，其一側具有一晶片設置區；一第一線路層，設置於該介電層具有該晶片設置區之該側，且具有一第一電性連接墊與一導電盲孔，其中，該導電盲孔貫穿該介電層並電性連接該第二線路層；一第二線路層，設置於該介電層之相反側，且具有一第二電性連接墊；一第一半導體晶片，設置於該晶片設置區，且具有一第一主動面、一第一被動面、以及一位於該第一主動面之第一電極墊，其中，該第一電極墊電性連接該第一電性連接墊，且該第一被動面面向該第一表面；以及一第一封裝材料，模封該第一半導體晶片、該第一線路層以及該第一電性連接墊與該第一電極墊兩者之間的電性連接；電性連接該第二電性連接墊與該第三電性連接墊以及該第二電性連接墊與該第二電極墊；以及以一第二封裝材料模封該封裝體、該第二電性連接墊、該第二半導體晶片、該第二電極墊、該第三電性連接墊、該第二電性連接墊與該第三電性連接墊兩者之間的電性連接以及該第二電性連接墊與該第二電極墊兩者之間的電性連接。
於本發明上述之封裝模組與其製造方法中，所使用的封裝體係前文所述之本發明封裝體，因此亦具有類似的優勢與功效。除此之外，本發明封裝模組可保護僅由第一封裝材料膜封的第一半導體晶片，避免空氣濕度、不當應力等外界因素造成晶片或者電性連接腐蝕失效，也可以提升封裝體的結構強度，避免封裝體因第一封裝材料強度不足而造成其中電性連接受損。
於上述封裝模組之製造方法中，在該第二半導體晶片堆疊設置於該封裝基板上之前、以及在該封裝體堆疊設置於該第二主動面上之前，可以包括以下步驟：於該第二被動面、以及該第二表面分別形成一第三黏著膜以及一第二黏著膜。換言之，亦將於該第二半導體晶片與該封裝基板之間以及於該封裝體與該第二半導體晶片之間，分別設置一第三黏著膜與一第二黏著膜，以確定各元件設置於預定位置。
此外，上述之電性連接沒有特別限制，可為打線接合或覆晶接合。於本發明一較佳具體實例中，該第一電性連接墊與該第二電性連接墊兩者之間的電性連接以及該第一電性連接墊與該第二電極墊兩者之間的電性連接係為打線接合。
以下係藉由特定的具體實施例說明本發明之實施方式，熟習此技藝之人士可由本說明書所揭示之內容輕易地了解本發明之其他優點與功效。本發明亦可藉由其他不同的具體實施例加以施行或應用，本說明書中的各項細節亦可基於不同觀點與應用，在不悖離本發明之精神下進行各種修飾與變更。
本發明之實施例中該等圖式均為簡化之示意圖。惟該等圖示僅顯示與本發明有關之元件，其所顯示之元件非為實際實施時之態樣，其實際實施時之元件數目、形狀等比例為一選擇性之設計，且其元件佈局型態可能更複雜。
實施例一
參考圖1A至圖1N，其係本實施例製造封裝體之流程示意圖。
首先，如圖1A所示，提供一載板9，且於該載板9表面貼附一離型膜10。此離型膜10與該載板9的材料沒有特別限制，可以使用本發明常用的材料。接著，如圖1B所示，於該離型膜10表面貼附一導電層11。於本實施例中，使用厚度約為18 μm的金屬銅箔做為該導電層11。
如圖1C所示，於該導電層11表面形成一圖案化之介電層12，該介電層12之材料沒有特別限制，可使用本領域常用之介電材料。接著，利用雷射熔蝕(laser ablation)等方法於介電層12開設出複數個盲孔120。接著，如圖1E所示，於該介電層12表面及該盲孔120內壁形成一晶種層13，該晶種層13的材料沒有特別限制，只要能夠達到導通電流的效果即可。
然後，如圖1F所示，於該晶種層13表面，利用黃光製程(photolithography)形成一圖案化之阻層14，該阻層14具有一開口區141，對應並完全顯露該盲孔120。於此，該阻層14所使用的材料沒有特別限制，可以使用本領域常用的光阻材料。接著，如圖1G所示，於該開口區141及該盲孔120內電鍍形成一第一線路層15，其中，該第一線路層15具有一第一電性連接墊153與一導電盲孔152。此步驟中，可以利用多次電鍍形成多層金屬層結構的第一線路層15，且各層的金屬材料可不同。於本實施例中，第一線路層15係一具有金層/鎳層/銅層之三層結構的線路層且其中之銅層為接觸晶種層13之底層，如此可以方便後續進行打線接合或其他類似方式的電性連接，亦可以增加線路層的強度。
如圖1H所示，移除該阻層14，並利用蝕刻移除未被該第一線路層15所覆蓋之該晶種層13，以顯露該晶片設置區Z。接著，如圖1I所示，準備至少一第一半導體晶片16，該第一半導體晶片16具有一第一主動面16a、一第一被動面16b、以及一位於該第一主動面16a之第一電極墊161。於第一半導體晶片16之第一被動面16b貼附一第一黏著膜160，再藉由此第一黏著膜160，使該第一半導體晶片16放置於該晶片設置區Z。此亦表示該第一半導體晶片16係以該第一被動面16b設置於該晶片設置區Z。此外，該第一黏著膜160的材料沒有特別限制，只要能夠將該第一半導體晶片16設置於該晶片設置區Z即可。
而後，如圖1J所示，使用線路17打線接合該第一電極墊161與該第一電性連接墊153。接著，如圖1K所示，以一第一封裝材料18模封該第一半導體晶片16、該第一線路層15以及該第一電性連接墊153與該第一電極墊161兩者之間的電性連接。
如圖1L所示，移除該載板9以及該離型膜10，以顯露該導電層11。接著，如圖1M所示，圖案化該導電層11，以形成一第二線路層11’，其中，該第二線路層11’具有一第二電性連接墊113。最後，如圖1N所示，於該第二電性連接墊113之表面形成一金屬接著層19。該金屬接著層19可為單層或多層金屬結構，且其材料可依需要而定，若後續該第二電性連接墊113係用於打線接合，則可形成鎳/金雙層結構或化鎳鈀金(electroless nickel/electroless palladium/immersion gold，ENEPIG)多層結構做為該金屬接著層19。
據此，所形成的封裝體1，具有一第一表面1a與一相對之該第二表面1b，且包括：一介電層12，其一側具有一晶片設置區Z；一第一線路層15，設置於該介電層12具有該晶片設置區Z之該側，且具有一第一電性連接墊153與一導電盲孔152，其中，該導電盲孔152貫穿該介電層12並電性連接該第二線路層11’；一第二線路層11’，設置於該介電層12之相反側，且具有一第二電性連接墊113；一第一半導體晶片16，設置於該晶片設置區Z，且具有一第一主動面16a、一第一被動面16b、以及一位於該第一主動面16a之第一電極墊161，其中，該第一電極墊161電性連接該第一電性連接墊153，且該第一被動面16b面向該第一表面1a；一第一封裝材料18，模封該第一半導體晶片16、該第一線路層15以及該第一電性連接墊153與該第一電極墊161兩者之間的電性連接；一圖案化之晶種層13，設置於該介電層12與該第一線路層15以及該第一線路層與該第二線路層11’之間，其中，該晶種層13之圖案係同於該第一線路層15；一第一黏著膜160，設置於該第一半導體晶片16與該介電層12之間；以及一金屬接著層19，設置於該第二電性連接墊113表面。
實施例二
參考圖2A至圖2C，其係本實施例製造封裝模組之流程示意圖。
首先，如圖2A所示，提供一封裝基板30以及一第二半導體晶片20，其中，該封裝基板30具有一第二電性連接墊301，該第二半導體晶片20具有一第二主動面20a、一第二被動面20b、以及一位於該第二主動面20a之第二電極墊201。於該第二半導體晶片20之第二被動面20b，貼附一第三黏著膜21。
接著，如圖2B所示，藉由該第三黏著膜21將該第二半導體晶片20設置於該封裝基板30具有該第二電性連接墊301之表面。此外，再使用一第二黏著膜22貼附於實施例一製得之封裝體1的第二表面1b以及該第二半導體晶片20之該第二主動面20a之間。
最後，如圖2C所示，以線路31與32分別打線接合該第二電性連接墊113與該第三電性連接墊301以及該第二電性連接墊113與該第二電極墊201，並以一第二封裝材料33模封該封裝體1、該第二電性連接墊113、該第二半導體晶片20、該第二電極墊201、該第三電性連接墊301、該第二電性連接墊113與該第三電性連接墊301兩者之間的電性連接以及該第二電性連接墊113與該第二電極墊201兩者之間的電性連接。
據此，所製得之封裝模組包括：一封裝基板30，具有一第三電性連接墊301；一第二半導體晶片20，具有一第二主動面20a、一第二被動面20b、以及一位於該第二主動面20a之第二電極墊201，且設置於該封裝基板30具有該第三電性連接墊301之表面；一封裝體1，具有一第一表面1a與一相對之該第二表面1b，且包括：一介電層12，其一側具有一晶片設置區Z；一第一線路層15，設置於該介電層12具有該晶片設置區Z之該側，且具有一第一電性連接墊153與一導電盲孔152，其中，該導電盲孔152貫穿該介電層12並電性連接該第二線路層11’；一第二線路層11’，設置於該介電層12之相反側，且具有一第二電性連接墊113；至少一第一半導體晶片16，設置於該晶片設置區Z，且具有一第一主動面16a、一第一被動面16b、以及一位於該第一主動面16a之第一電極墊161，其中，該第一電極墊161電性連接該第一電性連接墊153，且該第一被動面16b面向該第一表面1a；一第一封裝材料18，模封該第一半導體晶片16、該第一線路層15以及該第一電性連接墊153與該第一電極墊161兩者之間的電性連接；一圖案化之晶種層13，設置於該介電層12與該第一線路層15以及該第一線路層與該第二線路層11’之間，其中，該晶種層13之圖案係同於該第一線路層15；一第一黏著膜160，設置於該第一半導體晶片16與該介電層12之間；以及一金屬接著層19，設置於該第二電性連接墊113表面；一第二封裝材料33，模封該封裝體1、該第二電性連接墊113、該第二半導體晶片20、該第二電極墊201、該第三電性連接墊301、該第二電性連接墊113與該第三電性連接墊301兩者之間的電性連接以及該第二電性連接墊113與該第二電極墊201兩者之間的電性連接；以及一第三黏著膜21與一第二黏著膜22，分別設置於該第二半導體晶片20與該封裝基板30之間以及於該封裝體1與該第二半導體晶片20之間。
上述實施例僅係為了方便說明而舉例而已，本發明所主張之權利範圍自應以申請專利範圍所述為準，而非僅限於上述實施例。
Z．．．晶片設置區
1．．．封裝體
1a．．．第一表面
1b．．．第二表面
9．．．載板
10．．．離型膜
11’．．．第二線路層
11．．．導電層
113．．．第二電性連接墊
12．．．介電層
120．．．盲孔
13．．．晶種層
14．．．阻層
141．．．開口區
15．．．第一線路層
152．．．導電盲孔
153．．．第一電性連接墊
16．．．第一半導體晶片
16a．．．第一主動面
16b．．．第一被動面
160．．．第一黏著膜
161．．．第一電極墊
17、31、32．．．線路
18．．．第一封裝材料
19．．．金屬接著層
20．．．第二半導體晶片
20a．．．第二主動面
20b．．．第二被動面
201．．．第二電極墊
21．．．第三黏著膜
22．．．第二黏著膜
30．．．封裝基板
301．．．第二電性連接墊
33．．．第二封裝材料
圖1A至圖1N係本發明實施例一製造封裝體之流程示意圖。
圖2A至圖2C係本發明實施例二製造封裝模組之流程示意圖。
1．．．封裝體
113．．．第二電性連接墊
31、32．．．線路
201．．．第二電極墊
301．．．第二電性連接墊
33．．．第二封裝材料

Claims (19)

  1. 一種封裝模組，包括：一封裝基板，具有一第三電性連接墊；一第二半導體晶片，具有一第二主動面、一第二被動面、以及一位於該第二主動面之第二電極墊，且設置於該封裝基板具有該第三電性連接墊之表面；一封裝體，具有一第一表面與一相對該第一表面且面對該第二主動面之該第二表面，且該封裝體包括：一介電層，其一側具有一晶片設置區；一第一線路層，設置於該介電層具有該晶片設置區之該側，且具有一第一電性連接墊與一導電盲孔，其中，該導電盲孔貫穿該介電層並電性連接該第二線路層；一第二線路層，設置於該介電層之相反側，且具有一第二電性連接墊；一第一半導體晶片，設置於該晶片設置區，且具有一第一主動面、一第一被動面、以及一位於該第一主動面之第一電極墊，其中，該第一電極墊電性連接該第一電性連接墊，且該第一被動面面向該第一表面；以及一第一封裝材料，模封該第一半導體晶片、該第一線路層以及該第一電性連接墊與該第一電極墊兩者之間的電性連接，其中，該第二電性連接墊電性連接該第三電性連接墊以及該第二電極墊；以及一第二封裝材料，模封該封裝體、該第二電性連接墊、該第二半導體晶片、該第二電極墊、該第三電性連接墊、該第二電性連接墊與該第三電性連接墊兩者之間的電性連接以及該第二電性連接墊與該第二電極墊兩者之間的電性連接。
  2. 如申請專利範圍第1項所述之封裝模組，更包括：一第三黏著膜與一第二黏著膜，分別設置於該第二半導體晶片與該封裝基板之間以及於該封裝體與該第二半導體晶片之間。
  3. 如申請專利範圍第1項所述之封裝模組，其中，該第二電性連接墊與該第三電性連接墊兩者之間的電性連接以及該第二電性連接墊與該第二電極墊兩者之間的電性連接係為打線接合。
  4. 如申請專利範圍第1項所述之封裝模組，其中，該封裝體更包括：一第一黏著膜，設置於該第一半導體晶片與該介電層之間。
  5. 如申請專利範圍第1項所述之封裝模組，其中，該封裝體更包括：一金屬接著層，設置於該第二電性連接墊表面。
  6. 一種封裝模組之製造方法，包括以下步驟：提供一封裝基板，其中，該封裝基板具有一第三電性連接墊；於該封裝基板具有該第三電性連接墊之表面，堆疊設置一第二半導體晶片，其中，該第二半導體晶片具有一第二主動面、一第二被動面、以及一位於該第二主動面之第二電極墊，且該第二被動面係面向該封裝基板；於該第二主動面上堆疊設置一封裝體，其中，該封裝體具有一第一表面與一相對該第一表面且面對該第二主動面之該第二表面，且該封裝體包括：一介電層，其一側具有一晶片設置區；一第一線路層，設置於該介電層具有該晶片設置區之該側，且具有一第一電性連接墊與一導電盲孔，其中，該導電盲孔貫穿該介電層並電性連接該第二線路層；一第二線路層，設置於該介電層之相反側，且具有一第二電性連接墊；一第一半導體晶片，設置於該晶片設置區，且具有一第一主動面、一第一被動面、以及一位於該第一主動面之第一電極墊，其中，該第一電極墊電性連接該第一電性連接墊，且該第一被動面面向該第一表面；以及一第一封裝材料，模封該第一半導體晶片、該第一線路層以及該第一電性連接墊與該第一電極墊兩者之間的電性連接；電性連接該第二電性連接墊與該第三電性連接墊以及該第二電性連接墊與該第二電極墊；以及以一第二封裝材料模封該封裝體、該第二電性連接墊、該第二半導體晶片、該第二電極墊、該第三電性連接墊、該第二電性連接墊與該第三電性連接墊兩者之間的電性連接以及該第二電性連接墊與該第二電極墊兩者之間的電性連接。
  7. 如申請專利範圍第6項所述之封裝模組之製造方法，更包括以下步驟：在該第二半導體晶片堆疊設置於該封裝基板上之前，形成一第三黏著膜於該第二被動面。
  8. 如申請專利範圍第6項所述之封裝模組之製造方法，更包括以下步驟：在該封裝體堆疊設置於該第二主動面上之前，形成一第二黏著膜於該第二表面。
  9. 如申請專利範圍第6項所述之封裝模組之製造方法，其中，該第二電性連接墊與該第三電性連接墊兩者之間的電性連接以及該第二電性連接墊與該第二電極墊兩者之間的電性連接係為打線接合。
  10. 如申請專利範圍第6項所述之封裝模組之製造方法，其中，該封裝體更包括：一第一黏著膜，設置於該第一半導體晶片與該介電層之間。
  11. 如申請專利範圍第6項所述之封裝模組之製造方法，其中，該封裝體更包括：一金屬接著層，設置於該第二電性連接墊表面。
  12. 一種封裝體，具有一第一表面與一相對之該第二表面，且包括：一介電層，其一側具有一晶片設置區；一第一線路層，設置於該介電層具有該晶片設置區之該側，且具有一第一電性連接墊與一導電盲孔，其中，該導電盲孔貫穿該介電層並電性連接該第二線路層；一第二線路層，設置於該介電層之相反側，且具有一第二電性連接墊；一第一半導體晶片，設置於該晶片設置區，且具有一第一主動面、一第一被動面、以及一位於該第一主動面之第一電極墊，其中，該第一電極墊電性連接該第一電性連接墊，且該第一被動面面向該第一表面；以及一第一封裝材料，模封該第一半導體晶片、該第一線路層以及該第一電性連接墊與該第一電極墊兩者之間的電性連接。
  13. 如申請專利範圍第12項所述之封裝體，更包括：一圖案化之晶種層，設置於該介電層與該第一線路層以及該第一線路層與該第二線路層之間，其中，該晶種層之圖案係同於該第一線路層。
  14. 如申請專利範圍第12項所述之封裝體，更包括：一第一黏著膜，設置於該第一半導體晶片與該介電層之間。
  15. 如申請專利範圍第12項所述之封裝體，更包括：一金屬接著層，設置於該第二電性連接墊表面。
  16. 一種封裝體之製造方法，包括以下步驟：提供一載板，其中，該載板表面具有一離型膜；於該離型膜表面形成一導電層；於該導電層表面形成一圖案化之介電層，其中，該介電層具有一盲孔；於該介電層上形成一圖案化之阻層，其中，該阻層具有一開口區，對應並顯露該盲孔；於該開口區及該盲孔內形成一第一線路層，其中，該第一線路層具有一第一電性連接墊與一導電盲孔；移除該阻層，以顯露一晶片設置區；於該晶片設置區上放置一第一半導體晶片，其中，該第一半導體晶片具有一第一主動面、一第一被動面、以及一位於該第一主動面之第一電極墊，且該第一半導體晶片之該第一被動面朝向該晶片設置區；電性連接該第一電極墊與該第一電性連接墊；以一第一封裝材料模封該第一半導體晶片、該第一線路層以及該第一電性連接墊與該第一電極墊兩者之間的電性連接；移除該載板以及該離型膜，以顯露該導電層；以及圖案化該導電層，以形成一第二線路層，其中，該第二線路層具有一第二電性連接墊。
  17. 如申請專利範圍第16項所述之封裝體之製造方法，更包括以下步驟：在該阻層形成於該介電層上之前，於該介電層表面及該盲孔內壁形成一晶種層，並再移除該阻層之後，根據該第一線路層圖案化該晶種層，以顯露該晶片設置區。
  18. 如申請專利範圍第16項所述之封裝體之製造方法，更包括一以下步驟：在第一半導體晶片放置於該晶片設置區上之前，形成一第一黏著膜於該第一被動面。
  19. 如申請專利範圍第16項所述之封裝體之製造方法，更包括一以下步驟：於該第二電性連接墊之表面形成一金屬接著層。
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