CN103208476A - 内嵌封装体的封装模块及其制造方法 - Google Patents
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Abstract
本发明是有关于一种内嵌封装体的封装模块及其制造方法，该封装体包括第一半导体芯片、介电层、第一线路层、第二线路层、以及第一封装材料，且该封装模块主要包括该封装体、第二半导体芯片以及第二封装材料。由于该封装体可经测试确认具有良好功能后才用于封装模块，因此可避免因封装体瑕疵而致使封装模块无法发挥效能的问题。
Description
技术领域
本发明是关于一种封装模块与封装体及其两者的制造方法，尤指一种经测试后确认功能良好的封装体(known good die package)、内嵌该封装体的封装模块、以及其两者的制造方法。
背景技术
随着电子产业的蓬勃发展，电子产品在型态上趋于轻薄短小，在功能上则逐渐迈入高功能、高性能、高速度化的研发方向。为了满足半导体装置的高积集度(Integration)以及微型化(Miniaturization)需求，其中所埋设的半导体芯片体积也随之微型化，因此半导体芯片上用于与外部电性连接的电极垫面积也同样缩小，此状况便增加半导体芯片电性连接与封装时的困难度。
上述半导体芯片电性连接与封装，通常是芯片载板制造业者将适用于半导体芯片的载板(如基板或导线架)交给半导体封装业者后，半导体封装业者将半导体芯片背面黏贴于封装基板顶面进行打线接合(wirebonding)，或者将半导体芯片主动面以覆晶接合(Flip chip)方式与封装基板接合，再于基板的背面植上焊料球与其它电子装置或被动元件进行电性连接。
然而，若上述封装过程中，欲将数个尺寸大小差距很大的半导体芯片进行封装时，则会因制程上难以一致控制而造成封装良率降低；抑或，因微型半导体芯片的封装不良、芯片载板内含短路或断路或者微型半导体芯片与载板电性连接不佳，而造成整体封装模块电性失效。
据此，若可以发展出一种封装技术，能够先行将微型半导体芯片封装，并经测试确定其为良品晶粒封装体(Known good die package)之后，再进一步将此封装体推叠于较大型的另一半导体芯片形成封装模块，将可以确保所制得的封装模块的良率与效能，同时亦可避免因微型芯片封装体内部路短路、断路或电性连接不良而造成整体封装模块无法作动。
发明内容
本发明的主要目的是在提供一种封装体及其制造方法，其中针对微型芯片进行封装，使用金属箔、离型膜与载板做为临时性基板，过程中先形成线路层后移除离型膜与载板，但可保留该金属箔并规划其形成另一线路层，如此可以无需如同现有使用芯片载板，便可透过简单且低成本的制程完成封装，且所得的封装体可先行经过测试确定其具有良好的效能，一旦进一步用于封装模块时，便可排除该封装体有问题的可能性。
为达上述目的，本发明的一态样提供一种封装体，具有一第一表面与一相对的该第二表面，且包括：一介电层，其一侧具有一芯片设置区；一第一线路层，设置于该介电层具有该芯片设置区的该侧，且具有一第一电性连接垫与一导电盲孔，其中，该导电盲孔贯穿该介电层并电性连接该第二线路层；一第二线路层，设置于该介电层的相反侧，且具有一第二电性连接垫；至少一第一半导体芯片，设置于该芯片设置区，且具有一第一主动面、一第一被动面、以及一位于该第一主动面的第一电极垫，其中，该第一电极垫电性连接该第一电性连接垫，且该第一被动面面向该第一表面；以及一第一封装材料，模封该第一半导体芯片、该第一线路层以及该第一电性连接垫与该第一电极垫两者之间的电性连接。
本发明上述封装体，可以使用下述方法进行制造，该方法可以包括以下步骤：提供一载板，其中，该载板表面具有一离型膜；于该离型膜表面形成一导电层；于该导电层表面形成一图案化的介电层，其中，该介电层具有一盲孔；于该介电层上形成一图案化的阻层，其中，该阻层具有一开口区，对应并显露该盲孔；于该开口区及该盲孔内形成一第一线路层，其中，该第一线路层具有一第一电性连接垫与一导电盲孔；移除该阻层，以显露一芯片设置区；于该芯片设置区上放置至少一第一半导体芯片，其中，该第一半导体芯片具有一第一主动面、一第一被动面、以及一位于该第一主动面的第一电极垫，且该第一半导体芯片的该第一被动面朝向该芯片设置区；电性连接该第一电极垫与该第一电性连接垫；以一第一封装材料模封该第一半导体芯片、该第一线路层以及该第一电性连接垫与该第一电极垫两者之间的电性连接；移除该载板以及该离型膜，以显露该导电层；以及图案化该导电层，以形成一第二线路层，其中，该第二线路层具有一第二电性连接垫。
相较于现有技术，本发明于载板表面依次贴覆离型膜与金属箔，做为临时性的支持板，以方便封装过程中利用介电材料结合黄光制程与电镀制程，形成线路层及电性连接相邻两层线路层的导电盲孔。最后，即便离型膜与载板移除后，金属箔仍可保留而进一步形成另一线路层，因此若有需要线路交错配置时，则可以直接利用其中的线路层达到此目的，故此时线路层即成为一重新分配层(redistribution layer)，若有需要亦可帮助封装体的电性连接垫集中于单侧，而方便封装体与其它元件电性连接。此外，上述线路层可利用多次电镀形成多层金属结构，例如铜/镍/金的三层金属结构，此多层金属结构除了具有较高的强度之外，也有利于与半导体芯片以及其它元件电性连接。
于本发明一较佳具体实例中，上述封装体的制造方法还包括以下步骤：在该阻层形成于该介电层上之前，于该介电层表面及该盲孔内壁形成一晶种层，并再移除该阻层之后，根据该第一线路层图案化该晶种层，以显露该芯片设置区。换言之，即是所制成的封装体会包括一图案化的晶种层，该晶种层设置于该介电层与该第一线路层以及该第一线路层与该第二线路层之间，且该晶种层的图案同于该第一线路层。另外，上述封装体的制造方法亦再包括以下步骤：在第一半导体芯片放置于该芯片设置区上之前，形成一第一黏着膜于该第一被动面；以及于该第二电性连接垫的表面形成一金属接着层。换言之，上述封装体中，于该第一半导体芯片与该介电层之间设置一第一黏着膜。
本发明的另一目的是在提供一种封装模块及其制造方法，其可先行依芯片尺寸大小做一分类规划，将尺寸类似的芯片先行设计整合进行封装，以降低因尺寸差异过大所可能衍生的封装难度上升而导致良率下降，其中利用经测试且功能良好的上述封装体续行封装，透过堆栈封装体与芯片的方式制出良率佳且效能高的封装模块，其亦即成为内嵌有封装体的封装模块(package in package)。
为达成上述目的，本发明的另一态样提供一种封装模块，包括：一封装基板，具有一第三电性连接垫；一第二半导体芯片，具有一第二主动面、一第二被动面、以及一位于该第二主动面的第二电极垫，且设置于该封装基板具有该第三电性连接垫的表面；一封装体，具有一第一表面与一相对该第一表面且面对该第二主动面的该第二表面，且该封装体包括：一介电层，其一侧具有一芯片设置区；一第一线路层，设置于该介电层具有该芯片设置区的该侧，且具有一第一电性连接垫与一导电盲孔，其中，该导电盲孔贯穿该介电层并电性连接该第二线路层；一第二线路层，设置于该介电层的相反侧，且具有一第二电性连接垫；一第一半导体芯片，设置于该芯片设置区，且具有一第一主动面、一第一被动面、以及一位于该第一主动面的第一电极垫，其中，该第一电极垫电性连接该第一电性连接垫，且该第一被动面面向该第一表面；以及一第一封装材料，模封该第一半导体芯片、该第一线路层以及该第一电性连接垫与该第一电极垫两者之间的电性连接，其中，该第二电性连接垫电性连接该第三电性连接垫以及该第二电极垫；以及一第二封装材料，模封该封装体、该第二电性连接垫、该第二半导体芯片、该第二电极垫、该第三电性连接垫、该第二电性连接垫与该第三电性连接垫两者之间的电性连接以及该第二电性连接垫与该第二电极垫两者之间的电性连接。
本发明上述封装模块，可以使用下述方法进行制造，该方法可以包括以下步骤：提供一封装基板，其中，该封装基板具有一第三电性连接垫；于该封装基板具有该第三电性连接垫的表面，堆栈设置一第二半导体芯片，其中，该第二半导体芯片具有一第二主动面、一第二被动面、以及一位于该第二主动面的第二电极垫，且该第二被动面是面向该封装基板；于该第二主动面上堆栈设置一封装体，其中，该封装体具有一第一表面与一相对该第一表面且面对该第二主动面的该第二表面，且该封装体包括：一介电层，其一侧具有一芯片设置区；一第一线路层，设置于该介电层具有该芯片设置区的该侧，且具有一第一电性连接垫与一导电盲孔，其中，该导电盲孔贯穿该介电层并电性连接该第二线路层；一第二线路层，设置于该介电层的相反侧，且具有一第二电性连接垫；一第一半导体芯片，设置于该芯片设置区，且具有一第一主动面、一第一被动面、以及一位于该第一主动面的第一电极垫，其中，该第一电极垫电性连接该第一电性连接垫，且该第一被动面面向该第一表面；以及一第一封装材料，模封该第一半导体芯片、该第一线路层以及该第一电性连接垫与该第一电极垫两者之间的电性连接；电性连接该第二电性连接垫与该第三电性连接垫以及该第二电性连接垫与该第二电极垫；以及以一第二封装材料模封该封装体、该第二电性连接垫、该第二半导体芯片、该第二电极垫、该第三电性连接垫、该第二电性连接垫与该第三电性连接垫两者之间的电性连接以及该第二电性连接垫与该第二电极垫两者之间的电性连接。
于本发明上述的封装模块与其制造方法中，所使用的封装体是前文所述的本发明封装体，因此亦具有类似的优势与功效。除此之外，本发明封装模块可保护仅由第一封装材料膜封的第一半导体芯片，避免空气湿度、不当应力等外界因素造成芯片或者电性连接腐蚀失效，也可以提升封装体的结构强度，避免封装体因第一封装材料强度不足而造成其中电性连接受损。
于上述封装模块的制造方法中，在该第二半导体芯片堆栈设置于该封装基板上之前、以及在该封装体堆栈设置于该第二主动面上之前，可以包括以下步骤：于该第二被动面、以及该第二表面分别形成一第三黏着膜以及一第二黏着膜。换言之，亦将于该第二半导体芯片与该封装基板之间以及于该封装体与该第二半导体芯片之间，分别设置一第三黏着膜与一第二黏着膜，以确定各元件设置于预定位置。
此外，上述的电性连接没有特别限制，可为打线接合或覆晶接合。于本发明一较佳具体实例中，该第一电性连接垫与该第二电性连接垫两者之间的电性连接以及该第一电性连接垫与该第二电极垫两者之间的电性连接为打线接合。
附图说明
图1A至图1N是本发明实施例一制造封装体的流程示意图。
图2A至图2C是本发明实施例二制造封装模块的流程示意图。
主要元件符号说明
芯片设置区Z 第一半导体芯片16
封装体1 第一主动面16a
第一表面1a 第一被动面16b
第二表面1b 第一黏着膜160
载板9 第一电极垫161
离型膜10 线路17、31、32
第二线路层11’ 第一封装材料18
导电层11 金属接着层19
第二电性连接垫113 第二半导体芯片20
介电层12 第二主动面20a
盲孔120 第二被动面20b
晶种层13 第二电极垫201
阻层14 第三黏着膜21
开口区141 第二黏着膜22
第一线路层15 封装基板30
导电盲孔152 第二电性连接垫301
第一电性连接垫153 第二封装材料33
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，熟习此技艺的人士可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实施例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不悖离本发明的精神下进行各种修饰与变更。
本发明的实施例中所述图式均为简化的示意图。但所述图标仅显示与本发明有关的元件，其所显示的元件非为实际实施时的态样，其实际实施时的元件数目、形状等比例为一选择性的设计，且其元件布局型态可能更复杂。
实施例一
参考图1A至图1N，其是本实施例制造封装体的流程示意图。
首先，如图1A所示，提供一载板9，且于该载板9表面贴附一离型膜10。此离型膜10与该载板9的材料没有特别限制，可以使用本发明常用的材料。接着，如图1B所示，于该离型膜10表面贴附一导电层11。于本实施例中，使用厚度约为18μm的金属铜箔做为该导电层11。
如图1C所示，于该导电层11表面形成一图案化的介电层12，该介电层12的材料没有特别限制，可使用本领域常用的介电材料。接着，利用激光熔蚀(laser ablation)等方法于介电层12开设出多个盲孔120。接着，如图1E所示，于该介电层12表面及该盲孔120内壁形成一晶种层13，该晶种层13的材料没有特别限制，只要能够达到导通电流的效果即可。
然后，如图1F所示，于该晶种层13表面，利用黄光制程(photolithography)形成一图案化的阻层14，该阻层14具有一开口区141，对应并完全显露该盲孔120。于此，该阻层14所使用的材料没有特别限制，可以使用本领域常用的光阻材料。接着，如图1G所示，于该开口区141及该盲孔120内电镀形成一第一线路层15，其中，该第一线路层15具有一第一电性连接垫153与一导电盲孔152。此步骤中，可以利用多次电镀形成多层金属层结构的第一线路层15，且各层的金属材料可不同。于本实施例中，第一线路层15是一具有金层/镍层/铜层的三层结构的线路层且其中的铜层为接触晶种层13的底层，如此可以方便后续进行打线接合或其它类似方式的电性连接，亦可以增加线路层的强度。
如图1H所示，移除该阻层14，并利用蚀刻移除未被该第一线路层15所覆盖的该晶种层13，以显露该芯片设置区Z。接着，如图1I所示，准备至少一第一半导体芯片16，该第一半导体芯片16具有一第一主动面16a、一第一被动面16b、以及一位于该第一主动面16a的第一电极垫161。于第一半导体芯片16的第一被动面16b贴附一第一黏着膜160，再通过此第一黏着膜160，使该第一半导体芯片16放置于该芯片设置区Z。此亦表示该第一半导体芯片16是以该第一被动面16b设置于该芯片设置区Z。此外，该第一黏着膜160的材料没有特别限制，只要能够将该第一半导体芯片16设置于该芯片设置区Z即可。
而后，如图1J所示，使用线路17打线接合该第一电极垫161与该第一电性连接垫153。接着，如图1K所示，以一第一封装材料18模封该第一半导体芯片16、该第一线路层15以及该第一电性连接垫153与该第一电极垫161两者之间的电性连接。
如图1L所示，移除该载板9以及该离型膜10，以显露该导电层11。接着，如图1M所示，图案化该导电层11，以形成一第二线路层11’，其中，该第二线路层11’具有一第二电性连接垫113。最后，如图1N所示，于该第二电性连接垫113的表面形成一金属接着层19。该金属接着层19可为单层或多层金属结构，且其材料可依需要而定，若后续该第二电性连接垫113是用于打线接合，则可形成镍/金双层结构或化镍钯金(electroless nickel/electroless palladium/immersion gold，ENEPIG)多层结构做为该金属接着层19。
据此，所形成的封装体1，具有一第一表面1a与一相对的该第二表面1b，且包括：一介电层12，其一侧具有一芯片设置区Z；一第一线路层15，设置于该介电层12具有该芯片设置区Z的该侧，且具有一第一电性连接垫153与一导电盲孔152，其中，该导电盲孔152贯穿该介电层12并电性连接该第二线路层11’；一第二线路层11’，设置于该介电层12的相反侧，且具有一第二电性连接垫113；一第一半导体芯片16，设置于该芯片设置区Z，且具有一第一主动面16a、一第一被动面16b、以及一位于该第一主动面16a的第一电极垫161，其中，该第一电极垫161电性连接该第一电性连接垫153，且该第一被动面16b面向该第一表面1a；一第一封装材料18，模封该第一半导体芯片16、该第一线路层15以及该第一电性连接垫153与该第一电极垫161两者之间的电性连接；一图案化的晶种层13，设置于该介电层12与该第一线路层15以及该第一线路层与该第二线路层11’之间，其中，该晶种层13的图案同于该第一线路层15；一第一黏着膜160，设置于该第一半导体芯片16与该介电层12之间；以及一金属接着层19，设置于该第二电性连接垫113表面。
实施例二
参考图2A至图2C，其是本实施例制造封装模块的流程示意图。
首先，如图2A所示，提供一封装基板30以及一第二半导体芯片20，其中，该封装基板30具有一第二电性连接垫301，该第二半导体芯片20具有一第二主动面20a、一第二被动面20b、以及一位于该第二主动面20a的第二电极垫201。于该第二半导体芯片20的第二被动面20b，贴附一第三黏着膜21。
接着，如图2B所示，通过该第三黏着膜21将该第二半导体芯片20设置于该封装基板30具有该第二电性连接垫301的表面。此外，再使用一第二黏着膜22贴附于实施例一制得的封装体1的第二表面1b以及该第二半导体芯片20的该第二主动面20a之间。
最后，如图2C所示，以线路31与32分别打线接合该第二电性连接垫113与该第三电性连接垫301以及该第二电性连接垫113与该第二电极垫201，并以一第二封装材料33模封该封装体1、该第二电性连接垫113、该第二半导体芯片20、该第二电极垫201、该第三电性连接垫301、该第二电性连接垫113与该第三电性连接垫301两者之间的电性连接以及该第二电性连接垫113与该第二电极垫201两者之间的电性连接。
据此，所制得的封装模块包括：一封装基板30，具有一第三电性连接垫301；一第二半导体芯片20，具有一第二主动面20a、一第二被动面20b、以及一位于该第二主动面20a的第二电极垫201，且设置于该封装基板30具有该第三电性连接垫301的表面；一封装体1，具有一第一表面1a与一相对的该第二表面1b，且包括：一介电层12，其一侧具有一芯片设置区Z；一第一线路层15，设置于该介电层12具有该芯片设置区Z的该侧，且具有一第一电性连接垫153与一导电盲孔152，其中，该导电盲孔152贯穿该介电层12并电性连接该第二线路层11’；一第二线路层11’，设置于该介电层12的相反侧，且具有一第二电性连接垫113；至少一第一半导体芯片16，设置于该芯片设置区Z，且具有一第一主动面16a、一第一被动面16b、以及一位于该第一主动面16a的第一电极垫161，其中，该第一电极垫161电性连接该第一电性连接垫153，且该第一被动面16b面向该第一表面1a；一第一封装材料18，模封该第一半导体芯片16、该第一线路层15以及该第一电性连接垫153与该第一电极垫161两者之间的电性连接；一图案化的晶种层13，设置于该介电层12与该第一线路层15以及该第一线路层与该第二线路层11’之间，其中，该晶种层13的图案是同于该第一线路层15；一第一黏着膜160，设置于该第一半导体芯片16与该介电层12之间；以及一金属接着层19，设置于该第二电性连接垫113表面；一第二封装材料33，模封该封装体1、该第二电性连接垫113、该第二半导体芯片20、该第二电极垫201、该第三电性连接垫301、该第二电性连接垫113与该第三电性连接垫301两者之间的电性连接以及该第二电性连接垫113与该第二电极垫201两者之间的电性连接；以及一第三黏着膜21与一第二黏着膜22，分别设置于该第二半导体芯片20与该封装基板30之间以及于该封装体1与该第二半导体芯片20之间。
上述实施例仅是为了方便说明而举例而已，本发明所主张的权利范围自应以权利要求所述为准，而非仅限于上述实施例。
Claims (19)
1.一种封装模块，其特征在于，包括：
一封装基板，具有一第三电性连接垫；
一第二半导体芯片，具有一第二主动面、一第二被动面、以及一位于该第二主动面的第二电极垫，且设置于该封装基板具有该第三电性连接垫的表面；
一封装体，具有一第一表面与一相对该第一表面且面对该第二主动面的该第二表面，且该封装体包括：一介电层，其一侧具有一芯片设置区；一第一线路层，设置于该介电层具有该芯片设置区的该侧，且具有一第一电性连接垫与一导电盲孔，其中，该导电盲孔贯穿该介电层并电性连接该第二线路层；一第二线路层，设置于该介电层的相反侧，且具有一第二电性连接垫；一第一半导体芯片，设置于该芯片设置区，且具有一第一主动面、一第一被动面、以及一位于该第一主动面的第一电极垫，其中，该第一电极垫电性连接该第一电性连接垫，且该第一被动面面向该第一表面；以及一第一封装材料，模封该第一半导体芯片、该第一线路层以及该第一电性连接垫与该第一电极垫两者之间的电性连接，其中，该第二电性连接垫电性连接该第三电性连接垫以及该第二电极垫；以及
一第二封装材料，模封该封装体、该第二电性连接垫、该第二半导体芯片、该第二电极垫、该第三电性连接垫、该第二电性连接垫与该第三电性连接垫两者之间的电性连接以及该第二电性连接垫与该第二电极垫两者之间的电性连接。
2.如权利要求1所述的封装模块，其特征在于，还包括：一第三黏着膜与一第二黏着膜，分别设置于该第二半导体芯片与该封装基板之间以及于该封装体与该第二半导体芯片之间。
3.如权利要求1所述的封装模块，其特征在于，该第二电性连接垫与该第三电性连接垫两者之间的电性连接以及该第二电性连接垫与该第二电极垫两者之间的电性连接为打线接合。
4.如权利要求1所述的封装模块，其特征在于，该封装体还包括：一第一黏着膜，设置于该第一半导体芯片与该介电层之间。
5.如权利要求1所述的封装模块，其特征在于，该封装体还包括：一金属接着层，设置于该第二电性连接垫表面。
6.一种封装模块的制造方法，其特征在于，包括以下步骤：
提供一封装基板，其中，该封装基板具有一第三电性连接垫；
于该封装基板具有该第三电性连接垫的表面，堆栈设置一第二半导体芯片，其中，该第二半导体芯片具有一第二主动面、一第二被动面、以及一位于该第二主动面的第二电极垫，且该第二被动面是面向该封装基板；
于该第二主动面上堆栈设置一封装体，其中，该封装体具有一第一表面与一相对该第一表面且面对该第二主动面的该第二表面，且该封装体包括：一介电层，其一侧具有一芯片设置区；一第一线路层，设置于该介电层具有该芯片设置区的该侧，且具有一第一电性连接垫与一导电盲孔，其中，该导电盲孔贯穿该介电层并电性连接该第二线路层；一第二线路层，设置于该介电层的相反侧，且具有一第二电性连接垫；一第一半导体芯片，设置于该芯片设置区，且具有一第一主动面、一第一被动面、以及一位于该第一主动面的第一电极垫，其中，该第一电极垫电性连接该第一电性连接垫，且该第一被动面面向该第一表面；以及一第一封装材料，模封该第一半导体芯片、该第一线路层以及该第一电性连接垫与该第一电极垫两者之间的电性连接；
电性连接该第二电性连接垫与该第三电性连接垫以及该第二电性连接垫与该第二电极垫；以及
以一第二封装材料模封该封装体、该第二电性连接垫、该第二半导体芯片、该第二电极垫、该第三电性连接垫、该第二电性连接垫与该第三电性连接垫两者之间的电性连接以及该第二电性连接垫与该第二电极垫两者之间的电性连接。
7.如权利要求6所述的封装模块的制造方法，其特征在于，还包括以下步骤：在该第二半导体芯片堆栈设置于该封装基板上之前，形成一第三黏着膜于该第二被动面。
8.如权利要求6所述的封装模块的制造方法，其特征在于，包括以下步骤：在该封装体堆栈设置于该第二主动面上之前，形成一第二黏着膜于该第二表面。
9.如权利要求6所述的封装模块的制造方法，其特征在于，该第二电性连接垫与该第三电性连接垫两者之间的电性连接以及该第二电性连接垫与该第二电极垫两者之间的电性连接为打线接合。
10.如权利要求6所述的封装模块的制造方法，其特征在于，，该封装体还包括：一第一黏着膜，设置于该第一半导体芯片与该介电层之间。
11.如权利要求6所述的封装模块的制造方法，其特征在于，该封装体还包括：一金属接着层，设置于该第二电性连接垫表面。
12.一种封装体，其特征在于，具有一第一表面与一相对的该第二表面，且包括：
一介电层，其一侧具有一芯片设置区；
一第一线路层，设置于该介电层具有该芯片设置区的该侧，且具有一第一电性连接垫与一导电盲孔，其中，该导电盲孔贯穿该介电层并电性连接该第二线路层；
一第二线路层，设置于该介电层的相反侧，且具有一第二电性连接垫；
一第一半导体芯片，设置于该芯片设置区，且具有一第一主动面、一第一被动面、以及一位于该第一主动面的第一电极垫，其中，该第一电极垫电性连接该第一电性连接垫，且该第一被动面面向该第一表面；以及
一第一封装材料，模封该第一半导体芯片、该第一线路层以及该第一电性连接垫与该第一电极垫两者之间的电性连接。
13.如权利要求12所述的封装体，其特征在于，包括：一图案化的晶种层，设置于该介电层与该第一线路层以及该第一线路层与该第二线路层之间，其中，该晶种层的图案是同于该第一线路层。
14.如权利要求12所述的封装体，其特征在于，还包括：一第一黏着膜，设置于该第一半导体芯片与该介电层之间。
15.如权利要求12所述的封装体，其特征在于，还包括：一金属接着层，设置于该第二电性连接垫表面。
16.一种封装体的制造方法，其特征在于，包括以下步骤：
提供一载板，其中，该载板表面具有一离型膜；
于该离型膜表面形成一导电层；
于该导电层表面形成一图案化的介电层，其中，该介电层具有一盲孔；
于该介电层上形成一图案化的阻层，其中，该阻层具有一开口区，对应并显露该盲孔；
于该开口区及该盲孔内形成一第一线路层，其中，该第一线路层具有一第一电性连接垫与一导电盲孔；
移除该阻层，以显露一芯片设置区；
于该芯片设置区上放置一第一半导体芯片，其中，该第一半导体芯片具有一第一主动面、一第一被动面、以及一位于该第一主动面的第一电极垫，且该第一半导体芯片的该第一被动面朝向该芯片设置区；
电性连接该第一电极垫与该第一电性连接垫；
以一第一封装材料模封该第一半导体芯片、该第一线路层以及该第一电性连接垫与该第一电极垫两者之间的电性连接；
移除该载板以及该离型膜，以显露该导电层；以及
图案化该导电层，以形成一第二线路层，其中，该第二线路层具有一第二电性连接垫。
17.如权利要求16所述的封装体的制造方法，其特征在于，还包括以下步骤：在该阻层形成于该介电层上之前，于该介电层表面及该盲孔内壁形成一晶种层，并再移除该阻层之后，根据该第一线路层图案化该晶种层，以显露该芯片设置区。
18.如权利要求16所述的封装体的制造方法，其特征在于，还包括一以下步骤：在第一半导体芯片放置于该芯片设置区上之前，形成一第一黏着膜于该第一被动面。
19.如权利要求16所述的封装体的制造方法，其特征在于，还包括一以下步骤：于该第二电性连接垫的表面形成一金属接着层。
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