KR20110002074A - 3차원 실장 반도체 장치 및 그의 제조 방법 - Google Patents

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KR20110002074A
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마사미치 이시하라
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고쿠리츠 다이가쿠 호진 큐슈 코교 다이가쿠
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Abstract

배선 기판의 양면에 각종 회로 소자를 접속하기 위한 접속 패드부와 이들을 접속하는 배선 패턴을 가지고, 또한, 각각의 면의 접속 패드부 및 배선 패턴을 서로 접속하기 위한 관통 배선부를 가진다. 지지부에 지지되는 복수개의 포스트 전극을 일체로 형성한 포스트 전극 부품을 형성한다. 배선 기판의 이면에 반도체 칩을 장착하여 그 접속 패드부에 접속하고, 또한, 상기 배선 패턴의 소정의 위치에 포스트 전극 부품을 고정하여 전기적으로 접속하고, 수지 밀봉 후, 지지부를 박리하여 포스트 전극 단면 또는 그것에 접속된 이면 배선을 노출시킨다. 배선 기판의 앞면의 접속 패드부에 다른 회로 소자를 배치하여 접속한다.

Description

3차원 실장 반도체 장치 및 그의 제조 방법{Three-dimensionally integrated semiconductor device and method for manufacturing the same}
본 발명은 배선 기판의 양면에 반도체 칩을 포함하는 각종 회로 소자를 장착한 3차원 실장 반도체 장치 및 그의 제조 방법에 관한 것이다.
휴대전화에 사용되고 있는 RF(무선) 모듈 등은 고주파 특성이 대단히 중요하게 되지만, 고주파 특성으로서, 가장 민감한 부분은 반도체(LSI) 칩단과 외장형 부품간의 배선이다. 종래의 배선은 LSI 칩 본딩 와이어-패키지 기판-포스트 전극-부품단이 되어 길어진다. RF 모듈의 경우, 모듈 내 배선이 많고, 모듈의 외부 접속 단자는 적어도 좋다. 그러나, 종래의 일반적인 모듈 기술에서는 패키지의 기판측은 다층 배선이 가능해고, 배선을 많이 채용하는 것이 가능하지만, 포스트 전극측은 일반적으로 배선량을 많이 채용하는 것이 곤란하다. 또한, 신호 경로도 2차원이다. 이 신호 경로를 3차원화하면 그 만큼 신호 경로를 짧게 할 수 있고, 고주파 특성도 개선된다. 또한, 실장 면적도 소면적화할 수 있어 토털 가격 저감이 가능해진다. 이 때문에, 3차원 실장으로 하여, 신호 경로를 짧게 하는 것이 요구되고 있다.
도 21은 3차원 실장한 종래 기술에 의한 반도체 장치를 예시하는 도면이다(특허문헌 1 참조). 배선 기판의 상면에는 전극 A나 도시하지 않은 배선 등으로 구성되는 상면 배선 패턴이 형성되어 있다. 전극 A 상에는 콘덴서, 저항, 인덕터, 필터 등의 수동 소자나 능동 소자 등, 회로 소자가 실장되어 있다. 배선 기판의 하면에는 전극 B나, 이들을 접속하는 배선 등으로 구성되는 하면 배선 패턴이 형성되어 있다. 이 하면 배선 패턴은 배선 기판 상면의 전극 A와도 도시하지 않은 배선에 의해 전기적으로 접속되어 있다.
하면 배선 패턴의 전극 B에는 LSI 칩의 범프 전극이 접속되고, 또한, 다른 전극 C로 수직의 접속 구멍이 형성되고, 이 접속 구멍의 내주에는 금속 박막으로 이루어지는 접속부가 형성되어 있다. 접속부를 구성하는 금속 박막은 밀봉부 표면의 접속 구멍의 주위에 형성된 전극 D와 일체로 되어 있다.
이러한 양면 실장의 반도체 장치가 마더 기판 상에 장착되어 있다. 마더 기판 상에는 전극 E 및 접지 전극을 포함하는 배선 패턴이 형성되어 있다. 전극 E 및 접지 전극은 전극 D 및 방열체와 대면하는 위치에 형성되고, 각각 땜납 등을 사용하여 접합된다. 반도체 칩의 상면의 능동 영역에서 발생한 열은 반도체 칩의 하면으로부터 방열체 및 접지 전극을 통해서 마더 기판에 방열된다.
이와 같이, 배선 기판의 양면에 LSI 칩이라든가, 각종 회로 소자를 실장함으로써, 실장 면적을 소면적화할 수 있어 토털 가격을 저감할 수 있을 뿐만 아니라, 신호 경로를 짧게 하는 것이 가능하게 된다.
하지만, 예시하는 반도체 장치는 그의 구조가 복잡하고, 특히, 배선 기판과 마더 기판에 각각 형성되어 있는 배선 패턴간을 접속하기 위한 접속 구성에 복잡한 공정이 필요하게 된다. 일반적으로, 반도체 제조 프로세스는 LSI를 만드는 전공정과, 그것을 패키징하는 후공정으로 나누어지지만, 전공정을 커버하는 전업 메이커는 적다. 예시하는 반도체 장치의 제조는 배선 기판 상에서 전극에 접속되는 수직의 접속 구멍의 형성이나 도전성 물질의 보충 등의 처리를 하는 프로세스, 즉 전공정과 가까운 설비를 필요로 하고, 종래의 후공정 설비만으로는 할 수 없었다.
특허문헌 1 : 일본 공개특허공보2005-203633호
본 발명은 간단한 수단으로 평면 실장을 용이하게 3차원 실장으로 하고, 또한, 신호 경로를 짧게 하는 것을 목적으로 하고 있다. 또한, 전공정과 가까운 설비가 필요한 공정을 오프 라인으로 부품에 집약함으로써, 후공정 메이커도 큰 투자가 필요없이 참여할 수 있고, 금후의 시장 확대에 용이하게 추종하는 것을 가능하게 한다.
본 발명의 배선 기판의 양면에 반도체 칩을 포함하는 각종 회로 소자를 장착한 3차원 실장 반도체 장치 및 그의 제조 방법은 배선 기판의 한쪽 주면 및 다른쪽 주면의 각각에 각종 회로 소자를 접속하기 위한 접속 패드부와 이들을 접속하는 배선 패턴을 가지고, 또한, 한쪽 및 다른쪽 주면의 각각의 접속 패드부 및 배선 패턴을 서로 접속하기 위한 관통 배선부를 가진다. 지지부에 지지되는 복수개의 포스트 전극을 일체로 형성한 포스트 전극 부품을 형성한다. 배선 기판의 한쪽 주면에 있어서, 반도체 칩을 장착하여 상기 한쪽 주면 상의 접속 패드부에 접속하고, 또한, 상기 배선 패턴의 소정의 위치에 포스트 전극 부품을 고정하여 전기적으로 접속하고, 수지 밀봉 후, 지지부를 박리하여 포스트 전극 단면을 노출시킨다. 배선 기판의 다른쪽 주면에 있어서, 상기 다른쪽 주면 상의 접속 패드부에 다른 회로 소자를 배치하여 접속한다.
포스트 전극 부품은 포스트 전극에 접속되는 이면 배선을 가질 수 있고, 이 경우, 수지 밀봉 후, 지지부를 박리하였을 때는 이면 배선을 노출시킨다. 배선 기판의 한쪽 주면에 있어서, 수지 밀봉은 포스트 전극을 측면에 노출되도록 행하고, 이 노출된 포스트 전극이 그의 측면에 메니스커스를 만들도록 땜납 필렛을 형성하여, 마더 기판의 배선 패턴 위에 납땜할 수 있다.
본 발명에서는 평면 실장을 용이하게 3차원 실장으로 하는 것이 가능하게 되고, 신호 경로(LSI 칩-배선 기판-회로 소자)를 짧게 하여, 고주파 특성을 개선할 수 있다. 이것에 의해, RF(무선) 모듈의 고성능화와 소면적화를 실현할 수 있고, 휴대전화 등의 소형 전자기기의 고성능화와 고밀도 실장이 가능해진다. 고밀도 실장은 기기의 소형화 또는 저가격으로 이어진다.
또한, 본 발명에 의하면, 포스트 전극의 측면을 노출시킬 수 있고, 이것에 의해, 측면에 땜납 필렛 형성이 가능해지고, 이 때문에, 실장 강도를 각별히 강화할 수 있다.
도 1은 배선 기판(다층 유기 기판)의 이면 상에 반도체 칩(LSI 칩)을 접착하고 또 접속한 상태로 도시하는 도면.
도 2a는 배선이 있는 포스트 전극 부품의 상세를 도시하는 도면이며, 1개의 패키지를 위한 단체 패턴의 측면 단면도, 2b는 그의 사시도, 2c는 4개의 패키지를 위해서 연결한 패턴의 사시도.
도 3은 LSI 칩을 접착하고 또한 접속한 배선 기판(도 1 참조) 상에 배선이 있는 포스트 전극 부품(도 2 참조)을 접속한 상태로 도시하는 도면.
도 4는 수지 밀봉한 상태로 도시하는 도면.
도 5는 지지부(전주 모형)를 박리한 후의 상태로 도시하는 도면.
도 6은 도 5의 상하를 반전시킨 상태로 도시하는 도면.
도 7은 유기 기판의 앞면측에 각종 회로 소자를 장착한 상태로 도시하는 도면.
도 8은 유기 기판의 앞면측을 수지 밀봉한 상태로 도시하는 도면.
도 9는 본 발명의 제 2 실시형태를 설명하는 도면.
도 10은 앞면측을 수지 밀봉한 상태로 도시하는 도면.
도 11은 제 2 실시형태의 반도체 장치의 사용 예를 도시하는 평면도.
도 12는 도 11에 도시하는 반도체 모듈 A 내지 C 중 1개를 도시하는 측면 단면도.
도 13은 본 발명의 제 3 실시형태를 설명하는 도면.
도 14는 수지 밀봉 후의 상태를 도시하는 도면.
도 15는 본 발명의 제 4 실시형태를 설명하는 도면.
도 16은 수지 밀봉 후의 상태를 도시하는 도면.
도 17은 본 발명의 제 5 실시형태를 설명하는 도면.
도 18a는 도 2와는 상이한 다른 예의 배선이 있는 포스트 전극 부품을 도시하는 사시도이며, 18b는 단면도이며, 18c는 b에 도시하는 원 내의 확대도.
도 19는 본 발명의 제 6 실시형태의 3차원 실장 반도체 장치를 예시하는 도면.
도 20은 도 2 및 도 18과는 상이한 또 다른 예의 배선이 있는 포스트 전극 부품의 제조 공정을 도시하는 도면.
도 21은 3차원 실장한 종래 기술에 의한 반도체 장치를 예시하는 도면.
도 22는 포토레지스트를 사용한 전주 부품의 제조 방법을 도시하는 공정도.
이하, 예시에 기초해 본 발명을 설명한다. 본 발명의 3차원 실장 반도체 장치의 제 1 실시형태를 도 1 내지 도 8을 참조하여 설명한다. 도 1은 배선 기판(다층 유기 기판)의 이면 상에 반도체 칩(LSI 칩)이 접착하고 또한 접속한 상태로 도시하는 도면이다. 또한, 도 1에 있어서는 LSI 칩의 장착되는 도면 중의 상측을 이면(한쪽 주면)으로 하고, 후술과 같이 다른 회로 소자가 장착되는 도면 중의 하측을 앞면(다른쪽 주면)으로 하여, 이하에 설명한다. LSI 칩은 다층 유기 기판의 도면 상측에 다이 본드 재료에 의해 접착하고, 유기 기판의 최상층의 배선 패턴과는 본딩 와이어에 의해 접속하는 것으로서 예시하고 있다. 다층 유기 기판의 최상층의 배선 패턴에 본딩 와이어 접속 전극이 되는 본딩용 금속 패드부가 형성되는 동시에, 상기 패드부에 대한 배선이 형성된다.
이하, 배선 기판으로서 다층 유기 기판을 예로 하여 설명하지만, 기판의 양면측의 각각에 각종 회로 소자를 접속하기 위한 접속 패드부와 이들을 접속하는 배선, 및 양면측의 접속 패드부 및 배선을 서로 접속하기 위한 관통 배선부를 가지는 것이면, 본 발명은 다층 유기 기판에 한하지 않고, 실리콘 기판을 포함하는 어떠한 배선 기판도 사용 가능하다.
다층 또는 단층 유기 기판은 단층 2층 배선 구조나 복수층으로 이루어지는 기판의 각 층에 각각 배선 패턴을 형성한 후 이들의 기판을 접합하고, 필요에 따라서 각 층의 배선 패턴을 접속하기 위한 스루 홀을 형성한 것이다. 이 스루 홀의 내부에는 도체층이 형성되고, 이 도체층이 도면 중의 하측에 형성된 단면 전극부인 랜드와 접속되어 있다. 또, 이 랜드에는 핸더 재료를 부착시켜, 외부 접속용 범프 전극을 형성할 수 있다. 이러한 다층 또는 단층 유기 기판은 예를 들면, 「핸더 볼」이라고 불리는 작은 핸더 재료를 둥글게 한 것(범프)을 앞면에 실장한 (BGA : Ball Grid Array) 일괄 밀봉 유기 기판으로서 알려져 있다.
도 2는 판형의 지지부에 의해 일체로 연결되어 있는 배선이 있는 포스트 전극 부품의 상세를 도시하는 도면이며, 도 2a 및 2b는 1개의 패키지를 위한 단체 패턴의 측면 단면도 및 사시도를 각각 도시하고, 또한, 도 2c는 4개의 패키지를 위한 4개의 단체 패턴을 1개로 연결한 패턴의 사시도를 도시하고 있다. 지지부에 지지되는 포스트 전극뿐만 아니라, 거기에 접속되는 배선 패턴을 형성한다. 이것에 의해, 도시하는 배선이 있는 포스트 전극 부품에는 배선 패턴이 만들어져 있지만, 본 발명은 배선 패턴이 없는 포스트 전극뿐인 구성도 사용할 수 있다.
이들 단체 패턴 또는 연결 패턴은 배선 패턴 및 복수의 포스트 전극을 지지부에 의해 일체로 연결하여 구성된다. 포스트 전극은 예시한 바와 같은 원주형상에 한하지 않고, 직사각형, 다각형상 등을 포함하는 기둥형(봉형) 형상이면 좋다. 배선 패턴 및 포스트 전극은 전주법으로 제작할 수 있다.
전주법 자체는 주지의 가공법이다. 전주법이란 「전기 도금법에 의한 금속 제품의 제조·보수 또는 복제법」이며, 기본적으로는 전기 도금과 같지만, 도금 두께, 도금 피막의 분리 조작을 행하는 점이 전기 도금과는 다르다. 또한, 모형으로부터 도금 피막을 박리하여 사용할 경우, 도금 피막의 물성의 제어·관리가 중요 포인트가 된다. 전주법에 의해 성장시키는 도전성 재료의 도금 금속으로서는 니켈 또는 구리나, 니켈 합금, 또는 동합금을 포함하는 재료를 사용할 수 있다. 모형 재질로서는 스테인리스를 사용할 수 있지만, 그 이외에, 수지 밀봉을 위해서 사용하는 수지 재료와 열팽창 계수가 크게 다르지 않은 재질, 예를 들면 베이스에 구리 재료를 사용하여 표면은 도금 패턴이 박리되기 쉽도록 도금용 전기가 통할 정도의 얇은 산화막 등의 재료로 덮은 것을 사용할 수 있다. 내부 응력이 생기지 않는 도금욕의 조성이나 도금 조건을 선정할 필요가 있고, 니켈 도금의 경우, 도금욕으로서 설파민산 니켈욕이 이용되고 있다.
도 22는 포토레지스트를 사용한 전주 부품의 제조 방법을 도시하는 공정도다. 전주법은 도 22a에 도시하는 바와 같이, 스테인리스 등의 모형의 상면에 포토레지스트(부도체 피막)를 도포한다. 그 다음에, 패턴 필름을 통해서 노광하는 패턴 소결 및 그 후의 현상에 의해, 비도금 부분을 포토레지스트 패턴으로 덮은 전주용 원판을 형성한다(도 22b). 전주용 원판의 포토레지스트 패턴의 두께는 제품(포스트 전극, 또는 배선 패턴)의 두께 이상이며, 포스트 전극의 경우는 예를 들면 100㎛ 내지 300μ 전후의 두께로 한다. 계속해서, 포토레지스트 패턴의 개구부에 도금 금속이 형성된다(도 22c). 적성 온도로 유지된 도금욕(예를 들면, 설파민산 니켈액) 중에 양극측에 전주시키려고 하는 전주 금속을 넣고, 음극측에 스테인리스 등의 전주 모형을 배치한다. 음극측의 전주 모형의 표면 상에는 도 22c에 도시하는 바와 같이, 포토레지스트 패턴이 미리 형성되어 있다. 전류를 흘리면, 양극측의 전주 금속이 용출하여, 전주 모형상의 포토레지스트 패턴 개구부에 도금된다.
다음에, 도 22d에 도시하는 바와 같이, 평탄화 가공이 행하여진다. 다음에, 레지스트를 제거하면(도 22e), 레지스트 부분 이외가 그대로 배선 패턴이나 포스트 전극이 된다. 그리고, 이 도금 금속을 전주 모형으로부터 박리한다(도 22f). 형성된 도금 금속과 지지부의 박리를 열이나 압력으로 용이하게 행할 수 있는 것이 전주법의 특징이다.
도 2에 도시하는 배선이 있는 포스트 전극 부품은 도 22a 내지 22d에 도시하는 공정을 2회 반복하고, 최초의 공정에서, 배선 패턴을 형성한 후, 2회째의 공정에서 배선 패턴에 접속되는 포스트 전극을 형성한다. 그 후, 레지스트를 제거하고, 배선 패턴에 접속되는 포스트 전극을 박리하게 된다.
도 3은 LSI 칩을 접착하고 또한한 배선 기판(도 1 참조) 상에 배선이 있는 포스트 전극 부품(도 2 참조)을 접속한 상태로 도시하는 도면이다. 유기 기판의 배선 패턴의 소정의 위치(도 1에 도시하는 접속 전극용 금속 패드부)에는 포스트 전극이 고정되고 또한 전기적으로 접속된다. 포스트 전극을 고정 및 접속하는 수법으로서는 (1) 초음파에 의한 접합, (2) 은 페이스트 등의 도전성 페이스트에 의한 접속, (3) 땜납 접속, (4) 유기 기판측에 설치한 접속 전극용 금속 패드부에 오목부를 형성하는 한편, 배선이 있는 포스트 전극 부품측은 볼록부를 형성하여 삽입 압착 또는 삽입하여 코킹 방법에 의해 행할 수 있다.
도 4는 수지 밀봉한 상태로 도시하는 도면이다. 지지부에 의해 일체로 연결되어 있는 포스트 전극이 고정된 후, 이 상태로, 배선 기판의 상면은 지지부의 하면까지 트랜스퍼 몰드되거나, 또는 액상 수지(재질은 예를 들면 에폭시계)를 사용하여 수지 밀봉된다.
도 5는 지지부(전주 모형)를 박리한 후의 상태로 도시하는 도면이다. 지지부를 박리함으로써, 포스트 전극 및 그것에 접속되어 있는 이면 배선이 전기적으로 각각 분리된다. 이것에 의해 노출된 이면 배선을 외부 접속용으로서 사용할 수 있다. 또는, 이면 배선이 없는 포스트 전극 부품을 사용하였을 때는 포스트 전극 단면을 외부 접속용으로서 사용할 수 있다.
도 6은 도 5의 상하를 반전시킨 상태로 도시하는 도면이다.
도 7은 도면 중의 상측에 위치하는 유기 기판의 앞면측에 각종 회로 소자를 장착한 상태로 도시하는 도면이다. 도시와 같이, 배선 기판 상의 소정 위치에 다른 반도체 칩 IC, 저항 R, 및 콘덴서 C와 같은 회로 소자를 배치하여 접속한다. 각 회로 소자는 배선 기판(유기 기판)의 랜드 상에 통상의 기술을 사용하여 플립 칩 본드 접속된다.
도 8은 유기 기판의 앞면측을 수지 밀봉한 상태로 도시하는 도면이다. 수지 밀봉하기 전의 단계에서 완성 제품으로서 사용 가능하지만, 수지 밀봉할 수도 있다. 도면은 1개의 부품만을 도시하였지만, 실제로는 다수개 연결되어 있는 상태로 금형에 넣어서 수지를 충전한다. 이것에 의해, 트랜스퍼 몰드되거나, 또는 액상 수지(재질은 예를 들면 에폭시계)를 사용하여 수지 밀봉된다.
이 단계의 구성에 의해, 완성 제품으로서 사용 가능하지만, 이 후, 이면측(도 중의 아래쪽)의 이면 배선이 있는 소정 위치(배선 선단측)에 외부 접속용 범프 전극을 형성할 수 있다. 또는, 이면 배선이 없는 포스트 전극 부품을 사용한 경우에는 포스트 전극선 단면을 외부 접속용 외부 전극으로 할 수 있고, 또는 그 선단면에 범프 전극을 형성하고, 이것을 외부 전극으로서 사용할 수도 있다. 또, 칩 개편화를 위한 절단을 행하여, 제품으로서 완성시킨다.
다음에, 본 발명의 제 2 실시형태를 도 9 내지 도 12를 참조하여 설명한다. 이 제 2 실시형태는 포스트 전극의 위치가 수지 밀봉의 측면에 노출되어 있는 점에서만 제 1 실시형태와는 차이가 있다. 이 단계에서, 완성 제품으로서 사용 가능하지만, 또, 도 10에 도시하는 바와 같이, 앞면측을 수지 밀봉할 수도 있고, 또한, 이면 배선이 있는 소정 위치에 외부 접속용 범프 전극을 형성할 수 있다.
도 11은 제 2 실시형태의 반도체 장치의 사용 예를 도시하는 평면도이며, 또한, 도 12는 도 11에 도시하는 반도체 모듈 A 내지 C의 1개를 도시하는 측면 단면도다. 도시와 같이, 마더 기판의 배선 패턴 위에 반도체 모듈 A 내지 C 및 콘덴서 등의 회로 소자를 배치하고, 납땜 등에 의해 전기적, 기계적으로 접속한다. 이 때, 도 12에 도시하는 바와 같이, 수지 밀봉의 측면에 노출된 포스트 전극 측면에 메니스커스(액체 표면이 표면 장력 등의 힘에 의해 곡선 등으로 변형한 형상)를 만들도록, 포스트 전극 측면에 땜납 필렛(땜납 응고 후, 접속부에 형성되는 땜납 표면의 형상)를 형성하고, 접속 강도를 증대시킬 수 있다.
다음에, 본 발명의 제 3 실시형태를 도 13 내지 도 14를 참조하여 설명한다. 이 제 3 실시형태는 LSI 칩이 배선 기판에 대하여 플립 칩 접속되어 있는 점에서만, 제 1 실시형태는 다르다. 포스트 전극은 제 1 실시형태와 마찬가지로, 수지 밀봉 내부에 내장되어 있다. LSI 칩은 배선 기판(유기 기판)의 도면 중의 하측에 위치하는 최상층의 배선 패턴에 통상의 기술을 사용하여 플립 칩 본드 접속되어 있다. 도 13은 앞면을 수지 밀봉하기 전의 상태를 도시하고, 또한, 도 14는 수지 밀봉 후의 상태를 도시하고 있다. 어느 쪽의 상태나 완성 제품으로서 사용 가능하다.
다음에, 본 발명의 제 4 실시형태를, 도 15 내지 도 16을 참조하여 설명한다. 이 제 4 실시형태는 LSI 칩이 배선 기판에 대하여 플립 칩 접속되어 있는 점에서만 제 2 실시형태는 다르다. 포스트 전극은 제 2 실시형태와 마찬가지로, 측면이 수지 밀봉 외부에 노출되어 있다. 도 15는 앞면을 수지 밀봉하기 전의 상태를 도시하고, 또한, 도 16은 수지 밀봉 후의 상태를 도시하고 있다. 어느 쪽의 상태나 완성 제품으로서 사용 가능하다.
도 17은 본 발명의 제 5 실시형태를 설명하는 도면이다. 도 13과 동일하게 하여, 배선 기판(유기 기판)의 앞면측에 회로 소자 IC를 장착한 후, 이면측과 마찬가지로, 앞면측에도 도 2에 도시한 바와 같은 배선이 있는 포스트 전극 부품을 접속 고정한다. 이 후, 상기한 예와 마찬가지로, 앞면측을 수지 밀봉하고, 또한, 지지판을 박리한다. 그 후, 앞면 배선에 대하여 각종 회로 소자(저항 R, 콘덴서 C)를 플립 칩 본드 접속한다. 이것에 의해, 회로 소자가 3단으로 적층된 반도체 장치를 구성할 수 있다. 또한, 동일하게 하여 다른 배선이 있는 포스트 전극 부품을 적층하면, 4단 이상으로 다단으로 접속하는 것도 가능하게 된다.
도 18은 도 2와는 상이한 다른 예의 배선이 있는 포스트 전극 부품을 도시하는 도면이다. 도 18a는 배선이 있는 포스트 전극 부품을 도시하는 사시도이며, 18b는 단면도이며, 18c는 18b에 도시하는 원 내의 확대도이다. 이 배선이 있는 포스트 전극 부품의 지지부에 스테인리스(SUS)를 사용할 수 있다. 예시하는 지지부는 그 한쪽의 전체면에 폴리이미드 테이프 등으로 대표되는 박막 필름의 절연 기재에 의해 작성한 테이프를 박리 가능의 접착제를 사용하여 붙인다. 지지부와 테이프는 후의 공정에서 서로 박리된다. 이 때문에, 예를 들면 리플로 온도보다 고온(몰드 온도 이상)을 가하면, 지지부와 테이프가 박리되기 쉬운 처리를 미리 행하여 둔다. 예를 들면 열 캡슐이 있는 접착제, 또는 지지부로서 광을 투과하는 재료(내열 저열팽창 유리 등)로 하고, 자외선 박리형 접착제를 사용한다. 또는 열가소성의 접착제라도 좋다.
또한, 이 테이프 상에 배선 패턴이 되어야 할 금속의 시드층을 형성하여, 메탈이 있는 테이프를 형성한다. 이 시드층으로서는 예를 들면, 구리 도금을 가능하게 하는 금, 은, 구리, 파라듐박을 사용할 수 있다. 배선층의 패턴은 시드층 상에 레지스트를 도포하고, 패턴을 노광, 현상하여 더욱 에칭을 행하고, 레지스트를 제거하여 완성시킨다. 이 시드층 상에 도금에 의해 배선층을 성장시킨다. 또 그 위에 포스트 전극부 형성을 위해서 레지스트 도포와 현상을 행하고, 포스트부를 도금 성장시킨다. 또는, 배선부는 나노 금속 입자로 직접 시드층을 패터닝(상기한 금속 입자 배선 참조)하여 리소그래피 공정을 생략할 수도 있다. 또한 그 위에 포스트 전극부 형성을 위해서 레지스트 도포와 현상을 행하고, 포스트부를 도금 성장시킨다. 또는 동박이 있는 테이프를 리소그래피 가공하여 배선 패턴을 형성하고, 또한 그 위에 포스트 전극부 형성을 위해서 레지스트 도포와 현상을 행하고, 포스트부를 도금 성장시킨다. 이것에 의해, 배선이 있는 포스트 전극 부품이 완성된다.
도 19는 본 발명의 제 6 실시형태를 설명하는 도면이다. 도 19는 도 8에 예시하는 3차원 실장 반도체 장치에 절연 기재 및 외부 전극을 부가한 것에 상당한다. 도 18에 예시하는 배선이 있는 포스트 전극 부품은 상술한 예와 마찬가지로, LSI 칩을 접착하고 또 접속한 배선 기판 상에 접속, 고정되어, 수지 밀봉된다. 이 후, 지지부가 박리되게 되지만, 이 때, 예를 들면, 소정의 고온을 가함으로써, 지지부만이 박리되고, 절연 기재는 남는다. 노출된 절연 기재는 완성 제품의 보호막으로서 기능한다. 이 후, 이면에 있어서는 절연 기재에 구멍을 뚫고, 개구에 의해 노출된 이면 배선과 접속되는 외부 전극을 형성한다. 마찬가지로, 도 18에 예시하는 배선이 있는 포스트 전극 부품은 각각, 도 10, 도 14, 도 16, 도 17에 도시하는 제 2 내지 제 5 실시형태의 3차원 실장 반도체 장치에도 적용하여, 보호막으로서 기능하는 절연 기재를 구비하는 것이 가능하게 된다.
도 20은 도 2 및 도 18과는 상이한 또 다른 예의 배선이 있는 포스트 전극 부품의 제조 공정을 도시하는 도면이다. 도 18에 도시하는 절연 기재로서, 표면에 솔더 레지스트를 부착시킨 얇은 유리 에폭시 기판을 사용할 수 있다. 이 배선이 있는 포스트 전극 부품의 제조를 위해서, 우선, 도 20a에 도시하는 바와 같이, 유리 에폭시 기판의 한쪽 면(앞면)에 포스트 전극과 배선을 형성하는 동시에, 다른쪽 면(이면)에도 배선을 형성한다. 이 양쪽 배선은 기판관통 배선에 의해 접속되어 있다. 이 양쪽 배선 및 기판 관통 배선에 의해, 포스트 전극으로부터 외부 전극 위치까지의 경로를 결선하고, 외부 전극 위치를 포스트 전극 위치와는 다른 임의의 위치로 배치 전환한다.
다음에, 20b에 도시하는 바와 같이, 외부 전극 위치에 개구부를 형성한 솔더 레지스트를 도포한다. 한편, 20c는 박리 가능의 접착제를 도포한 지지부를 도시하고 있다. 이 지지부 및 접착제 자체는 도 18을 참조하여 설명한 것과 같은 것을 사용할 수 있다.
다음에, 이 접착제를 도포한 지지부 위에 20b에 도시하는 구성을 상하 반전시켜 붙인다. 이것에 의해, 배선이 있는 포스트 전극 부품이 완성된다. 이 배선이 있는 포스트 전극 부품도 또한 도 18에 예시하는 것과 동일하게 사용 가능하지만, 예를 들면, 도 19에 도시하는 바와 같은 3차원 실장 반도체 장치에 내장되었을 때는 그 제조 중에 지지부는 박리되어 제거된다. 그 때, 솔더 레지스트가 보호막으로서 남는다. 솔더 레지스트에는 상기한 바와 같이, 이미 외부 전극용 개구부가 개구되어 있기 때문에, 이 개구부를 통해서 배선이 있는 포스트 전극 부품의 배선에 접속된 외부 전극을 설치한다.
배선 기판(도 1 참조)으로서 유리 에폭시 기판을 사용할 경우, 배선이 있는 포스트 전극 부품도 또한 동일 기판 메이커에 의해 제조 가능하게 되고, 스루풋이 대폭 단축되어, 코스트 다운에 공헌할 수 있다는 이점이 있다. 지지부는 될 수 있는 한 양면 배선의 유리 에폭시 기판을 얇게 하고, 패키지의 마무리도 얇게 하기 위해서 필요하게 된다.
이상, 본 개시에서 몇가지의 실시형태를 단지 예시로서 상세하게 설명했지만, 본 발명의 신규의 교시 및 유리한 효과로부터 실질적으로 벗어나지 않고, 그 실시형태에는 많은 개변 예가 가능하다.

Claims (21)

  1. 배선 기판의 양면에 반도체 칩을 포함하는 각종 회로 소자를 장착한 3차원 실장 반도체 장치에 있어서,
    상기 배선 기판은 한쪽 주면 및 다른쪽 주면의 각각에 각종 회로 소자를 접속하기 위한 접속 패드부와 이들을 접속하는 배선 패턴을 가지고, 또한, 한쪽 및 다른쪽 주면의 각각의 접속 패드부 및 배선 패턴을 서로 접속하기 위한 관통 배선부를 가지고,
    상기 배선 기판의 한쪽 주면에 있어서, 반도체 칩을 장착하여 상기 한쪽 주면 상의 접속 패드부에 접속하고, 또한, 상기 배선 패턴의 소정의 위치에, 지지부에 지지되는 복수개의 포스트 전극을 일체로 형성한 포스트 전극 부품을 고정하여 전기적으로 접속하고, 수지 밀봉 후에 상기 지지부를 박리함으로써, 상기 포스트 전극 단면을 노출시키고,
    상기 배선 기판의 다른쪽 주면에 있어서, 상기 다른쪽 주면 상의 접속 패드부에 다른 회로 소자를 배치하여, 접속하는 것으로 구성되는 3차원 실장 반도체 장치.
  2. 제 1 항에 있어서, 상기 포스트 전극 부품은 상기 포스트 전극에 접속되는 배선을 가지고, 상기 지지부를 박리하였을 때는 상기 배선을 노출시키는 3차원 실장 반도체 장치.
  3. 제 2 항에 있어서, 상기 포스트 전극 및 그것에 접속되는 배선은 상기 지지부 위에 박리 가능의 접착제에 의해 붙인 절연 기재 위에 형성되고, 상기 지지부를 박리함으로써 노출된 절연 기재를 보호막으로서 사용하고, 또한, 이 보호막에 구멍을 뚫고, 개구에 의해 노출된 상기 배선과 접속되는 외부 전극을 설치한 3차원 실장 반도체 장치.
  4. 제 3 항에 있어서, 상기 절연 기재는 유리 에폭시 기판 및 그 위에 형성되는 배선을 덮는 솔더 레지스트이며, 상기 지지부를 박리함으로써 노출된 솔더 레지스트를 보호막으로서 사용하고, 또한, 이 보호막에 뚫은 개구를 통해서 상기 배선과 접속되는 외부 전극을 설치한 3차원 실장 반도체 장치.
  5. 제 1 항에 있어서, 상기 배선 기판의 다른쪽 주면에 있어서, 상기 다른 회로 소자를 수지 밀봉한 3차원 실장 반도체 장치.
  6. 제 1 항에 있어서, 상기 배선 기판의 한쪽 주면에 있어서, 상기 수지 밀봉은 상기 포스트 전극을 측면에 노출되도록 행하는 3차원 실장 반도체 장치.
  7. 제 6 항에 있어서, 상기 측면에 노출된 포스트 전극이 그의 측면에 메니스커스를 만들도록 땜납 필렛을 형성하여, 마더 기판의 배선 패턴 위에 납땜되는 3차원 실장 반도체 장치.
  8. 제 1 항에 있어서, 상기 반도체 칩은 상기 한쪽 주면 상의 접속 패드부에 본딩 와이어 접속, 또는, 플립 칩 접속되는 3차원 실장 반도체 장치.
  9. 제 1 항에 있어서, 상기 각종 회로 소자는 3단 이상의 다단으로 적층된 3차원 실장 반도체 장치.
  10. 배선 기판의 양면에 반도체 칩을 포함하는 각종 회로 소자를 장착한 3차원 실장 반도체 장치의 제조 방법에 있어서,
    상기 배선 기판은 한쪽 주면 및 다른쪽 주면의 각각에 각종 회로 소자를 접속하기 위한 접속 패드부와 이들을 접속하는 배선 패턴을 가지고, 또한, 한쪽 및 다른쪽 주면의 각각의 접속 패드부 및 배선 패턴을 서로 접속하기 위한 관통 배선부를 가지고,
    지지부에 지지되는 복수개의 포스트 전극을 일체로 형성한 포스트 전극 부품을 형성하고,
    상기 배선 기판의 한쪽 주면에 있어서, 반도체 칩을 장착하여 상기 한쪽 주면 상의 접속 패드부에 접속하고, 또한, 상기 배선 패턴의 소정의 위치에 상기 포스트 전극 부품을 고정하여 전기적으로 접속하고, 수지 밀봉 후, 상기 지지부를 박리하여 상기 포스트 전극 단면을 노출시키고,
    상기 배선 기판의 다른쪽 주면에 있어서, 상기 다른쪽 주면 상의 접속 패드부에 다른 회로 소자를 배치하여, 접속하는 것으로 구성되는 3차원 실장 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서, 상기 포스트 전극 부품은 상기 포스트 전극에 접속되는 배선을 가지고, 수지 밀봉 후, 상기 지지부를 박리하였을 때는 상기 배선을 노출시키는 3차원 실장 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서, 상기 포스트 전극 및 그것에 접속되는 배선은 상기 지지부 위에 박리 가능한 접착제에 의해 붙인 절연 기재 위에 형성되고, 수지 밀봉 후, 상기 지지부를 박리함으로써 노출된 절연 기재를 보호막으로서 사용하고, 또한, 이 보호막에 구멍을 뚫고, 개구에 의해 노출된 상기 배선과 접속되는 외부 전극을 설치한 3차원 실장 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서, 상기 절연 기재는 유리 에폭시 기판 및 그 위에 형성되는 배선을 덮는 솔더 레지스트이며, 수지 밀봉 후, 상기 지지부를 박리함으로써 노출된 솔더 레지스트를 보호막으로서 사용하고, 또한, 이 보호막에 뚫은 개구를 통해서 상기 배선과 접속되는 외부 전극을 설치한 3차원 실장 반도체 장치의 제조 방법.
  14. 제 10 항에 있어서, 상기 배선 기판의 다른쪽 주면에 있어서, 상기 다른 회로 소자를 수지 밀봉한 3차원 실장 반도체 장치의 제조 방법.
  15. 제 10 항에 있어서, 상기 배선 기판의 한쪽 주면에 있어서, 상기 수지 밀봉은 상기 포스트 전극을 측면에 노출되도록 행하는 3차원 실장 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서, 상기 측면에 노출된 포스트 전극이 그의 측면에 메니스커스를 만들도록 땜납 필렛을 형성하여, 마더 기판의 배선 패턴 위에 납땜되는 3차원 실장 반도체 장치의 제조 방법.
  17. 제 10 항에 있어서, 상기 반도체 칩은 상기 한쪽 주면 상의 접속 패드부에 본딩 와이어 접속, 또는, 플립 칩 접속되는 3차원 실장 반도체 장치의 제조 방법.
  18. 제 10 항에 있어서, 상기 각종 회로 소자는 3단 이상의 다단으로 적층된 3차원 실장 반도체 장치의 제조 방법.
  19. 배선 기판의 양면에 반도체 칩을 포함하는 각종 회로 소자를 장착한 3차원 실장 반도체 장치에 있어서,
    상기 배선 기판은 한쪽 주면 및 다른쪽 주면의 각각에 각종 회로 소자를 접속하기 위한 접속 패드부와 이들을 접속하는 배선 패턴을 가지고, 또한, 한쪽 및 다른쪽 주면의 각각의 접속 패드부 및 배선 패턴을 서로 접속하기 위한 관통 배선부를 가지고,
    상기 배선 기판의 한쪽 주면에 있어서, 반도체 칩을 장착하여 상기 한쪽 주면 상의 접속 패드부에 접속하고, 또한, 상기 배선 패턴의 소정의 위치에 복수개의 포스트 전극을 전기적으로 접속하고, 그 포스트 전극 단면이 노출되도록 수지 밀봉하고,
    상기 배선 기판의 다른쪽 주면에 있어서, 상기 다른쪽 주면 상의 접속 패드부에 다른 회로 소자를 배치하여, 접속하는 것으로 구성되는 3차원 실장 반도체 장치.
  20. 배선 기판의 양면에 반도체 칩을 포함하는 각종 회로 소자를 장착한 3차원 실장 반도체 장치에 있어서,
    상기 배선 기판은 한쪽 주면 및 다른쪽 주면의 각각에 각종 회로 소자를 접속하기 위한 접속 패드부와 이들을 접속하는 배선 패턴을 가지고, 또한, 한쪽 및 다른쪽 주면의 각각의 접속 패드부 및 배선 패턴을 서로 접속하기 위한 관통 배선부를 가지고,
    상기 배선 기판의 한쪽 주면에 있어서, 반도체 칩을 장착하여 상기 한쪽 주면 상의 접속 패드부에 접속하고, 또한, 상기 배선 패턴의 소정의 위치에 절연 기재와 배선을 배면에 구비한 복수개의 포스트 전극을 전기적으로 접속하고, 그의 포스트 전극 단면이 노출되도록 수지 밀봉하고,
    상기 배선 기판의 다른쪽 주면에 있어서, 상기 다른쪽 주면 상의 접속 패드부에 다른 회로 소자를 배치하여, 접속하는 것으로 구성되는 3차원 실장 반도체 장치.
  21. 제 20 항에 있어서, 상기 절연 기재는 유리 에폭시 기판 및 그 위에 형성되는 배선을 덮는 솔더 레지스트이며, 상기 솔더 레지스트를 보호막으로서 사용하고, 또한, 이 보호막에 뚫은 개구를 통해서 상기 배선과 접속되는 외부 전극을 설치한 3차원 실장 반도체 장치.
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