JP2004356133A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】半導体チップが複数層に積層された構造を有する半導体装置の厚さを低減する。
【解決手段】配線パターン2が配設された基板1に、複数層の半導体チップ11,21および31が順次実装される。第1層の半導体チップ11は、半導体ウェハから切り出された時の厚さのものが実装され、さらに封止材4による封止がなされた後に、その上面(非実装面)が研磨されることにより薄くされる。つぎに第2層の半導体チップ21が実装され、封止された後に、研磨により薄くされる。以下同様の工程を通じて、積層構造の厚さを低減した半導体装置が得られる。
【選択図】 図3
【解決手段】配線パターン2が配設された基板1に、複数層の半導体チップ11,21および31が順次実装される。第1層の半導体チップ11は、半導体ウェハから切り出された時の厚さのものが実装され、さらに封止材4による封止がなされた後に、その上面(非実装面)が研磨されることにより薄くされる。つぎに第2層の半導体チップ21が実装され、封止された後に、研磨により薄くされる。以下同様の工程を通じて、積層構造の厚さを低減した半導体装置が得られる。
【選択図】 図3
Description
【0001】
【発明の属する技術分野】
本発明は、複数層に積層された半導体チップを有する半導体装置および半導体装置の製造方法に関する。
【0002】
【従来の技術】
従来において、集積回路が作り込まれた半導体素子(IC:Integrated Circuit)は、ワイヤボンディングあるいはフリップチップ実装を用いて基板に搭載されていた。しかしながら、多数の半導体素子を備える半導体モジュールを構成する場合に、半導体素子を平面上に並べて実装するのみでは、実装面積の増大を招き、モジュールの小型化が図れないという問題点があった。この問題を解消する技術として、例えば特許文献1に記載されるように、集積回路が作り込まれた半導体チップを複数層に積層させた積層構造の半導体装置が知られている。
【0003】
【特許文献1】
特開2002−33443公報
【0004】
【発明が解決しようとする課題】
しかしながら、特許文献1に開示される従来技術では、各層の半導体チップの厚さが積み上げられることにより、積層構造全体の厚さが大きくなるという問題点があった。
【0005】
本発明は、上記の問題点に鑑みてなされたもので、半導体チップが複数層に積層された構造を有する半導体装置およびその製造方法において、積層構造の厚さを低減する技術を提供することを目的とする。
【0006】
【課題を解決するための手段】
請求項1に記載の発明は、半導体装置であって、配線パターンと、前記配線パターンの一方主面側に積層され、各々に集積回路が作り込まれた複数層の半導体チップと、前記配線パターンの他方主面側の少なくとも一部が露出するように、前記配線パターンと前記複数層の半導体チップとを封止する封止材と、を備え、前記複数層の半導体チップの各々は、その電極が前記配線パターンに接続されるようにフリップチップ実装されており、前記複数層のうち少なくとも、前記配線パターンから最も離れた層以外のすべての層の半導体チップの各々は、その母体となった半導体ウェハよりも薄くなるように研磨されているものである。
【0007】
この発明によれば、半導体チップが複数層に積層され、かつ配線パターンの主面の少なくとも一部が露出する半導体装置が実現する。したがって、この半導体装置を、あたかも配線パターンの露出面を電極とする集積度の高い単一のCSP(Chip Size Package)であるかのように使用することができる。また、最上層以外の層の半導体チップが、その母体となった半導体ウェハよりも薄くなるように研磨されているので、積層構造全体の厚さが低減される。すなわち、厚さ方向の回路の集積度をも高めた半導体装置が得られる。
【0008】
請求項2に記載の発明は、請求項1に記載の半導体装置であって、前記配線パターンの前記他方主面側に配置され、集積回路が作り込まれた別の半導体チップと、前記配線パターンの前記他方主面側の少なくとも一部が露出するように、前記配線パターンと前記別の半導体チップとを封止する別の封止材と、をさらに備え、前記別の半導体チップは、その電極が前記配線パターンに接続されるようにフリップチップ実装されているものである。
【0009】
この発明によれば、配線パターンの露出面側に別の半導体チップが実装されているので、同一の装置面積を保ちつつ回路の集積度がさらに高められる。
【0010】
請求項3に記載の発明は、請求項1に記載の半導体装置であって、前記配線パターンの前記他方主面側に積層され、各々に集積回路が作り込まれた別の複数層の半導体チップと、前記配線パターンの前記他方主面側の少なくとも一部が露出するように、前記配線パターンと前記別の複数層の半導体チップとを封止する別の封止材と、を備え、前記別の複数層の半導体チップの各々は、その電極が前記配線パターンに接続されるようにフリップチップ実装されており、前記別の複数層のうち少なくとも、前記配線パターンから最も離れた層以外のすべての層の半導体チップの各々は、その母体となった半導体ウェハよりも薄くなるように研磨されているものである。
【0011】
この発明によれば、配線パターンの露出面側にも半導体チップが複数層に積層されているので、装置面積を同一に保ちつつ、回路の集積度をさらに高めることができる。また、配線パターンの露出面側においても、最上層以外の層の半導体チップが、その母体となった半導体ウェハよりも薄くなるように研磨されているので、積層構造全体の厚さが低減される。
【0012】
請求項4に記載の発明は、半導体装置であって、配線パターンが配設された基板と、前記基板の上に積層され、各々に集積回路が作り込まれた複数層の半導体チップと、前記複数層の半導体チップと前記基板との間の空隙を埋めるように封止する封止材と、を備え、前記複数層の半導体チップの各々は、その電極が前記配線パターンに接続されるように前記基板にフリップチップ実装されており、前記複数層のうち少なくとも、最上層以外のすべての層の半導体チップの各々は、その母体となった半導体ウェハよりも薄くなるように研磨されており、前記基板が主面から突起した突起部を有しており、前記配線パターンが前記突起部を覆う電極膜を含んでおり、前記電極膜を含めた前記突起部は、前記第1層の半導体チップの上面を超えない高さであり、第2層の半導体チップは、その電極が前記電極膜に接続されているものである。
【0013】
この発明によれば、半導体チップが複数層に積層され、最上層以外の層の半導体チップが、その母体となった半導体ウェハよりも薄くなるように研磨されているので、積層構造全体の厚さが低減された半導体装置が実現する。すなわち、厚さ方向の回路の集積度をも高めた半導体装置が得られる。さらに、電極膜で覆われた突起部を有する基板が用いられ、第2層の半導体チップの電極が電極膜に接続されているので、第2層の半導体チップのバンプの高さが低減される。すなわち、製造工程が容易化される。また、電極膜を含めた突起部の高さが第1層の半導体チップの上面を超えない範囲であるので、製造工程において、半導体ウェハと同等厚さの第1層の半導体チップを実装した後に、その上面を研磨することにより第1層の半導体チップを薄くすることが、突起部およびその電極膜と干渉することなく容易に行い得る。
【0014】
請求項5に記載の発明は、半導体装置であって、配線パターンが配設された基板と、前記基板の上に積層され、各々に集積回路が作り込まれた複数層の半導体チップと、前記基板の上に配置され、最上層の半導体チップの下方に位置するディスクリート部品と、前記複数層の半導体チップと前記ディスクリート部品と前記基板との間の空隙を埋めるように封止する封止材と、を備え、前記複数層の半導体チップの各々は、その電極が前記配線パターンに接続されるように前記基板にフリップチップ実装されており、前記複数層のうち少なくとも、最上層以外のすべての層の半導体チップの各々は、その母体となった半導体ウェハよりも薄くなるように研磨されており、前記ディスクリート部品は、その電極が前記配線パターンに接続されるように前記基板に実装されているものである。
【0015】
この発明によれば、半導体チップが複数層に積層され、最上層以外の層の半導体チップが、その母体となった半導体ウェハよりも薄くなるように研磨されているので、積層構造全体の厚さが低減された半導体装置が実現する。すなわち、厚さ方向の回路の集積度をも高めた半導体装置が得られる。さらに、ディスクリート部品が実装されているので、半導体装置は、ディスクリート部品と各半導体チップとの間の配線距離を短くしたディスクリート部品内蔵型のモジュールとして機能する。また、ディスクリート部品は最上層の半導体チップの下方に位置するように実装されているので、ディスクリート部品のために積層構造の厚さが増大しない。
【0016】
請求項6に記載の発明は、請求項1ないし5のいずれかに記載の半導体装置であって、前記半導体チップのすべてが、その母体となった半導体ウェハよりも薄くなるように研磨されているものである。
【0017】
この発明によれば、半導体チップのすべてが、その母体となった半導体ウェハよりも薄くなるように研磨されているので、積層構造全体の厚さがさらに低減される。すなわち、厚さ方向の回路の集積度がさらに高められる。
【0018】
請求項7に記載の発明は、半導体装置の製造方法であって、集積回路が作り込まれた半導体チップが複数層に積層された構造を有する半導体装置を製造する方法であって、(a)集積回路が作り込まれた第1層の半導体チップを、その電極が基板に配設された配線パターンに接続されるように、前記基板にフリップチップ実装する工程と、(b)前記第1層の半導体チップと前記基板との間の空隙を埋めるように封止材で封止する工程と、(c)以下の工程(c1)〜(c3)を、整数kについてk=2からk=K(ただしK≧2)まで順次行う工程と、を備え、前記工程(c1)〜(c3)が、(c1)第k−1層の半導体チップの上面を研磨することにより前記第k−1層の半導体チップを薄くする工程、(c2)集積回路が作り込まれた第k層の半導体チップを、薄くされた前記第k−1層の半導体チップの上方に位置するように、且つその電極が前記配線パターンに接続されるように、前記基板にフリップチップ実装する工程、および(c3)前記第k層の半導体チップと前記基板との間の空隙を埋めるように前記封止材で封止する工程、であるものである。
【0019】
この発明によれば、最上層以外の層の半導体チップが、その上面を研磨されることにより薄くされ、その後に次の層の半導体チップが実装されるので、積層構造全体の厚さが低減される。すなわち、厚さ方向の回路の集積度をも高めた半導体装置が実現する。さらに、各層の半導体チップは、薄くされる前のものが実装されるので、半導体チップの撓みによる取扱いの困難性が解消され、製造工程が容易化される。さらに、研磨される半導体チップは、実装後に封止されることにより、まず基板に固定され、その後に研磨されるので、研磨工程も容易に行われ得る。
【0020】
さらに、各層の半導体チップは、その電極が基板の配線パターンに接続されるように基板にフリップチップ実装されるので、各層の半導体チップは、それより下層の半導体チップを内側に収納するように実装されることとなる。このため、各層の半導体チップと基板との間の空隙を埋める封止によって、当該半導体チップが基板に直接に固定されるとともに、当該半導体チップより下層の半導体チップが封止材の内部に埋め込まれる。したがって、薄くされて機械的強度が弱まっている下層の半導体チップに加重を過度に付加することなく、また下層の半導体チップを保護しつつ研磨工程を実施することができ、さらに装置完成後においても、最上層より下層の薄い半導体チップが保護される。
【0021】
請求項8に記載の発明は、請求項7に記載の半導体装置の製造方法であって、前記工程(c)が、(c4)k=Kであるkについての前記工程(c3)の後に、前記第K層の半導体チップの上面を研磨することにより前記第K層の半導体チップを薄くする工程を、さらに備えるものである。
【0022】
この発明によれば、最上層の半導体チップも研磨により薄くされるので、積層構造全体の厚さがさらに低減され、厚さ方向の回路集積度がさらに高められる。
【0023】
請求項9に記載の発明は、請求項7または8に記載の半導体装置の製造方法であって、前記基板が主面から後退した凹部を有しており、前記工程(a)は、前記第1層の半導体チップを前記凹部の底面にフリップチップ実装し、k=2からk=Kまでの各kについての前記工程(c2)は、前記第k層の半導体チップを、その電極が前記基板の凹部でない領域に配設された配線パターンに接続されるようにフリップチップ実装し、前記凹部は、薄くされた後の前記第1層の半導体チップの上面が前記配線パターンを含めた前記凹部の縁よりも低くならない深さであるものである。
【0024】
この発明によれば、第1層の半導体チップが基板凹部の底面に実装され、第1層より上層の半導体チップが、基板の凹部以外の領域に配設された配線パターンに接続されるように実装されるので、第1層より上層の半導体チップのバンプの高さが低減される。また、凹部の深さが、薄くされた後の第1層の半導体チップの上面が配線パターンを含めた凹部の縁よりも低くならない範囲であるので、第1層の半導体チップの研磨を、基板と干渉することなく容易に行うことができる。
【0025】
請求項10に記載の発明は、請求項7または8に記載の半導体装置の製造方法であって、前記基板が折り曲げ可能なフィルム基板であり、k=2からk=Kまでの少なくとも1つのkについての前記工程(c2)が、(c2−1)前記フィルム基板を型に嵌め込むことにより、前記フィルム基板のうち薄くされた前記第k−1層の半導体チップが実装されている領域が後退するように、前記フィルム基板を折り曲げて凹部を形成する工程と、(c2−2)前記第k層の半導体チップを、その電極が前記フィルム基板の前記凹部以外の領域に配設された配線パターンに接続されるようにフリップチップ実装する工程と、を備えるものである。
【0026】
この発明によれば、フィルム基板を折り曲げることにより、半導体チップがすでに実装されている領域を凹部に後退させて、新たな層の半導体チップが、凹部以外の領域に配設された配線パターンに接続されるように実装されるので、上記の新たな層以上の層の半導体チップのバンプの高さが低減される。また、フィルム基板を型に嵌め込むことにより凹部が形成されるので、上記の新たな層以上の層の半導体チップの実装を容易に行うことができる。
【0027】
請求項11に記載の発明は、請求項7または8に記載の半導体装置の製造方法であって、前記基板が折り曲げ可能なフィルム基板であり、前記第1層ないし第K−1層のうち少なくとも一つの層である第n層の半導体チップを前記基板にフリップチップ実装する前記工程(a)または(c2)が、(x1)前記フィルム基板を型に嵌め込むことにより、前記フィルム基板を折り曲げて凹部を形成する工程と、(x2)前記第n層の半導体チップを前記凹部の底面にフリップチップ実装する工程と、を備え、前記凹部は、薄くされた後の前記第n層の半導体チップの上面が前記配線パターンを含めた前記凹部の縁よりも低くならない深さであり、第n+1層の半導体チップを前記基板にフリップチップ実装する前記工程(c2)が、前記第n+1層の半導体チップを、その電極が前記フィルム基板の前記凹部以外の領域に配設された配線パターンに接続されるようにフリップチップ実装するものである。
【0028】
この発明によれば、フィルム基板を折り曲げることにより凹部を形成し、ある層(第n層)の半導体チップが凹部の底面に実装され、つぎの層(第n+1層)の半導体チップが、その電極が凹部以外の領域に配設された配線パターンに接続されるように実装されるので、第n+1層以上の層の半導体チップのバンプの高さが低減される。また、凹部の深さが、薄くされた後の第n層の半導体チップの上面が配線パターンを含めた凹部の縁よりも低くならない範囲であるので、第n層の半導体チップの研磨を、フィルム基板と干渉することなく容易に行うことができる。
【0029】
請求項12に記載の発明は、請求項7ないし11のいずれかに記載の半導体装置の製造方法であって、前記基板が、少なくとも前記第1層から前記第K層の半導体チップが実装される領域の表面部分において離型性であり、(d)前記工程(c)の後に、前記配線パターン、前記封止材および前記第1ないし前記第Kの半導体チップから前記基板を剥離することにより前記基板を除去する工程を、さらに備えるものである。
【0030】
この発明によれば、半導体チップが実装される領域の表面部分が離型性である基板を用いることにより、半導体チップの積層構造が形成された後に、基板が剥離され除去されるので、半導体チップの積層構造を有し、かつ配線パターンが剥離面に露出する半導体装置が得られる。したがって、この半導体装置を、あたかも配線パターンの露出面を電極とする集積度の高い単一のCSPであるかのように使用することができる。
【0031】
この発明において好ましくは、基板は折り曲げ可能なフィルム基板である。それにより、基板の剥離をより容易に行うことができる。
【0032】
請求項13に記載の発明は、請求項12に記載の半導体装置の製造方法であって、(e)集積回路が作り込まれた別の半導体チップを、その電極が前記配線パターンに接続されるように、前記配線パターンを含む剥離面にフリップチップ実装する工程と、(f)前記別の半導体チップと前記剥離面との間の空隙を埋め、かつ前記配線パターンの一部が露出するように前記封止材で封止する工程と、をさらに備えるものである。
【0033】
この発明によれば、剥離面に別の半導体チップが実装されるので、同一の装置面積を保ちつつ回路の集積度がさらに高められる。
【0034】
請求項14に記載の発明は、請求項13に記載の半導体装置の製造方法であって、(g)前記別の半導体チップの上面を研磨することにより前記別の半導体チップを薄くする工程を、さらに備えるものである。
【0035】
この発明によれば、剥離面に実装される別の半導体チップについても、研磨により薄くされるので、積層構造全体の厚さがさらに低減される。すなわち、厚さ方向の回路の集積度がさらに高められる。
【0036】
請求項15に記載の発明は、請求項13に記載の半導体装置の製造方法であって、(h)前記別の半導体チップを剥離面側の第1層の半導体チップとし、前記剥離面に、集積回路が作り込まれた半導体チップを第N層(ただしN≧2)まで積層する工程であって、以下の工程(h1)〜(h3)を、整数nについてn=2からn=Nまで順次行う工程を、さらに備え、前記工程(h1)〜(h3)が、(h1)剥離面側の第n−1層の半導体チップの上面を研磨することにより前記剥離面側の第n−1層の半導体チップを薄くする工程、(h2)剥離面側の第n層の半導体チップを、薄くされた前記剥離面側の第n−1層の半導体チップの上方に位置するように、且つその電極が前記配線パターンに接続されるように、前記剥離面にフリップチップ実装する工程、および(h3)前記剥離面側の第n層の半導体チップと前記剥離面との間の空隙を埋め、かつ前記配線パターンの一部が露出するように前記封止材で封止する工程、であるものである。
【0037】
この発明によれば、剥離面側にも半導体チップが複数層に積層されるので、装置面積を同一に保ちつつ、回路の集積度をさらに高めることができる。また、剥離面側においても最上層以外の層の半導体チップが、その上面を研磨されることにより薄くされ、その後に次の層の半導体チップが実装されるので、積層構造全体の厚さが低減される。さらに、剥離面側においても各層の半導体チップは、薄くされる前のものが実装されるので、半導体チップの撓みによる取扱いの困難性が解消され、製造工程が容易化される。さらに、剥離面側においても研磨される半導体チップは、実装後に封止されることにより、まず基板に固定され、その後に研磨されるので、研磨工程が容易に行われ得る。
【0038】
さらに、剥離面側における各層の半導体チップは、その電極が配線パターンに接続されるように剥離面にフリップチップ実装されるので、各層の半導体チップは、それより下層の半導体チップを内側に収納するように実装されることとなる。このため、剥離面側においても各層の半導体チップと剥離面との間の空隙を埋める封止によって、当該半導体チップが剥離面に直接に固定されるとともに、当該半導体チップより下層の半導体チップが封止材の内部に埋め込まれる。したがって、薄くされて機械的強度が弱まっている下層の半導体チップに機械的加重を過度に付加することなく、また下層の半導体チップを保護しつつ研磨工程を実施することができ、さらに装置完成後においても、最上層より下層の薄い半導体チップが保護される。
【0039】
請求項16に記載の発明は、請求項7ないし11のいずれかに記載の半導体装置の製造方法であって、前記基板が主面から突起した突起部を有しており、前記配線パターンが前記突起部を覆う電極膜を含んでおり、前記電極膜を含めた前記突起部は、薄くされた後の前記第1層の半導体チップの上面を超えない高さであり、k=2であるkについての前記工程(c2)が、(c2−3)前記第2層の半導体チップの電極を前記電極膜に電気的に接続する工程、を含んでいるものである。
【0040】
この発明によれば、電極膜で覆われた突起部を有する基板が用いられ、第2層の半導体チップの電極が電極膜に接続されるので、第2層の半導体チップのバンプの高さが低減される。また、電極膜を含めた突起部の高さが、薄くされた後の第1層の半導体チップの上面を超えない範囲であるので、第1層の半導体チップの研磨を、突起部およびその電極膜と干渉することなく容易に行うことができる。
【0041】
請求項17に記載の発明は、請求項7ないし16のいずれかに記載の半導体装置の製造方法であって、前記工程(c)が、(c5) 遅くともk=Kであるkについての前記工程(c2)より前に、ディスクリート部品を、前記第K層の半導体チップの下方に位置することとなるように、且つその電極が前記配線パターンに接続されるように、前記基板に実装する工程を、さらに備えるものである。
【0042】
この発明によれば、ディスクリート部品が実装されるので、完成した半導体装置は、ディスクリート部品と各半導体チップとの間の配線距離を短くしたディスクリート部品内蔵型のモジュールとして機能する。また、ディスクリート部品は最上層の半導体チップの下方に位置するように実装されるので、積層構造の厚さを増やすことなく、ディスクリート部品が実装される。さらに、ディスクリート部品は上記の位置に実装されるので、最上層の半導体チップと基板との間の空隙を埋めるように封止を行う工程において、ディスクリート部品も同時に封止される。
【0043】
請求項18に記載の発明は、請求項7ないし17のいずれかに記載の半導体装置の製造方法であって、前記複数層に積層された半導体チップのうち、上面が研磨されることにより薄くされることとなる少なくとも1つの層の半導体チップが、各々に集積回路が作り込まれている複数の半導体チップを含んでいるものである。
【0044】
この発明によれば、ある層に複数の半導体チップが含まれ、且つそれらの上面が研磨されることにより薄くされるので、それら複数の半導体チップの厚さが不揃いであっても、単一の研磨工程を通じて、それらを同一の厚さに薄くすることができる。すなわち、同一層に複数の半導体チップが実装されても、また、それらの厚さが不揃いであっても、単一の半導体チップが実装される場合と比べて工数を増やすことなく研磨を行うことができる。さらに、同一層に実装される半導体チップの厚さを選ばないので、高い選択の自由度をもって、様々な半導体チップを積層構造の中に取り入れることができる。
【0045】
【発明の実施の形態】
[第1の実施形態]
図1〜図3は、本発明の第1の実施形態による半導体装置の製造方法を示す工程図である。図3(d)が示すように、完成後の半導体装置は、集積回路が作り込まれた半導体チップ11,21,31が基板1にフリップチップ実装されることにより、多層構造を形成している。半導体チップ11,21,31には、各々の一方主面(実装面と称する)にのみ図示しない配線パターンおよび配線パターンに接続された電極(例えばパッド)が形成されており、この電極が基板1の上の配線パターン2に接続される。したがって、実装面を基板1の側に向けて、すなわち図3(d)において下方に向けて、各半導体チップ11,21,31の実装がなされている。
【0046】
図3(d)に示す半導体装置を製造するには、はじめに基板1が準備される(図1(a))。基板1として、FR−1等のプリント基板、セラミック基板、ガラス基板、フレキシブル基板、Si(シリコン)基板、MID基板など、多彩な基板が使用可能である。基板1の厚さは、例えば0.3mm〜5.0mm程度である。基板1の上主面には配線パターン2が配設されている。
【0047】
つぎに、多層構造の第1層をなす半導体チップ11が基板1にフリップチップ実装される(図1(b))。この工程で、半導体チップ11の実装面に形成されている図示しない電極が、基板1の上の配線パターン2に接続される。この半導体チップ11と配線パターン2との接続は、例えばバンプなどの接続部材13を介して行われる。配線パターン2としてCu(銅)の母材の表面にNi/Au(ニッケル/金)のメッキが施されたものが使用される場合には、接続部材13として例えばAu(金)バンプが用いられ、これを圧接するか、あるいは導電性接着剤を用いて接合することにより、半導体チップ11と配線パターン2とが電気的に接続される。バンプの材料としてハンダを用いる場合には、配線パターン2にCuを用いることが可能である。なお、半導体チップ11は、その母体となる半導体ウェハ(図示を略す)から切り出したときの厚さを保っており、例えば0.3mm〜0.8mmの厚さを有している。
【0048】
つぎに、半導体チップ11と基板1との間の空隙を埋めるように、封止材4による封止が行われる(図1(c))。封止は、図1(c)が示すように半導体チップ11の下面のみでなく、側面をも封止材4で覆うように行われる。この封止は、主として半導体チップ11の下方を封止剤で充填することから、当技術分野では「アンダーフィル」と称される。封止材4には、例えばシリコン酸化物をフィラー(充填材)として充填したエポキシ樹脂が用いられる。封止材4の充填後の硬化の方法として、例えば、半導体チップ11のフリップチップ実装の前に封止材4を塗布しておき、フリップチップ実装の際に接続部材13としてのバンプを圧接するための加熱により、同時に封止材4を硬化させる方法(同時硬化)を採ることができる。あるいは、フリップチップ実装の終了後に、封止材4を充填し加熱することにより硬化させる(キュアする)方法を採ることも可能である。
【0049】
つぎに、半導体チップ11の上主面、すなわち実装面の反対主面(非実装面と仮称する)が研磨され、それにより半導体チップ11が薄くされる(図1(d))。このとき、半導体チップ11は、封止材4により基板1へ固定されているので、機械的な方法で研磨することも可能である。研磨は、半導体チップ11の実装高さ、すなわち基板1の上主面を基準とした半導体チップ11の上面の高さが、例えば200μm以下となるように行われる。
【0050】
つぎに、第2層の半導体チップ21が基板1にフリップチップ実装される(図1(e))。半導体チップ21も、半導体チップ11と同様に、その母体となる半導体ウェハ(図示を略す)から切り出したときの厚さを保っており、例えば0.3mm〜0.8mmの厚さを有している。半導体チップ21は、半導体チップ11の上方に位置するように、かつその電極(図示しない)が配線パターン2に接続されるように実装される。この接続は、例えば金属ポスト電極である接続部材23を介して行われる。
【0051】
図2は、接続部材23としての金属ポスト電極を半導体チップ21の実装面に形成する工程を特に示している。金属ポスト電極を形成するには、まず半導体チップ21が準備される(図2(a))。半導体チップ21の実装面には電極22が形成されている。つぎに、半導体チップ21の実装面の上に、感光性フィルム24が被着される(図2(b))。感光性フィルムは、例えば200μm以上の厚さに被着される。つづいて、マスク25を用いて感光性フィルム24へ光等を照射することにより、感光性フィルム24を選択的に露光させる(図2(c))。マスク25は、感光性フィルム24のうち電極23の直上部分が選択的に露光するように準備されている。つぎに、感光性フィルム24のうち露光により変成した部分をエッチングにより選択的に除去することにより、電極22の直上部に貫通孔26が選択的に形成される(図2(d))。つぎに、メッキを施すことにより、貫通孔26に金属等の導電性材料が充填される(図2(e))。その結果、電極22に電気的に接続された金属ポスト電極が、接続部材23として貫通孔26の中に形成される。その後、感光性フィルム24を除去することにより、接続部材23として金属ポスト電極が接続された半導体チップ21が得られる(図2(f))。金属ポスト電極の高さは、感光性フィルム24の厚さに相当し、例えば200μm以上である。
【0052】
図1(e)に戻って、接続部材23の高さが例えば200μm以上に設定されることにより、半導体チップ21は、それより下層の半導体チップ11に干渉することなく、すなわち互いの間に空隙をもって実装される。さらに、半導体チップ21は、基板1の上の配線パターン2に接続されるように基板1にフリップチップ実装されるので、それより下層の半導体チップ11を、その内側に収納するように実装される。
【0053】
つぎに図3(a)が示すように、半導体チップ21と基板1との間の空隙を埋めるように、封止材4による封止が行われる。封止は、半導体チップ21の下面のみでなく、側面をも封止材4で覆うように行われる。上記したように半導体チップ21は、それより下層の半導体チップ11を、その内側に収納するように実装されるので、半導体チップ21と基板1との間の空隙を埋める封止によって、半導体チップ21が基板1に直接に固定されるとともに、それより下層の半導体チップ11が封止材4の内部に埋め込まれる。
【0054】
つぎに、半導体チップ21の非実装面が研磨され、それにより半導体チップ21が薄くされる(図3(b))。このとき、半導体チップ21は、封止材4により基板1へ直接に固定されているので、薄くされて変形しやすく且つ機械的強度が弱まっている下層の半導体チップ11に加重負担をかけずに、機械的な方法で研磨することも可能である。また、下層の半導体チップ11が封止材4の内部に埋め込まれているので、半導体チップ11を保護しつつ、研磨工程を実施することができる。研磨は、半導体チップ21の実装高さが、例えば400μm以下となるように行われる。
【0055】
つぎの図3(c)の工程では、まず、第3層の半導体チップ31が基板1にフリップチップ実装される。半導体チップ31も、半導体チップ11および12と同様に、その母体となる半導体ウェハ(図示を略す)から切り出したときの厚さを保っており、例えば0.3mm〜0.8mmの厚さを有している。半導体チップ31は、半導体チップ21の上方に位置するように、かつその電極(図示しない)が配線パターン2に接続されるように実装される。この接続は、例えば金属ポスト電極である接続部材33を介して行われる。接続部材33の高さが例えば400μm以上に設定されることにより、半導体チップ31は、第2層の半導体チップ21に干渉することなく、すなわち互いの間に空隙をもって実装される。さらに、半導体チップ31は、基板1の上の配線パターン2に接続されるように基板1にフリップチップ実装されるので、それより下層の半導体チップ11および21を、その内側に収納するように実装される。
【0056】
その後、半導体チップ31と基板1との間の空隙を埋めるように、封止材4による封止が行われる。封止は、半導体チップ31の下面のみでなく、側面をも封止材4で覆うように行われる。半導体チップ31は、それより下層の半導体チップ11および21を、その内側に収納するように実装されるので、半導体チップ21と基板1との間の空隙を埋める封止によって、それより下層の半導体チップ11および12が封止材4の内部に埋め込まれる。
【0057】
つぎに、半導体チップ31の非実装面が研磨され、それにより半導体チップ31が薄くされる(図3(d))。このとき、半導体チップ31は、封止材4により基板1へ直接に固定されているので、薄くされて変形しやすく且つ機械的強度が弱まっている下層の半導体チップ11および21に加重負担をかけずに、機械的な方法で研磨することも可能である。また、下層の半導体チップ11および21が封止材4の内部に埋め込まれているので、これらの半導体チップ11および21を保護しつつ、研磨工程を実施することができる。研磨は、半導体チップ31の実装高さが、例えば600μm以下となるように行われる。以上の工程を通じて、多層構造の半導体装置が製造される。
【0058】
本実施の形態による半導体装置の製造方法は、以上のように構成されるで、以下のような利点を有する。各層の半導体チップ11,21および31が、その上面を研磨されることにより薄くされるので、積層構造全体の厚さが低減される。すなわち、厚さ方向の回路の集積度をも高めた半導体装置が実現する。さらに、各層の半導体チップ11,21および31は、その母体となる半導体ウェハ(図示を略す)から切り出されたときの厚さのものが実装され、その後に研磨されるので、半導体チップ11,21および31の撓みによる取扱いの困難性が解消され、製造工程が容易である。
【0059】
なお、以上の説明では半導体チップが3層に積層された構造を有する半導体装置の製造方法について説明したが、同様の工程を繰り返すことにより4層以上の積層構造を実現することも可能である。また、半導体チップ11および21のみを有する2層構造のものを製造することも当然可能である。また、最上層の半導体チップについては、その上面を研磨しないでおくことも可能である。それにより、最上層の半導体チップの機械的強度を高めて、機械的外乱による変形から保護することができる。
【0060】
[第2の実施形態]
図4は、本発明の第2の実施形態による半導体装置の製造方法を示す工程図である。以下の各実施形態において、第1の実施形態に関して図示した各部と同一部分または対応部分については、同一符号を付して詳細な説明を略する。本実施の形態による製造方法では、図4(a)に示すように、基板1として、第1層の半導体チップ11が実装される領域にその主面から後退した凹部5を有する基板が用いられる。配線パターン2は、基板1の主面にも凹部5にも配設されている。凹部5の深さは、後の工程で薄くされた後の第1層の半導体チップ11の上面が配線パターン2を含めた凹部5の縁よりも低くならない範囲に設定され、例えば200μm以下に設定される。
【0061】
図4(a)の工程では、まず、薄くされる前の半導体チップ11が凹部5の底面にフリップチップ実装される。半導体チップ11は、凹部5の底面に配設された配線パターン2に接続される。その後、半導体チップ11と凹部5の底面との間の空隙を埋めるように封止材4による封止が行われる。
【0062】
つぎに、半導体チップ11の非実装面が研磨され、それにより半導体チップ11が薄くされる(図4(b))。凹部5の深さが上記の範囲に設定されているので、半導体チップ11の研磨を、基板1と干渉することなく容易に行うことができる。研磨は、半導体チップ11の実装高さ、すなわち凹部5の底面を基準とした半導体チップ11の上面の高さが、例えば200μm以下となるように行われる。
【0063】
つぎに、第2層の半導体チップ21が基板1にフリップチップ実装され、その後に封止材4により封止される(図4(c))。半導体チップ21は、半導体チップ11の上方に位置するように、かつその電極(図示しない)が基板1の凹部5でない領域に配設された配線パターン2に接続されるように実装される。したがって、半導体チップ21を直下の半導体チップ11と干渉することなく実装するのに、接続部材23として、特別に高いバンプや金属ポスト電極のように背丈の高いものを用いる必要がなく、例えば接続部材13と同様の通常のバンプを使用可能である。
【0064】
つぎに、半導体チップ21の非実装面が研磨され、それにより半導体チップ21が薄くされる(図4(d))。その後に、第1の実施の形態と同様に、第3層の半導体チップ31を実装し、その後に封止し(図3(c))、さらに研磨(図3(d))してもよい。この場合に、第3層の半導体チップ31の接続部材33には、例えば金属ポスト電極のように背丈の高いものを使用するとよい。それでもなお、本実施形態では第1層の半導体チップ11が凹部5に実装されているために、接続部材33は、第1の実施形態における接続部材33に比べて短いもので足りる。
【0065】
[第3の実施形態]
図5〜図7は、本発明の第3の実施形態による半導体装置の製造方法を示す工程図である。本実施の形態による製造方法では、図7(e)に示すように、基板として折り曲げ可能なフィルム基板6が用いられ、これを段階的に折り曲げることによって、第1層より上層の接続部23,33として、第1層の接続部13と同様に通常の背丈(バンプ高さ)のものを使用可能にしている。本実施の形態の製造方法では、まず図5(a)に示すように、折り曲げ可能なフィルム基板6が準備される。フィルム基板6の厚さは、例えば100μm程度である。基板1(図1(a))と同様にフィルム基板6の主面には、配線パターン2が配設されている。
【0066】
つぎに、半導体チップ11がフィルム基板6にフリップチップ実装される(図5(b))。実装は、第1の実施の形態と同様に、半導体チップ11の実装面の電極が配線パターン2に接続されるように行われる。つづいて、半導体チップ11の非実装面が研磨され、それにより半導体チップ11が薄くされる(図5(c))。研磨は、半導体チップ11の実装高さが、例えば200μm以下となるように行われる。
【0067】
つぎに、フィルム基板6を型80に嵌め込むことにより折り曲げ、それによりフィルム基板6に凹部85が形成される(図5(d))。折り曲げは、フィルム基板6のうち半導体チップ11が実装されている領域が凹部85の底面として後退するように行われる。型80は、図5(d)および図6に例示するように、平坦な板材81と開口部を有する枠体82とを重ねることにより、容易に構成可能である。
【0068】
つぎに、型80に嵌め込まれたままのフィルム基板6に、第2層の半導体チップ21がフリップチップ実装された後、封止材4により封止される(図7(a))。実装は、半導体チップ21が下層の半導体チップ11の上方に位置するように、且つ半導体チップ21の実装面の電極がフィルム基板6の凹部85以外の領域に配設された配線パターン2に接続されるように行われる。半導体チップ11が凹部85の底面に実装されているため、第2層の接続部材23として第1層の接続部材13と同様に通常のバンプが使用可能である。つぎに、半導体チップ21の非実装面が研磨され、それにより半導体チップ21が薄くされる(図7(b))。半導体チップ21の実装及び研磨は、フィルム基板6が型80に嵌め込まれて固定された状態で行われるので、これらの実装および研磨を容易に行うことができる。
【0069】
その後、フィルム基板6を新たな型90に嵌め込むことにより折り曲げ、それによりフィルム基板6に新たな凹部86が形成される(図7(c))。折り曲げは、フィルム基板6のうち半導体チップ21が実装されている領域が凹部86の底面として後退するように行われる。したがって、この第2の凹部86は、第1の凹部85をその内側に含むように形成される。言い換えると、第2の凹部86は第1の凹部85の縁部に形成される。第2の型90は、例えば第1の型80の上に、枠体82よりも広い開口部を有する第2の枠体83を重ねることによって、容易に構成可能である。
【0070】
つぎに、型90に嵌め込まれたままのフィルム基板6に、第3層の半導体チップ31がフリップチップ実装された後、封止材4により封止される(図7(d))。実装は、半導体チップ31が下層の半導体チップ21の上方に位置するように、且つ半導体チップ31の実装面の電極がフィルム基板6の凹部85および86以外の領域に配設された配線パターン2に接続されるように行われる。半導体チップ21が凹部86の底面に実装されているため、第3層の接続部材33として第1層の接続部材13と同様に通常のバンプが使用可能である。
【0071】
つぎに、半導体チップ31の非実装面が研磨され、それにより半導体チップ31が薄くされる(図7(e))。半導体チップ31の実装及び研磨は、フィルム基板6が型90に嵌め込まれて固定された状態で行われるので、これらの実装および研磨は容易に行うことができる。以上の工程を通じて、半導体チップの積層構造を有しフィルム基板6が階段状に折り曲げられた半導体装置が得られる。
【0072】
[第4の実施形態]
図8は、本発明の第4の実施形態による半導体装置の製造方法を示す工程図である。本実施の形態による製造方法も、図7(e)に示したように、基板として折り曲げ可能なフィルム基板6を用い、これを段階的に折り曲げることによって、第1層より上層の接続部23,33として、第1層の接続部13と同様に通常の背丈(バンプ高さ)のものを使用可能にしている。本実施の形態の製造方法では、まず図5(a)の工程が実行されることにより、折り曲げ可能なフィルム基板6が準備される。
【0073】
つぎに、図8(a)が示すように、フィルム基板6を型80に嵌め込むことにより折り曲げ、それによりフィルム基板6に凹部85が形成される。凹部85の深さは、後の工程で薄くされた後の第1層の半導体チップ11の上面が配線パターン2を含めた凹部85の縁よりも低くならない範囲に設定され、例えば200μm以下に設定される。
【0074】
つぎの図8(b)の工程では、まず、第1層の半導体チップ11が凹部85の底面にフリップチップ実装される。半導体チップ11は、凹部85の底面に配設された配線パターン2に接続される。その後、半導体チップ11と凹部5の底面との間の空隙を埋めるように封止材4による封止が行われる。
【0075】
つぎに、半導体チップ11の非実装面が研磨され、それにより半導体チップ11が薄くされる(図8(c))。凹部85の深さが上記の範囲に設定されているので、半導体チップ11の研磨を、フィルム基板6と干渉することなく容易に行うことができる。研磨は、半導体チップ11の実装高さ、すなわち凹部85の底面を基準とした半導体チップ11の上面の高さが、例えば200μm以下となるように行われる。
【0076】
その後、フィルム基板6を型90に嵌め込むことにより折り曲げ、それによりフィルム基板6に凹部86が形成される(図8(d))。凹部86の深さは、後の工程で薄くされた後の第2層の半導体チップ21の上面が配線パターン2を含めた凹部86の縁よりも低くならない範囲に設定され、例えば200μm以下に設定される。
【0077】
つぎの図8(e)の工程では、まず、第2層の半導体チップ21が、第1層の半導体チップ11の上方に位置するように凹部86の底面にフリップチップ実装される。半導体チップ21は、凹部86の底面に配設された配線パターン2に接続される。第1層の半導体チップ11が凹部85の底面に実装されている一方、第2層の半導体チップ21が凹部85でない領域に配設された配線パターン2に接続されるように実装されるので、第2層の接続部材23として第1層の接続部材13と同様に通常のバンプが使用可能である。その後、半導体チップ11と凹部5の底面との間の空隙を埋めるように封止材4による封止が行われる。
【0078】
つぎに、半導体チップ21の非実装面が研磨され、それにより半導体チップ21が薄くされる(図8(f))。凹部86の深さが上記の範囲に設定されているので、半導体チップ21の研磨を、フィルム基板6と干渉することなく容易に行うことができる。研磨は、半導体チップ21の実装高さ、すなわち凹部86の底面を基準とした半導体チップ21の上面の高さが、例えば200μm以下となるように行われる。その後、図7(d)および図7(e)と同一の工程を実行することにより、第3の実施形態と同様に、半導体チップの積層構造を有しフィルム基板6が階段状に折り曲げられた半導体装置が得られる。凹部86が設けられているため、第3層の接続部材33も、第2層の接続部材23と同様に、通常のバンプが使用可能である。
【0079】
[第5の実施形態]
図9は、本発明の第5の実施形態による半導体装置の製造方法を示す工程図である。本実施の形態による製造方法では、まず図9(a)に示すように、基板として離型性の基板8が準備される。離型性の基板8は、半導体チップ11等が実装される表面のみが、離型性であってもよい。さらに、表面のうち、半導体チップ11等が実装される領域のみが離型性であってもよい。このような離型性の基板8として、例えば、PET(ポリエチレンテレフタレート)基板、フッ素樹脂コート基板(フッ素樹脂がコーティングされた基板)、シリコンコート基板(シリコン樹脂がコーティングされた基板)、あるいはステンレス鋼基板などが使用可能である。離型性の基板8は、好ましくは厚さが200μm以下の折り曲げ可能なフィルム基板である。配線パターン2は、離型性の基板8の上に、例えば銅をメッキすることにより配設されている。
【0080】
その後、離型性の基板8を基板1として用いて、例えば第1の実施形態における図1〜図3の工程を実行することにより、図9(b)に示す積層構造の半導体装置が得られる。その後、図9(c)に示すように、配線パターン2を含む積層構造から、離型性の基板8が剥離され除去される。基板8が折り曲げ可能なフィルム基板であれば、基板8の剥離を更に容易に行うことができる。図9(c)の工程を経ることにより、半導体チップの積層構造を有し、かつ配線パターン2の主面が剥離面40に露出する半導体装置が得られる。したがって、この半導体装置を、あたかも配線パターン2の露出面を電極とする集積度の高い単一のCSP(Chip Size Package)であるかのように使用することができる。CSPとしての有用性を高めるために、好ましくは、図9(d)に示すように、配線パターン2の露出面にハンダボール9が固着される。
【0081】
[第6の実施形態]
本発明の第6の実施形態による製造方法では、まず図9(c)に示した半導体装置が準備される。その後、図9(c)の半導体装置の剥離面40を、あたかも基板1に見立てて図1〜図3の工程を実行することにより、剥離面40の上にさらに半導体チップの積層構造が形成される。それにより、同一の装置面積を保ちつつ回路の集積度がさらに高められる。より具体的には、図10に示す製造工程が実行される。
【0082】
図10(a)の工程では、まず図9(c)の工程を通じて出来上がった半導体装置の剥離面40に、第1層の半導体チップ(剥離面側の第1層の半導体チップと称する)41がフリップチップ実装される。実装は、半導体チップ11の実装面の図示しない電極が、剥離面40に露出する配線パターン2に接続されるように行われる。この半導体チップ41と配線パターン2との接続は、例えばバンプなどの接続部材43を介して行われる。接続部材43の材料は、例えば接続部材13の材料と同等である。実装時の半導体チップ41も、実装時の半導体チップ11,21,31と同様に、その母体となる半導体ウェハ(図示を略す)から切り出したときの厚さを保っている。その後、半導体チップ41と剥離面40との間の空隙を埋め、かつ配線パターン2の一部が露出するように、封止材4による封止が行われる。
【0083】
つぎに図10(b)が示すように、半導体チップ41の非実装面が研磨され、それにより半導体チップ41が薄くされる。研磨は、半導体チップ41の実装高さ、すなわち剥離面40を基準とした半導体チップ41の上面の高さが、例えば200μm以下となるように行われる。
【0084】
つぎの図10(c)の工程では、まず、剥離面側の第2層の半導体チップ51が基板1にフリップチップ実装される。実装時の半導体チップ51も、その母体となる半導体ウェハ(図示を略す)から切り出したときの厚さを保っている。半導体チップ51は、半導体チップ41の上方に位置するように、かつその電極(図示しない)が配線パターン2に接続されるように実装される。この接続は、例えば金属ポスト電極である接続部材53を介して行われる。接続部材53の高さは、例えば200μm以上に設定される。その後、半導体チップ51と剥離面40との間の空隙を埋め、かつ配線パターン2の一部が露出するように、封止材4による封止が行われる。
【0085】
つぎに、半導体チップ51の非実装面が研磨され、それにより半導体チップ51が薄くされる(図10(d))。研磨は、半導体チップ51の実装高さが、例えば400μm以下となるように行われる。以下同様にして、第3層以上の半導体チップを剥離面側に積層することも可能である。
【0086】
以上の工程を経ることにより、半導体チップの積層数がさらに高められ、かつ配線パターン2の主面の一部が剥離面40に露出する半導体装置が得られる。したがって、この半導体装置を、あたかも配線パターン2の露出面を電極とする集積度の高い単一のCSP(Chip Size Package)であるかのように使用することができる。CSPとしての有用性を高めるために、好ましくは、図10(e)に示すように、配線パターン2の露出面にハンダボール9が固着される。剥離面40側においても、各層の半導体チップ41,51が、その母体となった半導体ウェハ(図示を略す)よりも薄くなるように研磨されているので、積層構造全体の厚さが低減され、厚さ方向の回路の集積度が高い半導体装置が得られる。
【0087】
[第7の実施形態]
図11は、本発明の第7の実施形態による半導体装置の製造方法を示す工程図である。本実施の形態による製造方法では、まず図11(a)に示すように、基板として突起部15を有する基板10が準備される。基板10は、例えば、射出成型を用いて板状の本体部と突起部15とが一体的に連結されたものとして形成される。突起部15は、第1層の半導体チップ11が実装されることとなる領域以外の領域に形成される。
【0088】
つぎに図11(b)に示すように、基板10の上に配線パターン2が形成される。この工程で、配線パターン2の一部として突起部15を覆う電極膜16が形成される。電極膜16を含む配線パターン2は、例えばメッキおよびその後のパターニングを通じて形成される。メッキは、例えばCuメッキを行った後に、その表面を覆うようにNi/Auメッキが行われる。これにより、後の工程で各層の接続部13および23としてAuバンプを用い、これを圧接するか、あるいは導電性接着剤により接合することにより、半導体チップ11および21と電極膜16を含む配線パターン2とを電気的に接続することが可能となる。バンプの材料としてハンダが用いられる場合には、Cuメッキだけで足りる。
【0089】
つぎの図11(c)の工程では、まず、薄くされる前の第1層の半導体チップ11が基板10にフリップチップ実装される。実装は、半導体チップ11の実装面の図示しない電極が、電極膜16ではない配線パターン2に接続されるように行われる。その後、半導体チップ11と基板10との間の空隙を埋めるように、封止材4による封止が行われる。
【0090】
つぎに図11(d)が示すように、半導体チップ11の非実装面が研磨され、それにより半導体チップ11が薄くされる。研磨は、半導体チップ11の実装高さ、すなわち基板10の主面を基準とした半導体チップ11の上面の高さが、例えば200μm以下となるように行われる。図11(a)の工程において、突起部15は、電極膜16を含めた高さが、薄くされた後の半導体チップ11の上面を超えない範囲となるようにあらかじめ設定される。したがって、半導体チップ11の研磨は、突起部15およびその電極膜16と干渉することなく容易に行うことが可能である。電極膜16を含めた突起部15の高さは、例えば200μmに設定される。
【0091】
つぎの図11(e)の工程では、まず、薄くされる前の第2層の半導体チップ21が基板1にフリップチップ実装される。半導体チップ21は、半導体チップ11の上方に位置するように、かつその電極(図示しない)が電極膜16に接続されるように実装される。したがって、半導体チップ21を直下の半導体チップ11と干渉することなく実装するのに、金属ポスト電極のように背丈の大きいものを接続部材23に用いる必要がない。接続部材23には、例えば接続部材13と同様の通常のバンプを使用可能である。その後、半導体チップ21と基板10との間の空隙を埋めるように、封止材4による封止が行われる。つぎに、半導体チップ21の非実装面が研磨され、それにより半導体チップ21が薄くされる。研磨は、半導体チップ21の実装高さ、すなわち基板10の主面を基準とした半導体チップ21の上面の高さが、例えば400μm以下となるように行われる。
【0092】
図11(e)の工程の後に、第1の実施の形態と同様に、第3層の半導体チップ31を実装し、その後に封止し(図3(c))、さらに研磨(図3(d))してもよい。この場合には、第3層の半導体チップ31も第2層の半導体チップ21と同様に、突起部15を覆う電極膜16に接続されるように、図11(a)および図11(b)の工程において、あらかじめ第3層の半導体チップ31のための突起部15および電極膜16を形成しておくのが望ましい。それにより、第3層の半導体チップ31の接続部33の背丈(バンプ高さ)を、図3(c)に示した接続部33よりは低くすることができる。
【0093】
[第8の実施形態]
図12は、本発明の第8の実施形態による半導体装置の製造方法を示す工程図である。本実施の形態による製造方法では、図12(d)に示すように、複数層の半導体チップ11,21および31に加えて、ディスクリート部品(個別回路部品)61が実装された半導体装置が得られる。ディスクリート部品は、集積回路とは異なり、単一の回路素子が形成された半導体チップその他の回路部品をいう。図12(d)に示す半導体装置を製造するには、まず図1、図2および図3(a)〜図3(b)の工程を実行することにより、図12(a)に示すように、薄くされた第1層の半導体チップ11および第2層の半導体チップ21が基板1に実装され、かつ封止材4で封止された2層の積層構造が得られる。半導体チップ21の実装高さは、例えば600μm以下である。
【0094】
つぎに図12(b)が示すように、ディスクリート部品61が基板1に実装される。この実装は、後の工程で実装される最上層(ここでは第3層)の半導体チップ31の下方に位置するように、且つその電極62が配線パターン2に接続されるように行われる。
【0095】
つづく図12(c)の工程では、まず、薄くされる前の第3層の半導体チップ31が基板1に実装される。半導体チップ31は、半導体チップ21およびディスクリート部品61の上方に位置するように、かつその電極(図示しない)が配線パターン2に接続されるように実装される。その後、半導体チップ31と基板1との間の空隙を埋めるように封止材4により封止が行われる。ディスクリート部品61が半導体素子31の下方に位置しているので、この封止工程(すなわち、半導体素子31のアンダーフィル)によって、ディスクリート部品61も同時に封止される。
【0096】
つぎに図12(d)が示すように、半導体チップ31の非実装面が研磨され、それにより半導体チップ31が薄くされる。研磨は、半導体チップ31の実装高さが、例えば600μm以下となるように行われる。以上の工程を通じて、ディスクリート部品61を内蔵した多層構造の半導体装置が製造される。すなわち、この半導体装置は、ディスクリート部品61と各半導体チップ11,21および31との間の配線距離を短くしたディスクリート部品内蔵型のモジュールとして機能する。ディスクリート部品61は最上層の半導体チップ31の下方に位置するように実装されるので、積層構造の厚さを増やすことなく、集積度の高いディスクリート部品内蔵型の半導体装置が実現する。
【0097】
積層構造が2層である場合に、例えば第1層の半導体チップ11の実装高さが200μmであって、第2層の半導体チップ21の実装高さが400μmであれば、高さが0.3mmのディスクリート部品61を実装することができる。したがって、ディスクリート部品61として、0603規格のチップ部品(縦が0.6mm、横および高さが0.3mmに寸法が規格化されたチップ部品)を実装することが可能となる。また、この2層の積層構造の上に第3層の半導体チップ31を積層することにより3層の積層構造を形成した場合には、第3層の実装高さが600μmであれば、高さが0.5mmのディスクリート部品61を実装することができる。したがって、ディスクリート部品61として、1005規格のチップ部品(縦が1.0mm、横および高さが0.5mmに寸法が規格化されたチップ部品)を実装することが可能となる。
【0098】
[第9の実施形態]
図13は、本発明の第9の実施形態による半導体装置の製造方法を示す工程図である。本実施の形態による製造方法では、図13(d)に示すように、積層構造のうちの一つの層(図の例では第1層)に複数(図の例では2個)の半導体チップ17および18が実装された半導体装置が得られる。半導体チップ11等(図3(d))と同様に、半導体チップ17および18の各々には、集積回路が作り込まれている。図13(d)に示す半導体装置を製造するには、まず図1(a)の工程を実行することにより、配線パターン2が配設された基板1が準備される。その後、図13(a)の工程が実行される。図13(a)の工程では、2個の半導体チップ17および18が基板1にフリップチップ実装された後に、封止材4による封止が行われる。これらの実装および封止は、図1(b)および図1(c)の工程と同様に行われる。半導体チップ17および18は、いずれもその母体となる半導体ウェハ(図示を略す)から切り出したときの厚さを保っている。半導体チップ17および18は、同一の厚さである必要はなく、異なる厚さの半導体ウェハから切り出されたものであってもよい。
【0099】
つぎに図13(b)が示すように、半導体チップ17および18の非実装面が研磨され、それにより半導体チップ17および18が薄くされる。2個の半導体チップ17および18は、同一の工程を通じて同時に研磨される。また、図13(a)に示したように、2個の半導体チップ17および18の厚さが不揃いであっても、同一の厚さに薄くすることができる。研磨は、半導体チップ17および18の実装高さが、例えば200μm以下となるように行われる。
【0100】
つぎの図13(c)では、薄くされる前の第2層の半導体チップ21が基板1にフリップチップ実装され、その後、封止材4による封止が行われる。半導体チップ21は、半導体チップ17および18の上方に位置するように、かつその電極(図示しない)が配線パターン2に接続されるように実装される。封止は、半導体チップ21と基板1との間の空隙を埋めるように行われる。この封止によって、図3(a)の工程と同様に、半導体チップ21が基板1に直接に固定されるとともに、それより下層の半導体チップ17および18の双方が封止材4の内部に埋め込まれる。
【0101】
つぎに図13(d)が示すように、半導体チップ21の非実装面が研磨され、それにより半導体チップ21が薄くされる。このとき、半導体チップ21は、封止材4により基板1へ直接に固定されているので、薄くされて変形しやすく且つ機械的強度が弱まっている下層の半導体チップ17および18に加重負担をかけずに、機械的な方法で研磨することが可能である。また、下層の半導体チップ17および18が封止材4の内部に埋め込まれているので、これらの半導体チップ17および18を保護しつつ、研磨工程を実施することができる。研磨は、半導体チップ21の実装高さが、例えば400μm以下となるように行われる。
【0102】
本実施の形態による製造方法では、同一層に実装される半導体チップの厚さを選ばないので、高い選択の自由度をもって、様々な半導体チップを積層構造の中に取り入れることができる。
【0103】
【発明の効果】
以上に述べたように、この発明によれば、積層構造全体の厚さを低減した半導体装置が得られる。すなわち、厚さ方向の回路の集積度をも高めた半導体装置が実現する。
【図面の簡単な説明】
【図1】本発明の第1の実施形態による製造方法の工程図である。
【図2】本発明の第1の実施形態による製造方法の工程図である。
【図3】本発明の第1の実施形態による製造方法の工程図である。
【図4】本発明の第2の実施形態による製造方法の工程図である。
【図5】本発明の第3の実施形態による製造方法の工程図である。
【図6】本発明の第3の実施形態による製造方法の工程図である。
【図7】本発明の第3の実施形態による製造方法の工程図である。
【図8】本発明の第4の実施形態による製造方法の工程図である。
【図9】本発明の第5の実施形態による製造方法の工程図である。
【図10】本発明の第6の実施形態による製造方法の工程図である。
【図11】本発明の第7の実施形態による製造方法の工程図である。
【図12】本発明の第8の実施形態による製造方法の工程図である。
【図13】本発明の第9の実施形態による製造方法の工程図である。
【符号の説明】
1,6,8,10 基板
2 配線パターン
4 封止材
5,85,86 凹部
6 フィルム基板
11,17,18,21,31,41,51 半導体チップ
15 突起部
16 電極膜
40 剥離面
61 ディスクリート部品
80,90 型
【発明の属する技術分野】
本発明は、複数層に積層された半導体チップを有する半導体装置および半導体装置の製造方法に関する。
【0002】
【従来の技術】
従来において、集積回路が作り込まれた半導体素子(IC:Integrated Circuit)は、ワイヤボンディングあるいはフリップチップ実装を用いて基板に搭載されていた。しかしながら、多数の半導体素子を備える半導体モジュールを構成する場合に、半導体素子を平面上に並べて実装するのみでは、実装面積の増大を招き、モジュールの小型化が図れないという問題点があった。この問題を解消する技術として、例えば特許文献1に記載されるように、集積回路が作り込まれた半導体チップを複数層に積層させた積層構造の半導体装置が知られている。
【0003】
【特許文献1】
特開2002−33443公報
【0004】
【発明が解決しようとする課題】
しかしながら、特許文献1に開示される従来技術では、各層の半導体チップの厚さが積み上げられることにより、積層構造全体の厚さが大きくなるという問題点があった。
【0005】
本発明は、上記の問題点に鑑みてなされたもので、半導体チップが複数層に積層された構造を有する半導体装置およびその製造方法において、積層構造の厚さを低減する技術を提供することを目的とする。
【0006】
【課題を解決するための手段】
請求項1に記載の発明は、半導体装置であって、配線パターンと、前記配線パターンの一方主面側に積層され、各々に集積回路が作り込まれた複数層の半導体チップと、前記配線パターンの他方主面側の少なくとも一部が露出するように、前記配線パターンと前記複数層の半導体チップとを封止する封止材と、を備え、前記複数層の半導体チップの各々は、その電極が前記配線パターンに接続されるようにフリップチップ実装されており、前記複数層のうち少なくとも、前記配線パターンから最も離れた層以外のすべての層の半導体チップの各々は、その母体となった半導体ウェハよりも薄くなるように研磨されているものである。
【0007】
この発明によれば、半導体チップが複数層に積層され、かつ配線パターンの主面の少なくとも一部が露出する半導体装置が実現する。したがって、この半導体装置を、あたかも配線パターンの露出面を電極とする集積度の高い単一のCSP(Chip Size Package)であるかのように使用することができる。また、最上層以外の層の半導体チップが、その母体となった半導体ウェハよりも薄くなるように研磨されているので、積層構造全体の厚さが低減される。すなわち、厚さ方向の回路の集積度をも高めた半導体装置が得られる。
【0008】
請求項2に記載の発明は、請求項1に記載の半導体装置であって、前記配線パターンの前記他方主面側に配置され、集積回路が作り込まれた別の半導体チップと、前記配線パターンの前記他方主面側の少なくとも一部が露出するように、前記配線パターンと前記別の半導体チップとを封止する別の封止材と、をさらに備え、前記別の半導体チップは、その電極が前記配線パターンに接続されるようにフリップチップ実装されているものである。
【0009】
この発明によれば、配線パターンの露出面側に別の半導体チップが実装されているので、同一の装置面積を保ちつつ回路の集積度がさらに高められる。
【0010】
請求項3に記載の発明は、請求項1に記載の半導体装置であって、前記配線パターンの前記他方主面側に積層され、各々に集積回路が作り込まれた別の複数層の半導体チップと、前記配線パターンの前記他方主面側の少なくとも一部が露出するように、前記配線パターンと前記別の複数層の半導体チップとを封止する別の封止材と、を備え、前記別の複数層の半導体チップの各々は、その電極が前記配線パターンに接続されるようにフリップチップ実装されており、前記別の複数層のうち少なくとも、前記配線パターンから最も離れた層以外のすべての層の半導体チップの各々は、その母体となった半導体ウェハよりも薄くなるように研磨されているものである。
【0011】
この発明によれば、配線パターンの露出面側にも半導体チップが複数層に積層されているので、装置面積を同一に保ちつつ、回路の集積度をさらに高めることができる。また、配線パターンの露出面側においても、最上層以外の層の半導体チップが、その母体となった半導体ウェハよりも薄くなるように研磨されているので、積層構造全体の厚さが低減される。
【0012】
請求項4に記載の発明は、半導体装置であって、配線パターンが配設された基板と、前記基板の上に積層され、各々に集積回路が作り込まれた複数層の半導体チップと、前記複数層の半導体チップと前記基板との間の空隙を埋めるように封止する封止材と、を備え、前記複数層の半導体チップの各々は、その電極が前記配線パターンに接続されるように前記基板にフリップチップ実装されており、前記複数層のうち少なくとも、最上層以外のすべての層の半導体チップの各々は、その母体となった半導体ウェハよりも薄くなるように研磨されており、前記基板が主面から突起した突起部を有しており、前記配線パターンが前記突起部を覆う電極膜を含んでおり、前記電極膜を含めた前記突起部は、前記第1層の半導体チップの上面を超えない高さであり、第2層の半導体チップは、その電極が前記電極膜に接続されているものである。
【0013】
この発明によれば、半導体チップが複数層に積層され、最上層以外の層の半導体チップが、その母体となった半導体ウェハよりも薄くなるように研磨されているので、積層構造全体の厚さが低減された半導体装置が実現する。すなわち、厚さ方向の回路の集積度をも高めた半導体装置が得られる。さらに、電極膜で覆われた突起部を有する基板が用いられ、第2層の半導体チップの電極が電極膜に接続されているので、第2層の半導体チップのバンプの高さが低減される。すなわち、製造工程が容易化される。また、電極膜を含めた突起部の高さが第1層の半導体チップの上面を超えない範囲であるので、製造工程において、半導体ウェハと同等厚さの第1層の半導体チップを実装した後に、その上面を研磨することにより第1層の半導体チップを薄くすることが、突起部およびその電極膜と干渉することなく容易に行い得る。
【0014】
請求項5に記載の発明は、半導体装置であって、配線パターンが配設された基板と、前記基板の上に積層され、各々に集積回路が作り込まれた複数層の半導体チップと、前記基板の上に配置され、最上層の半導体チップの下方に位置するディスクリート部品と、前記複数層の半導体チップと前記ディスクリート部品と前記基板との間の空隙を埋めるように封止する封止材と、を備え、前記複数層の半導体チップの各々は、その電極が前記配線パターンに接続されるように前記基板にフリップチップ実装されており、前記複数層のうち少なくとも、最上層以外のすべての層の半導体チップの各々は、その母体となった半導体ウェハよりも薄くなるように研磨されており、前記ディスクリート部品は、その電極が前記配線パターンに接続されるように前記基板に実装されているものである。
【0015】
この発明によれば、半導体チップが複数層に積層され、最上層以外の層の半導体チップが、その母体となった半導体ウェハよりも薄くなるように研磨されているので、積層構造全体の厚さが低減された半導体装置が実現する。すなわち、厚さ方向の回路の集積度をも高めた半導体装置が得られる。さらに、ディスクリート部品が実装されているので、半導体装置は、ディスクリート部品と各半導体チップとの間の配線距離を短くしたディスクリート部品内蔵型のモジュールとして機能する。また、ディスクリート部品は最上層の半導体チップの下方に位置するように実装されているので、ディスクリート部品のために積層構造の厚さが増大しない。
【0016】
請求項6に記載の発明は、請求項1ないし5のいずれかに記載の半導体装置であって、前記半導体チップのすべてが、その母体となった半導体ウェハよりも薄くなるように研磨されているものである。
【0017】
この発明によれば、半導体チップのすべてが、その母体となった半導体ウェハよりも薄くなるように研磨されているので、積層構造全体の厚さがさらに低減される。すなわち、厚さ方向の回路の集積度がさらに高められる。
【0018】
請求項7に記載の発明は、半導体装置の製造方法であって、集積回路が作り込まれた半導体チップが複数層に積層された構造を有する半導体装置を製造する方法であって、(a)集積回路が作り込まれた第1層の半導体チップを、その電極が基板に配設された配線パターンに接続されるように、前記基板にフリップチップ実装する工程と、(b)前記第1層の半導体チップと前記基板との間の空隙を埋めるように封止材で封止する工程と、(c)以下の工程(c1)〜(c3)を、整数kについてk=2からk=K(ただしK≧2)まで順次行う工程と、を備え、前記工程(c1)〜(c3)が、(c1)第k−1層の半導体チップの上面を研磨することにより前記第k−1層の半導体チップを薄くする工程、(c2)集積回路が作り込まれた第k層の半導体チップを、薄くされた前記第k−1層の半導体チップの上方に位置するように、且つその電極が前記配線パターンに接続されるように、前記基板にフリップチップ実装する工程、および(c3)前記第k層の半導体チップと前記基板との間の空隙を埋めるように前記封止材で封止する工程、であるものである。
【0019】
この発明によれば、最上層以外の層の半導体チップが、その上面を研磨されることにより薄くされ、その後に次の層の半導体チップが実装されるので、積層構造全体の厚さが低減される。すなわち、厚さ方向の回路の集積度をも高めた半導体装置が実現する。さらに、各層の半導体チップは、薄くされる前のものが実装されるので、半導体チップの撓みによる取扱いの困難性が解消され、製造工程が容易化される。さらに、研磨される半導体チップは、実装後に封止されることにより、まず基板に固定され、その後に研磨されるので、研磨工程も容易に行われ得る。
【0020】
さらに、各層の半導体チップは、その電極が基板の配線パターンに接続されるように基板にフリップチップ実装されるので、各層の半導体チップは、それより下層の半導体チップを内側に収納するように実装されることとなる。このため、各層の半導体チップと基板との間の空隙を埋める封止によって、当該半導体チップが基板に直接に固定されるとともに、当該半導体チップより下層の半導体チップが封止材の内部に埋め込まれる。したがって、薄くされて機械的強度が弱まっている下層の半導体チップに加重を過度に付加することなく、また下層の半導体チップを保護しつつ研磨工程を実施することができ、さらに装置完成後においても、最上層より下層の薄い半導体チップが保護される。
【0021】
請求項8に記載の発明は、請求項7に記載の半導体装置の製造方法であって、前記工程(c)が、(c4)k=Kであるkについての前記工程(c3)の後に、前記第K層の半導体チップの上面を研磨することにより前記第K層の半導体チップを薄くする工程を、さらに備えるものである。
【0022】
この発明によれば、最上層の半導体チップも研磨により薄くされるので、積層構造全体の厚さがさらに低減され、厚さ方向の回路集積度がさらに高められる。
【0023】
請求項9に記載の発明は、請求項7または8に記載の半導体装置の製造方法であって、前記基板が主面から後退した凹部を有しており、前記工程(a)は、前記第1層の半導体チップを前記凹部の底面にフリップチップ実装し、k=2からk=Kまでの各kについての前記工程(c2)は、前記第k層の半導体チップを、その電極が前記基板の凹部でない領域に配設された配線パターンに接続されるようにフリップチップ実装し、前記凹部は、薄くされた後の前記第1層の半導体チップの上面が前記配線パターンを含めた前記凹部の縁よりも低くならない深さであるものである。
【0024】
この発明によれば、第1層の半導体チップが基板凹部の底面に実装され、第1層より上層の半導体チップが、基板の凹部以外の領域に配設された配線パターンに接続されるように実装されるので、第1層より上層の半導体チップのバンプの高さが低減される。また、凹部の深さが、薄くされた後の第1層の半導体チップの上面が配線パターンを含めた凹部の縁よりも低くならない範囲であるので、第1層の半導体チップの研磨を、基板と干渉することなく容易に行うことができる。
【0025】
請求項10に記載の発明は、請求項7または8に記載の半導体装置の製造方法であって、前記基板が折り曲げ可能なフィルム基板であり、k=2からk=Kまでの少なくとも1つのkについての前記工程(c2)が、(c2−1)前記フィルム基板を型に嵌め込むことにより、前記フィルム基板のうち薄くされた前記第k−1層の半導体チップが実装されている領域が後退するように、前記フィルム基板を折り曲げて凹部を形成する工程と、(c2−2)前記第k層の半導体チップを、その電極が前記フィルム基板の前記凹部以外の領域に配設された配線パターンに接続されるようにフリップチップ実装する工程と、を備えるものである。
【0026】
この発明によれば、フィルム基板を折り曲げることにより、半導体チップがすでに実装されている領域を凹部に後退させて、新たな層の半導体チップが、凹部以外の領域に配設された配線パターンに接続されるように実装されるので、上記の新たな層以上の層の半導体チップのバンプの高さが低減される。また、フィルム基板を型に嵌め込むことにより凹部が形成されるので、上記の新たな層以上の層の半導体チップの実装を容易に行うことができる。
【0027】
請求項11に記載の発明は、請求項7または8に記載の半導体装置の製造方法であって、前記基板が折り曲げ可能なフィルム基板であり、前記第1層ないし第K−1層のうち少なくとも一つの層である第n層の半導体チップを前記基板にフリップチップ実装する前記工程(a)または(c2)が、(x1)前記フィルム基板を型に嵌め込むことにより、前記フィルム基板を折り曲げて凹部を形成する工程と、(x2)前記第n層の半導体チップを前記凹部の底面にフリップチップ実装する工程と、を備え、前記凹部は、薄くされた後の前記第n層の半導体チップの上面が前記配線パターンを含めた前記凹部の縁よりも低くならない深さであり、第n+1層の半導体チップを前記基板にフリップチップ実装する前記工程(c2)が、前記第n+1層の半導体チップを、その電極が前記フィルム基板の前記凹部以外の領域に配設された配線パターンに接続されるようにフリップチップ実装するものである。
【0028】
この発明によれば、フィルム基板を折り曲げることにより凹部を形成し、ある層(第n層)の半導体チップが凹部の底面に実装され、つぎの層(第n+1層)の半導体チップが、その電極が凹部以外の領域に配設された配線パターンに接続されるように実装されるので、第n+1層以上の層の半導体チップのバンプの高さが低減される。また、凹部の深さが、薄くされた後の第n層の半導体チップの上面が配線パターンを含めた凹部の縁よりも低くならない範囲であるので、第n層の半導体チップの研磨を、フィルム基板と干渉することなく容易に行うことができる。
【0029】
請求項12に記載の発明は、請求項7ないし11のいずれかに記載の半導体装置の製造方法であって、前記基板が、少なくとも前記第1層から前記第K層の半導体チップが実装される領域の表面部分において離型性であり、(d)前記工程(c)の後に、前記配線パターン、前記封止材および前記第1ないし前記第Kの半導体チップから前記基板を剥離することにより前記基板を除去する工程を、さらに備えるものである。
【0030】
この発明によれば、半導体チップが実装される領域の表面部分が離型性である基板を用いることにより、半導体チップの積層構造が形成された後に、基板が剥離され除去されるので、半導体チップの積層構造を有し、かつ配線パターンが剥離面に露出する半導体装置が得られる。したがって、この半導体装置を、あたかも配線パターンの露出面を電極とする集積度の高い単一のCSPであるかのように使用することができる。
【0031】
この発明において好ましくは、基板は折り曲げ可能なフィルム基板である。それにより、基板の剥離をより容易に行うことができる。
【0032】
請求項13に記載の発明は、請求項12に記載の半導体装置の製造方法であって、(e)集積回路が作り込まれた別の半導体チップを、その電極が前記配線パターンに接続されるように、前記配線パターンを含む剥離面にフリップチップ実装する工程と、(f)前記別の半導体チップと前記剥離面との間の空隙を埋め、かつ前記配線パターンの一部が露出するように前記封止材で封止する工程と、をさらに備えるものである。
【0033】
この発明によれば、剥離面に別の半導体チップが実装されるので、同一の装置面積を保ちつつ回路の集積度がさらに高められる。
【0034】
請求項14に記載の発明は、請求項13に記載の半導体装置の製造方法であって、(g)前記別の半導体チップの上面を研磨することにより前記別の半導体チップを薄くする工程を、さらに備えるものである。
【0035】
この発明によれば、剥離面に実装される別の半導体チップについても、研磨により薄くされるので、積層構造全体の厚さがさらに低減される。すなわち、厚さ方向の回路の集積度がさらに高められる。
【0036】
請求項15に記載の発明は、請求項13に記載の半導体装置の製造方法であって、(h)前記別の半導体チップを剥離面側の第1層の半導体チップとし、前記剥離面に、集積回路が作り込まれた半導体チップを第N層(ただしN≧2)まで積層する工程であって、以下の工程(h1)〜(h3)を、整数nについてn=2からn=Nまで順次行う工程を、さらに備え、前記工程(h1)〜(h3)が、(h1)剥離面側の第n−1層の半導体チップの上面を研磨することにより前記剥離面側の第n−1層の半導体チップを薄くする工程、(h2)剥離面側の第n層の半導体チップを、薄くされた前記剥離面側の第n−1層の半導体チップの上方に位置するように、且つその電極が前記配線パターンに接続されるように、前記剥離面にフリップチップ実装する工程、および(h3)前記剥離面側の第n層の半導体チップと前記剥離面との間の空隙を埋め、かつ前記配線パターンの一部が露出するように前記封止材で封止する工程、であるものである。
【0037】
この発明によれば、剥離面側にも半導体チップが複数層に積層されるので、装置面積を同一に保ちつつ、回路の集積度をさらに高めることができる。また、剥離面側においても最上層以外の層の半導体チップが、その上面を研磨されることにより薄くされ、その後に次の層の半導体チップが実装されるので、積層構造全体の厚さが低減される。さらに、剥離面側においても各層の半導体チップは、薄くされる前のものが実装されるので、半導体チップの撓みによる取扱いの困難性が解消され、製造工程が容易化される。さらに、剥離面側においても研磨される半導体チップは、実装後に封止されることにより、まず基板に固定され、その後に研磨されるので、研磨工程が容易に行われ得る。
【0038】
さらに、剥離面側における各層の半導体チップは、その電極が配線パターンに接続されるように剥離面にフリップチップ実装されるので、各層の半導体チップは、それより下層の半導体チップを内側に収納するように実装されることとなる。このため、剥離面側においても各層の半導体チップと剥離面との間の空隙を埋める封止によって、当該半導体チップが剥離面に直接に固定されるとともに、当該半導体チップより下層の半導体チップが封止材の内部に埋め込まれる。したがって、薄くされて機械的強度が弱まっている下層の半導体チップに機械的加重を過度に付加することなく、また下層の半導体チップを保護しつつ研磨工程を実施することができ、さらに装置完成後においても、最上層より下層の薄い半導体チップが保護される。
【0039】
請求項16に記載の発明は、請求項7ないし11のいずれかに記載の半導体装置の製造方法であって、前記基板が主面から突起した突起部を有しており、前記配線パターンが前記突起部を覆う電極膜を含んでおり、前記電極膜を含めた前記突起部は、薄くされた後の前記第1層の半導体チップの上面を超えない高さであり、k=2であるkについての前記工程(c2)が、(c2−3)前記第2層の半導体チップの電極を前記電極膜に電気的に接続する工程、を含んでいるものである。
【0040】
この発明によれば、電極膜で覆われた突起部を有する基板が用いられ、第2層の半導体チップの電極が電極膜に接続されるので、第2層の半導体チップのバンプの高さが低減される。また、電極膜を含めた突起部の高さが、薄くされた後の第1層の半導体チップの上面を超えない範囲であるので、第1層の半導体チップの研磨を、突起部およびその電極膜と干渉することなく容易に行うことができる。
【0041】
請求項17に記載の発明は、請求項7ないし16のいずれかに記載の半導体装置の製造方法であって、前記工程(c)が、(c5) 遅くともk=Kであるkについての前記工程(c2)より前に、ディスクリート部品を、前記第K層の半導体チップの下方に位置することとなるように、且つその電極が前記配線パターンに接続されるように、前記基板に実装する工程を、さらに備えるものである。
【0042】
この発明によれば、ディスクリート部品が実装されるので、完成した半導体装置は、ディスクリート部品と各半導体チップとの間の配線距離を短くしたディスクリート部品内蔵型のモジュールとして機能する。また、ディスクリート部品は最上層の半導体チップの下方に位置するように実装されるので、積層構造の厚さを増やすことなく、ディスクリート部品が実装される。さらに、ディスクリート部品は上記の位置に実装されるので、最上層の半導体チップと基板との間の空隙を埋めるように封止を行う工程において、ディスクリート部品も同時に封止される。
【0043】
請求項18に記載の発明は、請求項7ないし17のいずれかに記載の半導体装置の製造方法であって、前記複数層に積層された半導体チップのうち、上面が研磨されることにより薄くされることとなる少なくとも1つの層の半導体チップが、各々に集積回路が作り込まれている複数の半導体チップを含んでいるものである。
【0044】
この発明によれば、ある層に複数の半導体チップが含まれ、且つそれらの上面が研磨されることにより薄くされるので、それら複数の半導体チップの厚さが不揃いであっても、単一の研磨工程を通じて、それらを同一の厚さに薄くすることができる。すなわち、同一層に複数の半導体チップが実装されても、また、それらの厚さが不揃いであっても、単一の半導体チップが実装される場合と比べて工数を増やすことなく研磨を行うことができる。さらに、同一層に実装される半導体チップの厚さを選ばないので、高い選択の自由度をもって、様々な半導体チップを積層構造の中に取り入れることができる。
【0045】
【発明の実施の形態】
[第1の実施形態]
図1〜図3は、本発明の第1の実施形態による半導体装置の製造方法を示す工程図である。図3(d)が示すように、完成後の半導体装置は、集積回路が作り込まれた半導体チップ11,21,31が基板1にフリップチップ実装されることにより、多層構造を形成している。半導体チップ11,21,31には、各々の一方主面(実装面と称する)にのみ図示しない配線パターンおよび配線パターンに接続された電極(例えばパッド)が形成されており、この電極が基板1の上の配線パターン2に接続される。したがって、実装面を基板1の側に向けて、すなわち図3(d)において下方に向けて、各半導体チップ11,21,31の実装がなされている。
【0046】
図3(d)に示す半導体装置を製造するには、はじめに基板1が準備される(図1(a))。基板1として、FR−1等のプリント基板、セラミック基板、ガラス基板、フレキシブル基板、Si(シリコン)基板、MID基板など、多彩な基板が使用可能である。基板1の厚さは、例えば0.3mm〜5.0mm程度である。基板1の上主面には配線パターン2が配設されている。
【0047】
つぎに、多層構造の第1層をなす半導体チップ11が基板1にフリップチップ実装される(図1(b))。この工程で、半導体チップ11の実装面に形成されている図示しない電極が、基板1の上の配線パターン2に接続される。この半導体チップ11と配線パターン2との接続は、例えばバンプなどの接続部材13を介して行われる。配線パターン2としてCu(銅)の母材の表面にNi/Au(ニッケル/金)のメッキが施されたものが使用される場合には、接続部材13として例えばAu(金)バンプが用いられ、これを圧接するか、あるいは導電性接着剤を用いて接合することにより、半導体チップ11と配線パターン2とが電気的に接続される。バンプの材料としてハンダを用いる場合には、配線パターン2にCuを用いることが可能である。なお、半導体チップ11は、その母体となる半導体ウェハ(図示を略す)から切り出したときの厚さを保っており、例えば0.3mm〜0.8mmの厚さを有している。
【0048】
つぎに、半導体チップ11と基板1との間の空隙を埋めるように、封止材4による封止が行われる(図1(c))。封止は、図1(c)が示すように半導体チップ11の下面のみでなく、側面をも封止材4で覆うように行われる。この封止は、主として半導体チップ11の下方を封止剤で充填することから、当技術分野では「アンダーフィル」と称される。封止材4には、例えばシリコン酸化物をフィラー(充填材)として充填したエポキシ樹脂が用いられる。封止材4の充填後の硬化の方法として、例えば、半導体チップ11のフリップチップ実装の前に封止材4を塗布しておき、フリップチップ実装の際に接続部材13としてのバンプを圧接するための加熱により、同時に封止材4を硬化させる方法(同時硬化)を採ることができる。あるいは、フリップチップ実装の終了後に、封止材4を充填し加熱することにより硬化させる(キュアする)方法を採ることも可能である。
【0049】
つぎに、半導体チップ11の上主面、すなわち実装面の反対主面(非実装面と仮称する)が研磨され、それにより半導体チップ11が薄くされる(図1(d))。このとき、半導体チップ11は、封止材4により基板1へ固定されているので、機械的な方法で研磨することも可能である。研磨は、半導体チップ11の実装高さ、すなわち基板1の上主面を基準とした半導体チップ11の上面の高さが、例えば200μm以下となるように行われる。
【0050】
つぎに、第2層の半導体チップ21が基板1にフリップチップ実装される(図1(e))。半導体チップ21も、半導体チップ11と同様に、その母体となる半導体ウェハ(図示を略す)から切り出したときの厚さを保っており、例えば0.3mm〜0.8mmの厚さを有している。半導体チップ21は、半導体チップ11の上方に位置するように、かつその電極(図示しない)が配線パターン2に接続されるように実装される。この接続は、例えば金属ポスト電極である接続部材23を介して行われる。
【0051】
図2は、接続部材23としての金属ポスト電極を半導体チップ21の実装面に形成する工程を特に示している。金属ポスト電極を形成するには、まず半導体チップ21が準備される(図2(a))。半導体チップ21の実装面には電極22が形成されている。つぎに、半導体チップ21の実装面の上に、感光性フィルム24が被着される(図2(b))。感光性フィルムは、例えば200μm以上の厚さに被着される。つづいて、マスク25を用いて感光性フィルム24へ光等を照射することにより、感光性フィルム24を選択的に露光させる(図2(c))。マスク25は、感光性フィルム24のうち電極23の直上部分が選択的に露光するように準備されている。つぎに、感光性フィルム24のうち露光により変成した部分をエッチングにより選択的に除去することにより、電極22の直上部に貫通孔26が選択的に形成される(図2(d))。つぎに、メッキを施すことにより、貫通孔26に金属等の導電性材料が充填される(図2(e))。その結果、電極22に電気的に接続された金属ポスト電極が、接続部材23として貫通孔26の中に形成される。その後、感光性フィルム24を除去することにより、接続部材23として金属ポスト電極が接続された半導体チップ21が得られる(図2(f))。金属ポスト電極の高さは、感光性フィルム24の厚さに相当し、例えば200μm以上である。
【0052】
図1(e)に戻って、接続部材23の高さが例えば200μm以上に設定されることにより、半導体チップ21は、それより下層の半導体チップ11に干渉することなく、すなわち互いの間に空隙をもって実装される。さらに、半導体チップ21は、基板1の上の配線パターン2に接続されるように基板1にフリップチップ実装されるので、それより下層の半導体チップ11を、その内側に収納するように実装される。
【0053】
つぎに図3(a)が示すように、半導体チップ21と基板1との間の空隙を埋めるように、封止材4による封止が行われる。封止は、半導体チップ21の下面のみでなく、側面をも封止材4で覆うように行われる。上記したように半導体チップ21は、それより下層の半導体チップ11を、その内側に収納するように実装されるので、半導体チップ21と基板1との間の空隙を埋める封止によって、半導体チップ21が基板1に直接に固定されるとともに、それより下層の半導体チップ11が封止材4の内部に埋め込まれる。
【0054】
つぎに、半導体チップ21の非実装面が研磨され、それにより半導体チップ21が薄くされる(図3(b))。このとき、半導体チップ21は、封止材4により基板1へ直接に固定されているので、薄くされて変形しやすく且つ機械的強度が弱まっている下層の半導体チップ11に加重負担をかけずに、機械的な方法で研磨することも可能である。また、下層の半導体チップ11が封止材4の内部に埋め込まれているので、半導体チップ11を保護しつつ、研磨工程を実施することができる。研磨は、半導体チップ21の実装高さが、例えば400μm以下となるように行われる。
【0055】
つぎの図3(c)の工程では、まず、第3層の半導体チップ31が基板1にフリップチップ実装される。半導体チップ31も、半導体チップ11および12と同様に、その母体となる半導体ウェハ(図示を略す)から切り出したときの厚さを保っており、例えば0.3mm〜0.8mmの厚さを有している。半導体チップ31は、半導体チップ21の上方に位置するように、かつその電極(図示しない)が配線パターン2に接続されるように実装される。この接続は、例えば金属ポスト電極である接続部材33を介して行われる。接続部材33の高さが例えば400μm以上に設定されることにより、半導体チップ31は、第2層の半導体チップ21に干渉することなく、すなわち互いの間に空隙をもって実装される。さらに、半導体チップ31は、基板1の上の配線パターン2に接続されるように基板1にフリップチップ実装されるので、それより下層の半導体チップ11および21を、その内側に収納するように実装される。
【0056】
その後、半導体チップ31と基板1との間の空隙を埋めるように、封止材4による封止が行われる。封止は、半導体チップ31の下面のみでなく、側面をも封止材4で覆うように行われる。半導体チップ31は、それより下層の半導体チップ11および21を、その内側に収納するように実装されるので、半導体チップ21と基板1との間の空隙を埋める封止によって、それより下層の半導体チップ11および12が封止材4の内部に埋め込まれる。
【0057】
つぎに、半導体チップ31の非実装面が研磨され、それにより半導体チップ31が薄くされる(図3(d))。このとき、半導体チップ31は、封止材4により基板1へ直接に固定されているので、薄くされて変形しやすく且つ機械的強度が弱まっている下層の半導体チップ11および21に加重負担をかけずに、機械的な方法で研磨することも可能である。また、下層の半導体チップ11および21が封止材4の内部に埋め込まれているので、これらの半導体チップ11および21を保護しつつ、研磨工程を実施することができる。研磨は、半導体チップ31の実装高さが、例えば600μm以下となるように行われる。以上の工程を通じて、多層構造の半導体装置が製造される。
【0058】
本実施の形態による半導体装置の製造方法は、以上のように構成されるで、以下のような利点を有する。各層の半導体チップ11,21および31が、その上面を研磨されることにより薄くされるので、積層構造全体の厚さが低減される。すなわち、厚さ方向の回路の集積度をも高めた半導体装置が実現する。さらに、各層の半導体チップ11,21および31は、その母体となる半導体ウェハ(図示を略す)から切り出されたときの厚さのものが実装され、その後に研磨されるので、半導体チップ11,21および31の撓みによる取扱いの困難性が解消され、製造工程が容易である。
【0059】
なお、以上の説明では半導体チップが3層に積層された構造を有する半導体装置の製造方法について説明したが、同様の工程を繰り返すことにより4層以上の積層構造を実現することも可能である。また、半導体チップ11および21のみを有する2層構造のものを製造することも当然可能である。また、最上層の半導体チップについては、その上面を研磨しないでおくことも可能である。それにより、最上層の半導体チップの機械的強度を高めて、機械的外乱による変形から保護することができる。
【0060】
[第2の実施形態]
図4は、本発明の第2の実施形態による半導体装置の製造方法を示す工程図である。以下の各実施形態において、第1の実施形態に関して図示した各部と同一部分または対応部分については、同一符号を付して詳細な説明を略する。本実施の形態による製造方法では、図4(a)に示すように、基板1として、第1層の半導体チップ11が実装される領域にその主面から後退した凹部5を有する基板が用いられる。配線パターン2は、基板1の主面にも凹部5にも配設されている。凹部5の深さは、後の工程で薄くされた後の第1層の半導体チップ11の上面が配線パターン2を含めた凹部5の縁よりも低くならない範囲に設定され、例えば200μm以下に設定される。
【0061】
図4(a)の工程では、まず、薄くされる前の半導体チップ11が凹部5の底面にフリップチップ実装される。半導体チップ11は、凹部5の底面に配設された配線パターン2に接続される。その後、半導体チップ11と凹部5の底面との間の空隙を埋めるように封止材4による封止が行われる。
【0062】
つぎに、半導体チップ11の非実装面が研磨され、それにより半導体チップ11が薄くされる(図4(b))。凹部5の深さが上記の範囲に設定されているので、半導体チップ11の研磨を、基板1と干渉することなく容易に行うことができる。研磨は、半導体チップ11の実装高さ、すなわち凹部5の底面を基準とした半導体チップ11の上面の高さが、例えば200μm以下となるように行われる。
【0063】
つぎに、第2層の半導体チップ21が基板1にフリップチップ実装され、その後に封止材4により封止される(図4(c))。半導体チップ21は、半導体チップ11の上方に位置するように、かつその電極(図示しない)が基板1の凹部5でない領域に配設された配線パターン2に接続されるように実装される。したがって、半導体チップ21を直下の半導体チップ11と干渉することなく実装するのに、接続部材23として、特別に高いバンプや金属ポスト電極のように背丈の高いものを用いる必要がなく、例えば接続部材13と同様の通常のバンプを使用可能である。
【0064】
つぎに、半導体チップ21の非実装面が研磨され、それにより半導体チップ21が薄くされる(図4(d))。その後に、第1の実施の形態と同様に、第3層の半導体チップ31を実装し、その後に封止し(図3(c))、さらに研磨(図3(d))してもよい。この場合に、第3層の半導体チップ31の接続部材33には、例えば金属ポスト電極のように背丈の高いものを使用するとよい。それでもなお、本実施形態では第1層の半導体チップ11が凹部5に実装されているために、接続部材33は、第1の実施形態における接続部材33に比べて短いもので足りる。
【0065】
[第3の実施形態]
図5〜図7は、本発明の第3の実施形態による半導体装置の製造方法を示す工程図である。本実施の形態による製造方法では、図7(e)に示すように、基板として折り曲げ可能なフィルム基板6が用いられ、これを段階的に折り曲げることによって、第1層より上層の接続部23,33として、第1層の接続部13と同様に通常の背丈(バンプ高さ)のものを使用可能にしている。本実施の形態の製造方法では、まず図5(a)に示すように、折り曲げ可能なフィルム基板6が準備される。フィルム基板6の厚さは、例えば100μm程度である。基板1(図1(a))と同様にフィルム基板6の主面には、配線パターン2が配設されている。
【0066】
つぎに、半導体チップ11がフィルム基板6にフリップチップ実装される(図5(b))。実装は、第1の実施の形態と同様に、半導体チップ11の実装面の電極が配線パターン2に接続されるように行われる。つづいて、半導体チップ11の非実装面が研磨され、それにより半導体チップ11が薄くされる(図5(c))。研磨は、半導体チップ11の実装高さが、例えば200μm以下となるように行われる。
【0067】
つぎに、フィルム基板6を型80に嵌め込むことにより折り曲げ、それによりフィルム基板6に凹部85が形成される(図5(d))。折り曲げは、フィルム基板6のうち半導体チップ11が実装されている領域が凹部85の底面として後退するように行われる。型80は、図5(d)および図6に例示するように、平坦な板材81と開口部を有する枠体82とを重ねることにより、容易に構成可能である。
【0068】
つぎに、型80に嵌め込まれたままのフィルム基板6に、第2層の半導体チップ21がフリップチップ実装された後、封止材4により封止される(図7(a))。実装は、半導体チップ21が下層の半導体チップ11の上方に位置するように、且つ半導体チップ21の実装面の電極がフィルム基板6の凹部85以外の領域に配設された配線パターン2に接続されるように行われる。半導体チップ11が凹部85の底面に実装されているため、第2層の接続部材23として第1層の接続部材13と同様に通常のバンプが使用可能である。つぎに、半導体チップ21の非実装面が研磨され、それにより半導体チップ21が薄くされる(図7(b))。半導体チップ21の実装及び研磨は、フィルム基板6が型80に嵌め込まれて固定された状態で行われるので、これらの実装および研磨を容易に行うことができる。
【0069】
その後、フィルム基板6を新たな型90に嵌め込むことにより折り曲げ、それによりフィルム基板6に新たな凹部86が形成される(図7(c))。折り曲げは、フィルム基板6のうち半導体チップ21が実装されている領域が凹部86の底面として後退するように行われる。したがって、この第2の凹部86は、第1の凹部85をその内側に含むように形成される。言い換えると、第2の凹部86は第1の凹部85の縁部に形成される。第2の型90は、例えば第1の型80の上に、枠体82よりも広い開口部を有する第2の枠体83を重ねることによって、容易に構成可能である。
【0070】
つぎに、型90に嵌め込まれたままのフィルム基板6に、第3層の半導体チップ31がフリップチップ実装された後、封止材4により封止される(図7(d))。実装は、半導体チップ31が下層の半導体チップ21の上方に位置するように、且つ半導体チップ31の実装面の電極がフィルム基板6の凹部85および86以外の領域に配設された配線パターン2に接続されるように行われる。半導体チップ21が凹部86の底面に実装されているため、第3層の接続部材33として第1層の接続部材13と同様に通常のバンプが使用可能である。
【0071】
つぎに、半導体チップ31の非実装面が研磨され、それにより半導体チップ31が薄くされる(図7(e))。半導体チップ31の実装及び研磨は、フィルム基板6が型90に嵌め込まれて固定された状態で行われるので、これらの実装および研磨は容易に行うことができる。以上の工程を通じて、半導体チップの積層構造を有しフィルム基板6が階段状に折り曲げられた半導体装置が得られる。
【0072】
[第4の実施形態]
図8は、本発明の第4の実施形態による半導体装置の製造方法を示す工程図である。本実施の形態による製造方法も、図7(e)に示したように、基板として折り曲げ可能なフィルム基板6を用い、これを段階的に折り曲げることによって、第1層より上層の接続部23,33として、第1層の接続部13と同様に通常の背丈(バンプ高さ)のものを使用可能にしている。本実施の形態の製造方法では、まず図5(a)の工程が実行されることにより、折り曲げ可能なフィルム基板6が準備される。
【0073】
つぎに、図8(a)が示すように、フィルム基板6を型80に嵌め込むことにより折り曲げ、それによりフィルム基板6に凹部85が形成される。凹部85の深さは、後の工程で薄くされた後の第1層の半導体チップ11の上面が配線パターン2を含めた凹部85の縁よりも低くならない範囲に設定され、例えば200μm以下に設定される。
【0074】
つぎの図8(b)の工程では、まず、第1層の半導体チップ11が凹部85の底面にフリップチップ実装される。半導体チップ11は、凹部85の底面に配設された配線パターン2に接続される。その後、半導体チップ11と凹部5の底面との間の空隙を埋めるように封止材4による封止が行われる。
【0075】
つぎに、半導体チップ11の非実装面が研磨され、それにより半導体チップ11が薄くされる(図8(c))。凹部85の深さが上記の範囲に設定されているので、半導体チップ11の研磨を、フィルム基板6と干渉することなく容易に行うことができる。研磨は、半導体チップ11の実装高さ、すなわち凹部85の底面を基準とした半導体チップ11の上面の高さが、例えば200μm以下となるように行われる。
【0076】
その後、フィルム基板6を型90に嵌め込むことにより折り曲げ、それによりフィルム基板6に凹部86が形成される(図8(d))。凹部86の深さは、後の工程で薄くされた後の第2層の半導体チップ21の上面が配線パターン2を含めた凹部86の縁よりも低くならない範囲に設定され、例えば200μm以下に設定される。
【0077】
つぎの図8(e)の工程では、まず、第2層の半導体チップ21が、第1層の半導体チップ11の上方に位置するように凹部86の底面にフリップチップ実装される。半導体チップ21は、凹部86の底面に配設された配線パターン2に接続される。第1層の半導体チップ11が凹部85の底面に実装されている一方、第2層の半導体チップ21が凹部85でない領域に配設された配線パターン2に接続されるように実装されるので、第2層の接続部材23として第1層の接続部材13と同様に通常のバンプが使用可能である。その後、半導体チップ11と凹部5の底面との間の空隙を埋めるように封止材4による封止が行われる。
【0078】
つぎに、半導体チップ21の非実装面が研磨され、それにより半導体チップ21が薄くされる(図8(f))。凹部86の深さが上記の範囲に設定されているので、半導体チップ21の研磨を、フィルム基板6と干渉することなく容易に行うことができる。研磨は、半導体チップ21の実装高さ、すなわち凹部86の底面を基準とした半導体チップ21の上面の高さが、例えば200μm以下となるように行われる。その後、図7(d)および図7(e)と同一の工程を実行することにより、第3の実施形態と同様に、半導体チップの積層構造を有しフィルム基板6が階段状に折り曲げられた半導体装置が得られる。凹部86が設けられているため、第3層の接続部材33も、第2層の接続部材23と同様に、通常のバンプが使用可能である。
【0079】
[第5の実施形態]
図9は、本発明の第5の実施形態による半導体装置の製造方法を示す工程図である。本実施の形態による製造方法では、まず図9(a)に示すように、基板として離型性の基板8が準備される。離型性の基板8は、半導体チップ11等が実装される表面のみが、離型性であってもよい。さらに、表面のうち、半導体チップ11等が実装される領域のみが離型性であってもよい。このような離型性の基板8として、例えば、PET(ポリエチレンテレフタレート)基板、フッ素樹脂コート基板(フッ素樹脂がコーティングされた基板)、シリコンコート基板(シリコン樹脂がコーティングされた基板)、あるいはステンレス鋼基板などが使用可能である。離型性の基板8は、好ましくは厚さが200μm以下の折り曲げ可能なフィルム基板である。配線パターン2は、離型性の基板8の上に、例えば銅をメッキすることにより配設されている。
【0080】
その後、離型性の基板8を基板1として用いて、例えば第1の実施形態における図1〜図3の工程を実行することにより、図9(b)に示す積層構造の半導体装置が得られる。その後、図9(c)に示すように、配線パターン2を含む積層構造から、離型性の基板8が剥離され除去される。基板8が折り曲げ可能なフィルム基板であれば、基板8の剥離を更に容易に行うことができる。図9(c)の工程を経ることにより、半導体チップの積層構造を有し、かつ配線パターン2の主面が剥離面40に露出する半導体装置が得られる。したがって、この半導体装置を、あたかも配線パターン2の露出面を電極とする集積度の高い単一のCSP(Chip Size Package)であるかのように使用することができる。CSPとしての有用性を高めるために、好ましくは、図9(d)に示すように、配線パターン2の露出面にハンダボール9が固着される。
【0081】
[第6の実施形態]
本発明の第6の実施形態による製造方法では、まず図9(c)に示した半導体装置が準備される。その後、図9(c)の半導体装置の剥離面40を、あたかも基板1に見立てて図1〜図3の工程を実行することにより、剥離面40の上にさらに半導体チップの積層構造が形成される。それにより、同一の装置面積を保ちつつ回路の集積度がさらに高められる。より具体的には、図10に示す製造工程が実行される。
【0082】
図10(a)の工程では、まず図9(c)の工程を通じて出来上がった半導体装置の剥離面40に、第1層の半導体チップ(剥離面側の第1層の半導体チップと称する)41がフリップチップ実装される。実装は、半導体チップ11の実装面の図示しない電極が、剥離面40に露出する配線パターン2に接続されるように行われる。この半導体チップ41と配線パターン2との接続は、例えばバンプなどの接続部材43を介して行われる。接続部材43の材料は、例えば接続部材13の材料と同等である。実装時の半導体チップ41も、実装時の半導体チップ11,21,31と同様に、その母体となる半導体ウェハ(図示を略す)から切り出したときの厚さを保っている。その後、半導体チップ41と剥離面40との間の空隙を埋め、かつ配線パターン2の一部が露出するように、封止材4による封止が行われる。
【0083】
つぎに図10(b)が示すように、半導体チップ41の非実装面が研磨され、それにより半導体チップ41が薄くされる。研磨は、半導体チップ41の実装高さ、すなわち剥離面40を基準とした半導体チップ41の上面の高さが、例えば200μm以下となるように行われる。
【0084】
つぎの図10(c)の工程では、まず、剥離面側の第2層の半導体チップ51が基板1にフリップチップ実装される。実装時の半導体チップ51も、その母体となる半導体ウェハ(図示を略す)から切り出したときの厚さを保っている。半導体チップ51は、半導体チップ41の上方に位置するように、かつその電極(図示しない)が配線パターン2に接続されるように実装される。この接続は、例えば金属ポスト電極である接続部材53を介して行われる。接続部材53の高さは、例えば200μm以上に設定される。その後、半導体チップ51と剥離面40との間の空隙を埋め、かつ配線パターン2の一部が露出するように、封止材4による封止が行われる。
【0085】
つぎに、半導体チップ51の非実装面が研磨され、それにより半導体チップ51が薄くされる(図10(d))。研磨は、半導体チップ51の実装高さが、例えば400μm以下となるように行われる。以下同様にして、第3層以上の半導体チップを剥離面側に積層することも可能である。
【0086】
以上の工程を経ることにより、半導体チップの積層数がさらに高められ、かつ配線パターン2の主面の一部が剥離面40に露出する半導体装置が得られる。したがって、この半導体装置を、あたかも配線パターン2の露出面を電極とする集積度の高い単一のCSP(Chip Size Package)であるかのように使用することができる。CSPとしての有用性を高めるために、好ましくは、図10(e)に示すように、配線パターン2の露出面にハンダボール9が固着される。剥離面40側においても、各層の半導体チップ41,51が、その母体となった半導体ウェハ(図示を略す)よりも薄くなるように研磨されているので、積層構造全体の厚さが低減され、厚さ方向の回路の集積度が高い半導体装置が得られる。
【0087】
[第7の実施形態]
図11は、本発明の第7の実施形態による半導体装置の製造方法を示す工程図である。本実施の形態による製造方法では、まず図11(a)に示すように、基板として突起部15を有する基板10が準備される。基板10は、例えば、射出成型を用いて板状の本体部と突起部15とが一体的に連結されたものとして形成される。突起部15は、第1層の半導体チップ11が実装されることとなる領域以外の領域に形成される。
【0088】
つぎに図11(b)に示すように、基板10の上に配線パターン2が形成される。この工程で、配線パターン2の一部として突起部15を覆う電極膜16が形成される。電極膜16を含む配線パターン2は、例えばメッキおよびその後のパターニングを通じて形成される。メッキは、例えばCuメッキを行った後に、その表面を覆うようにNi/Auメッキが行われる。これにより、後の工程で各層の接続部13および23としてAuバンプを用い、これを圧接するか、あるいは導電性接着剤により接合することにより、半導体チップ11および21と電極膜16を含む配線パターン2とを電気的に接続することが可能となる。バンプの材料としてハンダが用いられる場合には、Cuメッキだけで足りる。
【0089】
つぎの図11(c)の工程では、まず、薄くされる前の第1層の半導体チップ11が基板10にフリップチップ実装される。実装は、半導体チップ11の実装面の図示しない電極が、電極膜16ではない配線パターン2に接続されるように行われる。その後、半導体チップ11と基板10との間の空隙を埋めるように、封止材4による封止が行われる。
【0090】
つぎに図11(d)が示すように、半導体チップ11の非実装面が研磨され、それにより半導体チップ11が薄くされる。研磨は、半導体チップ11の実装高さ、すなわち基板10の主面を基準とした半導体チップ11の上面の高さが、例えば200μm以下となるように行われる。図11(a)の工程において、突起部15は、電極膜16を含めた高さが、薄くされた後の半導体チップ11の上面を超えない範囲となるようにあらかじめ設定される。したがって、半導体チップ11の研磨は、突起部15およびその電極膜16と干渉することなく容易に行うことが可能である。電極膜16を含めた突起部15の高さは、例えば200μmに設定される。
【0091】
つぎの図11(e)の工程では、まず、薄くされる前の第2層の半導体チップ21が基板1にフリップチップ実装される。半導体チップ21は、半導体チップ11の上方に位置するように、かつその電極(図示しない)が電極膜16に接続されるように実装される。したがって、半導体チップ21を直下の半導体チップ11と干渉することなく実装するのに、金属ポスト電極のように背丈の大きいものを接続部材23に用いる必要がない。接続部材23には、例えば接続部材13と同様の通常のバンプを使用可能である。その後、半導体チップ21と基板10との間の空隙を埋めるように、封止材4による封止が行われる。つぎに、半導体チップ21の非実装面が研磨され、それにより半導体チップ21が薄くされる。研磨は、半導体チップ21の実装高さ、すなわち基板10の主面を基準とした半導体チップ21の上面の高さが、例えば400μm以下となるように行われる。
【0092】
図11(e)の工程の後に、第1の実施の形態と同様に、第3層の半導体チップ31を実装し、その後に封止し(図3(c))、さらに研磨(図3(d))してもよい。この場合には、第3層の半導体チップ31も第2層の半導体チップ21と同様に、突起部15を覆う電極膜16に接続されるように、図11(a)および図11(b)の工程において、あらかじめ第3層の半導体チップ31のための突起部15および電極膜16を形成しておくのが望ましい。それにより、第3層の半導体チップ31の接続部33の背丈(バンプ高さ)を、図3(c)に示した接続部33よりは低くすることができる。
【0093】
[第8の実施形態]
図12は、本発明の第8の実施形態による半導体装置の製造方法を示す工程図である。本実施の形態による製造方法では、図12(d)に示すように、複数層の半導体チップ11,21および31に加えて、ディスクリート部品(個別回路部品)61が実装された半導体装置が得られる。ディスクリート部品は、集積回路とは異なり、単一の回路素子が形成された半導体チップその他の回路部品をいう。図12(d)に示す半導体装置を製造するには、まず図1、図2および図3(a)〜図3(b)の工程を実行することにより、図12(a)に示すように、薄くされた第1層の半導体チップ11および第2層の半導体チップ21が基板1に実装され、かつ封止材4で封止された2層の積層構造が得られる。半導体チップ21の実装高さは、例えば600μm以下である。
【0094】
つぎに図12(b)が示すように、ディスクリート部品61が基板1に実装される。この実装は、後の工程で実装される最上層(ここでは第3層)の半導体チップ31の下方に位置するように、且つその電極62が配線パターン2に接続されるように行われる。
【0095】
つづく図12(c)の工程では、まず、薄くされる前の第3層の半導体チップ31が基板1に実装される。半導体チップ31は、半導体チップ21およびディスクリート部品61の上方に位置するように、かつその電極(図示しない)が配線パターン2に接続されるように実装される。その後、半導体チップ31と基板1との間の空隙を埋めるように封止材4により封止が行われる。ディスクリート部品61が半導体素子31の下方に位置しているので、この封止工程(すなわち、半導体素子31のアンダーフィル)によって、ディスクリート部品61も同時に封止される。
【0096】
つぎに図12(d)が示すように、半導体チップ31の非実装面が研磨され、それにより半導体チップ31が薄くされる。研磨は、半導体チップ31の実装高さが、例えば600μm以下となるように行われる。以上の工程を通じて、ディスクリート部品61を内蔵した多層構造の半導体装置が製造される。すなわち、この半導体装置は、ディスクリート部品61と各半導体チップ11,21および31との間の配線距離を短くしたディスクリート部品内蔵型のモジュールとして機能する。ディスクリート部品61は最上層の半導体チップ31の下方に位置するように実装されるので、積層構造の厚さを増やすことなく、集積度の高いディスクリート部品内蔵型の半導体装置が実現する。
【0097】
積層構造が2層である場合に、例えば第1層の半導体チップ11の実装高さが200μmであって、第2層の半導体チップ21の実装高さが400μmであれば、高さが0.3mmのディスクリート部品61を実装することができる。したがって、ディスクリート部品61として、0603規格のチップ部品(縦が0.6mm、横および高さが0.3mmに寸法が規格化されたチップ部品)を実装することが可能となる。また、この2層の積層構造の上に第3層の半導体チップ31を積層することにより3層の積層構造を形成した場合には、第3層の実装高さが600μmであれば、高さが0.5mmのディスクリート部品61を実装することができる。したがって、ディスクリート部品61として、1005規格のチップ部品(縦が1.0mm、横および高さが0.5mmに寸法が規格化されたチップ部品)を実装することが可能となる。
【0098】
[第9の実施形態]
図13は、本発明の第9の実施形態による半導体装置の製造方法を示す工程図である。本実施の形態による製造方法では、図13(d)に示すように、積層構造のうちの一つの層(図の例では第1層)に複数(図の例では2個)の半導体チップ17および18が実装された半導体装置が得られる。半導体チップ11等(図3(d))と同様に、半導体チップ17および18の各々には、集積回路が作り込まれている。図13(d)に示す半導体装置を製造するには、まず図1(a)の工程を実行することにより、配線パターン2が配設された基板1が準備される。その後、図13(a)の工程が実行される。図13(a)の工程では、2個の半導体チップ17および18が基板1にフリップチップ実装された後に、封止材4による封止が行われる。これらの実装および封止は、図1(b)および図1(c)の工程と同様に行われる。半導体チップ17および18は、いずれもその母体となる半導体ウェハ(図示を略す)から切り出したときの厚さを保っている。半導体チップ17および18は、同一の厚さである必要はなく、異なる厚さの半導体ウェハから切り出されたものであってもよい。
【0099】
つぎに図13(b)が示すように、半導体チップ17および18の非実装面が研磨され、それにより半導体チップ17および18が薄くされる。2個の半導体チップ17および18は、同一の工程を通じて同時に研磨される。また、図13(a)に示したように、2個の半導体チップ17および18の厚さが不揃いであっても、同一の厚さに薄くすることができる。研磨は、半導体チップ17および18の実装高さが、例えば200μm以下となるように行われる。
【0100】
つぎの図13(c)では、薄くされる前の第2層の半導体チップ21が基板1にフリップチップ実装され、その後、封止材4による封止が行われる。半導体チップ21は、半導体チップ17および18の上方に位置するように、かつその電極(図示しない)が配線パターン2に接続されるように実装される。封止は、半導体チップ21と基板1との間の空隙を埋めるように行われる。この封止によって、図3(a)の工程と同様に、半導体チップ21が基板1に直接に固定されるとともに、それより下層の半導体チップ17および18の双方が封止材4の内部に埋め込まれる。
【0101】
つぎに図13(d)が示すように、半導体チップ21の非実装面が研磨され、それにより半導体チップ21が薄くされる。このとき、半導体チップ21は、封止材4により基板1へ直接に固定されているので、薄くされて変形しやすく且つ機械的強度が弱まっている下層の半導体チップ17および18に加重負担をかけずに、機械的な方法で研磨することが可能である。また、下層の半導体チップ17および18が封止材4の内部に埋め込まれているので、これらの半導体チップ17および18を保護しつつ、研磨工程を実施することができる。研磨は、半導体チップ21の実装高さが、例えば400μm以下となるように行われる。
【0102】
本実施の形態による製造方法では、同一層に実装される半導体チップの厚さを選ばないので、高い選択の自由度をもって、様々な半導体チップを積層構造の中に取り入れることができる。
【0103】
【発明の効果】
以上に述べたように、この発明によれば、積層構造全体の厚さを低減した半導体装置が得られる。すなわち、厚さ方向の回路の集積度をも高めた半導体装置が実現する。
【図面の簡単な説明】
【図1】本発明の第1の実施形態による製造方法の工程図である。
【図2】本発明の第1の実施形態による製造方法の工程図である。
【図3】本発明の第1の実施形態による製造方法の工程図である。
【図4】本発明の第2の実施形態による製造方法の工程図である。
【図5】本発明の第3の実施形態による製造方法の工程図である。
【図6】本発明の第3の実施形態による製造方法の工程図である。
【図7】本発明の第3の実施形態による製造方法の工程図である。
【図8】本発明の第4の実施形態による製造方法の工程図である。
【図9】本発明の第5の実施形態による製造方法の工程図である。
【図10】本発明の第6の実施形態による製造方法の工程図である。
【図11】本発明の第7の実施形態による製造方法の工程図である。
【図12】本発明の第8の実施形態による製造方法の工程図である。
【図13】本発明の第9の実施形態による製造方法の工程図である。
【符号の説明】
1,6,8,10 基板
2 配線パターン
4 封止材
5,85,86 凹部
6 フィルム基板
11,17,18,21,31,41,51 半導体チップ
15 突起部
16 電極膜
40 剥離面
61 ディスクリート部品
80,90 型
Claims (18)
- 配線パターンと、
前記配線パターンの一方主面側に積層され、各々に集積回路が作り込まれた複数層の半導体チップと、
前記配線パターンの他方主面側の少なくとも一部が露出するように、前記配線パターンと前記複数層の半導体チップとを封止する封止材と、を備え、
前記複数層の半導体チップの各々は、その電極が前記配線パターンに接続されるようにフリップチップ実装されており、
前記複数層のうち少なくとも、前記配線パターンから最も離れた層以外のすべての層の半導体チップの各々は、その母体となった半導体ウェハよりも薄くなるように研磨されている半導体装置。 - 前記配線パターンの前記他方主面側に配置され、集積回路が作り込まれた別の半導体チップと、
前記配線パターンの前記他方主面側の少なくとも一部が露出するように、前記配線パターンと前記別の半導体チップとを封止する別の封止材と、をさらに備え、
前記別の半導体チップは、その電極が前記配線パターンに接続されるようにフリップチップ実装されている請求項1に記載の半導体装置。 - 前記配線パターンの前記他方主面側に積層され、各々に集積回路が作り込まれた別の複数層の半導体チップと、
前記配線パターンの前記他方主面側の少なくとも一部が露出するように、前記配線パターンと前記別の複数層の半導体チップとを封止する別の封止材と、を備え、
前記別の複数層の半導体チップの各々は、その電極が前記配線パターンに接続されるようにフリップチップ実装されており、
前記別の複数層のうち少なくとも、前記配線パターンから最も離れた層以外のすべての層の半導体チップの各々は、その母体となった半導体ウェハよりも薄くなるように研磨されている請求項1に記載の半導体装置。 - 配線パターンが配設された基板と、
前記基板の上に積層され、各々に集積回路が作り込まれた複数層の半導体チップと、
前記複数層の半導体チップと前記基板との間の空隙を埋めるように封止する封止材と、を備え、
前記複数層の半導体チップの各々は、その電極が前記配線パターンに接続されるように前記基板にフリップチップ実装されており、
前記複数層のうち少なくとも、最上層以外のすべての層の半導体チップの各々は、その母体となった半導体ウェハよりも薄くなるように研磨されており、
前記基板が主面から突起した突起部を有しており、前記配線パターンが前記突起部を覆う電極膜を含んでおり、前記電極膜を含めた前記突起部は、前記第1層の半導体チップの上面を超えない高さであり、
第2層の半導体チップは、その電極が前記電極膜に接続されている半導体装置。 - 配線パターンが配設された基板と、
前記基板の上に積層され、各々に集積回路が作り込まれた複数層の半導体チップと、
前記基板の上に配置され、最上層の半導体チップの下方に位置するディスクリート部品と、
前記複数層の半導体チップと前記ディスクリート部品と前記基板との間の空隙を埋めるように封止する封止材と、を備え、
前記複数層の半導体チップの各々は、その電極が前記配線パターンに接続されるように前記基板にフリップチップ実装されており、
前記複数層のうち少なくとも、最上層以外のすべての層の半導体チップの各々は、その母体となった半導体ウェハよりも薄くなるように研磨されており、
前記ディスクリート部品は、その電極が前記配線パターンに接続されるように前記基板に実装されている半導体装置。 - 前記半導体チップのすべてが、その母体となった半導体ウェハよりも薄くなるように研磨されている請求項1ないし5のいずれかに記載の半導体装置。
- 集積回路が作り込まれた半導体チップが複数層に積層された構造を有する半導体装置を製造する方法であって、
(a)集積回路が作り込まれた第1層の半導体チップを、その電極が基板に配設された配線パターンに接続されるように、前記基板にフリップチップ実装する工程と、
(b)前記第1層の半導体チップと前記基板との間の空隙を埋めるように封止材で封止する工程と、
(c)以下の工程(c1)〜(c3)を、整数kについてk=2からk=K(ただしK≧2)まで順次行う工程と、を備え、
前記工程(c1)〜(c3)が、
(c1)第k−1層の半導体チップの上面を研磨することにより前記第k−1層の半導体チップを薄くする工程、
(c2)集積回路が作り込まれた第k層の半導体チップを、薄くされた前記第k−1層の半導体チップの上方に位置するように、且つその電極が前記配線パターンに接続されるように、前記基板にフリップチップ実装する工程、および
(c3)前記第k層の半導体チップと前記基板との間の空隙を埋めるように前記封止材で封止する工程、である半導体装置の製造方法。 - 前記工程(c)が、
(c4)k=Kであるkについての前記工程(c3)の後に、前記第K層の半導体チップの上面を研磨することにより前記第K層の半導体チップを薄くする工程を、さらに備える請求項7に記載の半導体装置の製造方法。 - 前記基板が主面から後退した凹部を有しており、
前記工程(a)は、前記第1層の半導体チップを前記凹部の底面にフリップチップ実装し、
k=2からk=Kまでの各kについての前記工程(c2)は、前記第k層の半導体チップを、その電極が前記基板の凹部でない領域に配設された配線パターンに接続されるようにフリップチップ実装し、
前記凹部は、薄くされた後の前記第1層の半導体チップの上面が前記配線パターンを含めた前記凹部の縁よりも低くならない深さである、請求項7または8に記載の半導体装置の製造方法。 - 前記基板が折り曲げ可能なフィルム基板であって、
k=2からk=Kまでの少なくとも1つのkについての前記工程(c2)が、
(c2−1)前記フィルム基板を型に嵌め込むことにより、前記フィルム基板のうち薄くされた前記第k−1層の半導体チップが実装されている領域が後退するように、前記フィルム基板を折り曲げて凹部を形成する工程と、
(c2−2)前記第k層の半導体チップを、その電極が前記フィルム基板の前記凹部以外の領域に配設された配線パターンに接続されるようにフリップチップ実装する工程と、を備える請求項7または8に記載の半導体装置の製造方法。 - 前記基板が折り曲げ可能なフィルム基板であって、
前記第1層ないし第K−1層のうち少なくとも一つの層である第n層の半導体チップを前記基板にフリップチップ実装する前記工程(a)または(c2)が、
(x1)前記フィルム基板を型に嵌め込むことにより、前記フィルム基板を折り曲げて凹部を形成する工程と、
(x2)前記第n層の半導体チップを前記凹部の底面にフリップチップ実装する工程と、を備え、
前記凹部は、薄くされた後の前記第n層の半導体チップの上面が前記配線パターンを含めた前記凹部の縁よりも低くならない深さであり、
第n+1層の半導体チップを前記基板にフリップチップ実装する前記工程(c2)が、前記第n+1層の半導体チップを、その電極が前記フィルム基板の前記凹部以外の領域に配設された配線パターンに接続されるようにフリップチップ実装する請求項7または8に記載の半導体装置の製造方法。 - 前記基板が、少なくとも前記第1層から前記第K層の半導体チップが実装される領域の表面部分において離型性であって、
(d)前記工程(c)の後に、前記配線パターン、前記封止材および前記第1ないし前記第Kの半導体チップから前記基板を剥離することにより前記基板を除去する工程を、さらに備える請求項7ないし11のいずれかに記載の半導体装置の製造方法。 - (e)集積回路が作り込まれた別の半導体チップを、その電極が前記配線パターンに接続されるように、前記配線パターンを含む剥離面にフリップチップ実装する工程と、
(f)前記別の半導体チップと前記剥離面との間の空隙を埋め、かつ前記配線パターンの一部が露出するように前記封止材で封止する工程と、をさらに備える請求項12に記載の半導体装置の製造方法。 - (g)前記別の半導体チップの上面を研磨することにより前記別の半導体チップを薄くする工程を、さらに備える請求項13に記載の半導体装置の製造方法。
- (h)前記別の半導体チップを剥離面側の第1層の半導体チップとし、前記剥離面に、集積回路が作り込まれた半導体チップを第N層(ただしN≧2)まで積層する工程であって、以下の工程(h1)〜(h3)を、整数nについてn=2からn=Nまで順次行う工程を、さらに備え、
前記工程(h1)〜(h3)が、
(h1)剥離面側の第n−1層の半導体チップの上面を研磨することにより前記剥離面側の第n−1層の半導体チップを薄くする工程、
(h2)剥離面側の第n層の半導体チップを、薄くされた前記剥離面側の第n−1層の半導体チップの上方に位置するように、且つその電極が前記配線パターンに接続されるように、前記剥離面にフリップチップ実装する工程、および
(h3)前記剥離面側の第n層の半導体チップと前記剥離面との間の空隙を埋め、かつ前記配線パターンの一部が露出するように前記封止材で封止する工程、である請求項13に記載の半導体装置の製造方法。 - 前記基板が主面から突起した突起部を有しており、前記配線パターンが前記突起部を覆う電極膜を含んでおり、前記電極膜を含めた前記突起部は、薄くされた後の前記第1層の半導体チップの上面を超えない高さであり、
k=2であるkについての前記工程(c2)が、
(c2−3)前記第2層の半導体チップの電極を前記電極膜に電気的に接続する工程、を含んでいる請求項7ないし11のいずれかに記載の半導体装置の製造方法。 - 前記工程(c)が、
(c5)遅くともk=Kであるkについての前記工程(c2)より前に、ディスクリート部品を、前記第K層の半導体チップの下方に位置することとなるように、且つその電極が前記配線パターンに接続されるように、前記基板に実装する工程を、さらに備える請求項7ないし16のいずれかに記載の半導体装置の製造方法。 - 前記複数層に積層された半導体チップのうち、上面が研磨されることにより薄くされることとなる少なくとも1つの層の半導体チップが、各々に集積回路が作り込まれている複数の半導体チップを含んでいる請求項7ないし17のいずれかに記載の半導体装置の製造方法。
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