JP2007067134A - 実装部品、実装構造、及び実装構造の製造方法 - Google Patents
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Abstract
【課題】 接続端子間の電気的接続を安定して行うことができ、これにより異なる接続端子間での接続抵抗値のばらつきを抑えた、実装部品、実装構造、及び実装構造の製造方法を提供する。
【解決手段】 実装基板2上に半導体装置3が配され、実装基板2の接続端子4に半導体装置3の接続端子5が、導電性粒子9を含有してなる異方性導電材料8を介して接続されてなる実装構造1である。異方性導電材料8を介して接続される接続端子5が、その異方性導電材料8が配される側の面の外周縁部に、接続端子5の上方に向けて立ち上がるとともに、接続端子5の側方に向けて一部を開口した側壁6を有している。
【選択図】 図1
【解決手段】 実装基板2上に半導体装置3が配され、実装基板2の接続端子4に半導体装置3の接続端子5が、導電性粒子9を含有してなる異方性導電材料8を介して接続されてなる実装構造1である。異方性導電材料8を介して接続される接続端子5が、その異方性導電材料8が配される側の面の外周縁部に、接続端子5の上方に向けて立ち上がるとともに、接続端子5の側方に向けて一部を開口した側壁6を有している。
【選択図】 図1
Description
本発明は、実装部品、実装構造、及び実装構造の製造方法に関する。
携帯電話、PDA等の携帯情報端末機器や、デジタルカメラなどの携帯映像機器などでは、その小型化を図るうえで高密度実装が益々要求されている。このような要求に応えるため、駆動ICなどの半導体装置の実装については、従来のパッケージ品を実装する方法から、半導体装置を直接回路基板(実装基板)に実装する方式が主流になりつつある。
回路基板上に半導体装置を直接実装した構造としては、異方性導電フィルム(ACF)や異方性導電ペースト(ACP)のような、導電性粒子を含有してなる異方性導電材料を接続材料として用いた構造が広く知られている。
回路基板上に半導体装置を直接実装した構造としては、異方性導電フィルム(ACF)や異方性導電ペースト(ACP)のような、導電性粒子を含有してなる異方性導電材料を接続材料として用いた構造が広く知られている。
異方性導電材料として例えば異方導電性フィルムは、熱硬化性樹脂に導電性粒子を分散させたものである。そして、この導電性粒子が、半導体装置の金バンプ等からなる接続端子と回路基板の接続端子との間に入り込み、両者を電気的に接続するようになっている。また、加熱により硬化した熱硬化性樹脂により、半導体装置が回路基板上に固着されるようになっている。
ところで、半導体装置の接続端子と回路基板の接続端子とはそれぞれ複数ずつ形成されており、互いに対応する接続端子間に、異方性導電材料中の導電性粒子がそれぞれ挟まれ、介在させられるようになっている。
ところが、接続端子間に挟まれる導電性粒子の数(捕捉数)は、複数組の接続端子の間でそれぞれに異なってしまい、したがって、各接続端子間での半導体装置と回路基板との接続抵抗値にばらつきが生じている。そして、このように各接続端子間での接続抵抗値にばらつきが生じると、信号の応答に差が生じるなどの不都合を招き、また、この不都合を回避しようとすると、接続端子の設計レイアウトが制限されてしまうといった新たな不都合を招いていた。
ところが、接続端子間に挟まれる導電性粒子の数(捕捉数)は、複数組の接続端子の間でそれぞれに異なってしまい、したがって、各接続端子間での半導体装置と回路基板との接続抵抗値にばらつきが生じている。そして、このように各接続端子間での接続抵抗値にばらつきが生じると、信号の応答に差が生じるなどの不都合を招き、また、この不都合を回避しようとすると、接続端子の設計レイアウトが制限されてしまうといった新たな不都合を招いていた。
また、小型化に伴う接続端子の狭ピッチ化により、接続端子自体もその面積が小になる傾向にあることから、特に異方性導電材料中に含有される導電性粒子の数が少ない材料を用いた場合では、最悪、接続端子間に導電性粒子が捕捉されなくなることがある。一方、導電性粒子の数が多い材料を用いた場合には、半導体装置の接続端子間、または回路基板の接続端子間でショートを起こしてしまうおそれがある。
このような問題を解消するため、接続端子としての金バンプをメッキで形成した後、その表面を加工し凹凸を形成することにより、導電粒子を捕捉し易くした技術が提供されている(例えば、特許文献1参照)。
特開平11−16946号公報
しかしながら、前記の技術では、仮にダイシングにより個片化する前のウエハの状態にあるIC(半導体装置)に対し、金バンプ形成後に前記の凹凸を形成するようにした場合、異物の噛み込みやバンプ高さのバラツキなどが起こり、したがって実際にこの加工を行うのは容易ではなく、また歩留まり低下の一因ともなってしまうことから、その実施が困難である。一方、ダイシングによる個片化した後のIC(半導体装置)に対し、前記の凹凸加工を行うようにした場合にも、生産性が著しく低下してしまうといった問題があり、やはりその実施が困難である。
本発明は前記事情に鑑みてなされたもので、その目的とするところは、接続端子間の電気的接続を安定して行うことができ、これにより異なる接続端子間での接続抵抗値のばらつきを抑えた、実装部品、実装構造、及び実装構造の製造方法を提供することにある。
前記目的を達成するため本発明の実装部品は、実装基板上に半導体装置が配され、前記実装基板の接続端子に前記半導体装置の接続端子が、導電性粒子を含有してなる異方性導電材料を介して接続されることで形成される実装構造における、前記実装基板あるいは前記半導体装置からなる実装部品であって、
前記異方性導電材料を介して接続される接続端子が、その異方性導電材料が配される側の面の外周縁部に、該接続端子の上方に向けて立ち上がるとともに、該接続端子の側方に向けて一部を開口した側壁を有していることを特徴としている。
前記異方性導電材料を介して接続される接続端子が、その異方性導電材料が配される側の面の外周縁部に、該接続端子の上方に向けて立ち上がるとともに、該接続端子の側方に向けて一部を開口した側壁を有していることを特徴としている。
実装基板及び/又は半導体装置からなる本発明の実装部品によれば、これを用いて実装構造を製造するに際して以下の作用を奏する。
この実装部品と、これの接続対象となる実装基板又は半導体装置との間に前記異方性導電材料が配され、この異方性導電材料が加熱・溶融されるとともに、実装部品と接続対象とが圧着されることにより、実装構造が得られる。その際、異方性導電材料中の熱硬化性樹脂が一旦溶融することで実装部品と接続対象との間を流動する。このとき、異方性導電材料中に含有される導電性粒子も前記樹脂の流れに同伴される。すると、前記実装部品の接続端子には、異方性導電材料が配された側の面に一部を開口した側壁が形成されているので、この開口を通った導電性粒子が側壁にせき止められることにより、該側壁を形成した面上に導電性粒子が効率良く捕捉される。
この実装部品と、これの接続対象となる実装基板又は半導体装置との間に前記異方性導電材料が配され、この異方性導電材料が加熱・溶融されるとともに、実装部品と接続対象とが圧着されることにより、実装構造が得られる。その際、異方性導電材料中の熱硬化性樹脂が一旦溶融することで実装部品と接続対象との間を流動する。このとき、異方性導電材料中に含有される導電性粒子も前記樹脂の流れに同伴される。すると、前記実装部品の接続端子には、異方性導電材料が配された側の面に一部を開口した側壁が形成されているので、この開口を通った導電性粒子が側壁にせき止められることにより、該側壁を形成した面上に導電性粒子が効率良く捕捉される。
したがって、前記面上に導電性粒子が効率良く、すなわち十分に捕捉されることにより、実装部品と接続対象との接続端子間の電気的接続が安定してなされるようになり、これにより異なる接続端子間での接続抵抗値のばらつきも抑えられる。
また、このように前記面上に導電性粒子が効率良く捕捉されることにより、例えば導電性粒子の数が少ない異方性導電材料を支障なく用いることができ、したがって接続端子の狭ピッチ化への対応も可能となる。
また、このように前記面上に導電性粒子が効率良く捕捉されることにより、例えば導電性粒子の数が少ない異方性導電材料を支障なく用いることができ、したがって接続端子の狭ピッチ化への対応も可能となる。
また、前記実装部品においては、前記接続端子の側壁における前記開口が、実装部品の中央側に向いているのが好ましい。
この実装部品を用いて実装構造を製造する際、特に異方性導電材料を少なくとも実装部品の中央部に配するようにすることにより、該異方性導電材料中の熱硬化性樹脂が溶融し中央部から外側に流動するようになる。そのとき、接続端子の側壁における前記開口が、実装部品の中央側に向いているので、前記樹脂の流れに同伴された導電性粒子がより効率良く前記側壁を形成した面上に捕捉されるようになる。
この実装部品を用いて実装構造を製造する際、特に異方性導電材料を少なくとも実装部品の中央部に配するようにすることにより、該異方性導電材料中の熱硬化性樹脂が溶融し中央部から外側に流動するようになる。そのとき、接続端子の側壁における前記開口が、実装部品の中央側に向いているので、前記樹脂の流れに同伴された導電性粒子がより効率良く前記側壁を形成した面上に捕捉されるようになる。
また、前記実装部品においては、前記接続端子の、前記異方性導電材料が配される側の面の形状が四角形であり、前記開口が、前記四角形における一辺の上に配されていてもよい。
このように接続端子の上面形状を四角形とすることで、一般的な直方体状の接続端子に本発明を適用することができる。また、側壁における開口を、前記四角形における一辺の上に配するようにしているので、この側壁を有する接続端子の製造が容易になるとともに、開口の位置決めも容易になる。
このように接続端子の上面形状を四角形とすることで、一般的な直方体状の接続端子に本発明を適用することができる。また、側壁における開口を、前記四角形における一辺の上に配するようにしているので、この側壁を有する接続端子の製造が容易になるとともに、開口の位置決めも容易になる。
また、前記実装部品においては、前記接続端子の側壁の高さが、前記導電性粒子の粒径より小であるのが好ましい。
このようにすれば、接続端子の上面上に捕捉された導電性粒子を介して接続端子間の電気的接続を行う際、導電性粒子の頂点が側壁より高くなるので、加圧により側壁を潰さなくても導電性粒子が側壁より上方に突出するようになり、したがって接続対象の接続端子に容易に接するようになる。よって、この導電性微粒子を介しての接続端子間の電気的接続が容易になり、接続時に過剰な加圧力を必要とすることがないことから、この加圧により破損などの不都合が生じるのを防止することができる。
このようにすれば、接続端子の上面上に捕捉された導電性粒子を介して接続端子間の電気的接続を行う際、導電性粒子の頂点が側壁より高くなるので、加圧により側壁を潰さなくても導電性粒子が側壁より上方に突出するようになり、したがって接続対象の接続端子に容易に接するようになる。よって、この導電性微粒子を介しての接続端子間の電気的接続が容易になり、接続時に過剰な加圧力を必要とすることがないことから、この加圧により破損などの不都合が生じるのを防止することができる。
本発明の実装構造は、実装基板上に半導体装置が配され、前記実装基板の接続端子に前記半導体装置の接続端子が、導電性粒子を含有してなる異方性導電材料を介して接続されることで形成される実装構造において、前記実装基板及び/又は前記半導体装置が、前記の実装部品であることを特徴としている。
この実装構造は、前記実装部品と、これの接続対象となる実装基板又は半導体装置との間に前記異方性導電材料が配され、この異方性導電材料が加熱・溶融されるとともに、実装部品と接続対象とが圧着されることにより、得られる。その際、異方性導電材料中の熱硬化性樹脂が一旦溶融することで実装部品と接続対象との間を流動する。このとき、異方性導電材料中に含有される導電性粒子も前記樹脂の流れに同伴される。すると、前記実装部品の接続端子には、異方性導電材料が配された側の面に一部を開口した側壁が形成されているので、この開口を通った導電性粒子が側壁にせき止められることにより、該側壁を形成した面上に効率良く捕捉される。
この実装構造は、前記実装部品と、これの接続対象となる実装基板又は半導体装置との間に前記異方性導電材料が配され、この異方性導電材料が加熱・溶融されるとともに、実装部品と接続対象とが圧着されることにより、得られる。その際、異方性導電材料中の熱硬化性樹脂が一旦溶融することで実装部品と接続対象との間を流動する。このとき、異方性導電材料中に含有される導電性粒子も前記樹脂の流れに同伴される。すると、前記実装部品の接続端子には、異方性導電材料が配された側の面に一部を開口した側壁が形成されているので、この開口を通った導電性粒子が側壁にせき止められることにより、該側壁を形成した面上に効率良く捕捉される。
したがって、前記面上に導電性粒子が効率良く、すなわち十分に捕捉されることにより、実装部品と接続対象との接続端子間の電気的接続が安定してなされるようになり、これにより異なる接続端子間での接続抵抗値のばらつきも抑えられる。
また、このように前記面上に導電性粒子が効率良く捕捉されることにより、例えば導電性粒子の数が少ない異方性導電材料を支障なく用いることができ、したがって接続端子の狭ピッチ化への対応も可能となる。
また、このように前記面上に導電性粒子が効率良く捕捉されることにより、例えば導電性粒子の数が少ない異方性導電材料を支障なく用いることができ、したがって接続端子の狭ピッチ化への対応も可能となる。
本発明の実装構造の製造方法は、実装基板上に半導体装置を配し、前記実装基板の接続端子に前記半導体装置の接続端子を、導電性粒子を含有してなる異方性導電材料を介して接続することで形成する実装構造の製造方法において、
前記実装基板及び/又は前記半導体装置として、前記の実装部品を用い、
前記実装部品となる前記実装基板及び/又は前記半導体装置を、その接続端子の前記開口が、前記異方性導電材料の溶融時における流れ方向の上流側に向くようにして配置するとともに、前記実装基板と前記半導体装置との間に前記異方性導電材料を配し、
その後、前記異方性導電材料を加熱・溶融するとともに、前記半導体装置を前記実装基板側に圧着することを特徴としている。
前記実装基板及び/又は前記半導体装置として、前記の実装部品を用い、
前記実装部品となる前記実装基板及び/又は前記半導体装置を、その接続端子の前記開口が、前記異方性導電材料の溶融時における流れ方向の上流側に向くようにして配置するとともに、前記実装基板と前記半導体装置との間に前記異方性導電材料を配し、
その後、前記異方性導電材料を加熱・溶融するとともに、前記半導体装置を前記実装基板側に圧着することを特徴としている。
この実装構造の製造方法によれば、実装時に前記実装部品を、その接続端子の前記開口が、前記異方性導電材料の溶融時における流れ方向の上流側に向くようにして配置するので、前記の流れに同伴された導電性粒子を、より効率良く前記側壁が形成された面上に捕捉することができる。
したがって、前述したように実装部品と接続対象との接続端子間の電気的接続を安定して行うことができ、これにより異なる接続端子間での接続抵抗値のばらつきも抑えることができる。
また、このように前記面上に導電性粒子を効率良く捕捉できることにより、例えば導電性粒子の数が少ない異方性導電材料を支障なく用いることができ、したがって接続端子の狭ピッチ化への対応も可能となる。
したがって、前述したように実装部品と接続対象との接続端子間の電気的接続を安定して行うことができ、これにより異なる接続端子間での接続抵抗値のばらつきも抑えることができる。
また、このように前記面上に導電性粒子を効率良く捕捉できることにより、例えば導電性粒子の数が少ない異方性導電材料を支障なく用いることができ、したがって接続端子の狭ピッチ化への対応も可能となる。
以下、図面を参照して、本発明に係る実装部品、実装構造、及び実装構造の製造方法を説明する。
図1は、本発明の実装構造の一実施形態を示す図であり、図1中符号1は実装構造である。この実装構造1は、本発明における実装基板としての回路基板2上に、ドライバーICなどとなる半導体装置3をCOG(Chip on glass)で実装したものである。
図1は、本発明の実装構造の一実施形態を示す図であり、図1中符号1は実装構造である。この実装構造1は、本発明における実装基板としての回路基板2上に、ドライバーICなどとなる半導体装置3をCOG(Chip on glass)で実装したものである。
回路基板2には、その表面側に銅箔パターンなどからなる回路(図示せず)が形成されており、この回路には、金属バンプ等からなる接続端子4が接続され形成されている。
半導体装置3は、本発明の実装部品の一実施形態となる直方体状のもので、その能動面側に集積回路(図示せず)を形成し、この集積回路のAl電極(図示せず)上に、金属バンプからなる接続端子5を形成したものである。接続端子5は、図2に示すように半導体装置3の能動面の外周部に多数が整列形成されたもので、略四角柱状に形成されたものである。
半導体装置3は、本発明の実装部品の一実施形態となる直方体状のもので、その能動面側に集積回路(図示せず)を形成し、この集積回路のAl電極(図示せず)上に、金属バンプからなる接続端子5を形成したものである。接続端子5は、図2に示すように半導体装置3の能動面の外周部に多数が整列形成されたもので、略四角柱状に形成されたものである。
これら接続端子5には、その上面、すなわち回路基板2側に接合される面に、図3に示すように側壁6が形成されている。この側壁6は、接続端子5の上面の外周縁部に、該接続端子6の上方に向けて立ち上がって形成されるとともに、該接続端子6の側方に向けて一部を開口して形成したものである。すなわち、四角形状の上面における三辺上に、平面視コ字状の側壁6が形成され、前記四角形状における一辺の上に開口部7を形成したものである。
このような構成からなる接続端子5は、図2に示したように本実施形態では半導体装置3の能動面に環状に配列して形成されており、それぞれの側壁6における前記開口部7が、半導体装置3の中央側に向いて配設されている。すなわち、図2中において外周縁となる各辺に沿って配設された接続端子5は、対向する辺にその開口部7を向けて配設されている。なお、本実施形態においては、四隅に配設された各接続端子5は、それぞれが配置されている短辺と反対の側の短辺に開口部7を向けて配設されている。
また、これら接続端子5の側壁6は、その高さが、後述する異方性導電材料中に含有される導電性粒子の粒径より小となるように形成されている。
また、これら接続端子5の側壁6は、その高さが、後述する異方性導電材料中に含有される導電性粒子の粒径より小となるように形成されている。
ここで、このような構成からなる接続端子5の製造方法を図4を参照説明する。なお、図4においては、図2のA−A線で矢視した方向の断面を図4(a)、(c)、(e)、(g)に示し、図2のB−B線で矢視した方向の断面を図4(b)、(d)、(f)、(h)に示す。
まず、図4(a)、(b)に示すように半導体装置3(図4中に示さず)の能動面側のAl電極20を覆ってパシベーション膜21を形成し、さらにこのパシベーション膜21をドライエッチングでパターニングして開口21aを形成し、この開口21a内に前記Al電極20の上面の一部を露出させる。
まず、図4(a)、(b)に示すように半導体装置3(図4中に示さず)の能動面側のAl電極20を覆ってパシベーション膜21を形成し、さらにこのパシベーション膜21をドライエッチングでパターニングして開口21aを形成し、この開口21a内に前記Al電極20の上面の一部を露出させる。
次いで、図4(c)、(d)に示すように例えばTi−W合金をスパッタ法で成膜し、アンダーバリアメタル層(図示せず)を形成する。続いて、Auをスパッタ法で成膜し、Au層22を形成する。次いで、このAu層22上にレジスト層23を形成し、さらにこれをフォトリソ法でパターニングして開口23a形成し、この開口23a内に前記パシベーション膜21の開口21aの大半を覆うAu層22と、パシベーション膜21の一部を覆うAu層22とを露出させる。すなわち、図4(c)に示すように図2のA−A線断面では、パシベーション膜21の開口21aの全長を覆うAu層22を露出させ、さらにこの開口21aの両側のパシベーション膜21を覆うAu層22についてもその一部を露出させる。一方、図4(d)に示すように図2のB−B線断面では、パシベーション膜21の開口21aの一方の側についてはその一部をレジスト層23で覆ったままとし、他方の側についてのみ、開口21aとパシベーション膜21の一部とを覆うAu層22を露出させる。
次いで、図4(e)、(f)に示すように、電解メッキ法によって前記開口23a内に露出するAu層22上に金をメッキし、金バンプからなる接続端子5を形成する。続いて、レジスト層23を除去する。その後、Au層22およびアンダーバリアメタル層をウエットエッチングすることにより、図4(g)、(h)に示すようにAl電極20に電気的に接続した接続端子5を得る。
このようにして得られた接続端子5は、図4(e)、(f)に示したようにパシベーション膜21の開口21aの大半を覆うアンダーバリアメタル層及びAu層22と、パシベーション膜21の一部を覆うアンダーバリアメタル層及びAu層22の直上に形成されているので、特にパシベーション膜21の直上に形成された部分に、図4(g)、(h)に示したようにAl電極20とパッシベーション膜21との段差が反映されて側壁6が形成され、また、パシベーション膜21の開口21aの一方の側のレジスト層23で覆われた部分に、側壁6が形成されないことによって開口部7が形成される。
そして、このような形状の接続端子5を有した半導体装置3と前記回路基板2とは、図1に示したように、異方性導電フィルム(ACF)や異方性導電ペースト(ACP)からなる異方性導電材料8を介して接続されており、これによって本発明の実装構造1が形成されている。
すなわち、図5(a)に示すように回路基板2上に例えば異方性導電フィルムからなる異方性導電材料8を配置し、さらにその上に、互いに対応する接続端子4、5が上下に重なるようにして半導体装置3を載せる。そして、図5(b)に示すようにその状態で半導体装置3を回路基板2側に加圧するとともに、加熱することにより、回路基板2上に半導体装置3を実装する。なお、回路基板2上への異方性導電材料8の配置については、本実施形態では半導体装置3の能動面全体を覆うようにして行っている。
このようにして実装を行うと、加熱によって一旦溶融した異方性導電材料8中の樹脂が、加圧によって半導体装置3の中心側から外側に向かって流れるようになる。すると、異方性導電材料8中に含有される導電性粒子9も、この流れに同伴されて半導体装置3の中心側から外側に向かって流れる。このとき、接続端子5の上面(異方性導電材料が配される側の面)が従来のように平坦であれば、導電性粒子9はこの上面に捕捉されることなく通過してしまう確率が高くなるが、本実施形態では、この上面に側壁6を形成するとともにこの側壁6に開口部7を形成し、さらにこの開口部7を半導体装置3の中央側(中心側)に向けて配しているので、側壁6を形成した上面上に導電性粒子9が効率良く捕捉されるようになる。
すなわち、溶融した異方性導電材料8が半導体装置3の中心側から外側に向かって流れるようになっており、接続端子5の開口部7を半導体装置3の中央側(中心側)に向けて配しているので、結果的に、開口部7が前記異方性導電材料8の流れ方向の上流側に向いて配されている。
したがって、本実施形態の実装構造1によれば、流れてきた導電性粒子9が容易に開口部7内に入り込むようになり、さらに、接続端子5の上面上に側壁6による段差が形成されていることで、図6に示すように開口部7を通ってこの上面上に入った導電性粒子9が段差(側壁6)にせき止められ、上面上に捕捉されるようになるのである。
また、このようにして捕捉された導電性粒子9は、図3中二点鎖線で示すようにその粒径が接続端子5の側壁6の高さより大となっている。したがって、これら導電性粒子9を介して接続端子5と回路基板2側の接続端子4とを電気的に接続する際、導電性粒子9の頂点が側壁6より高くなるので、加圧によって側壁6を潰さなくても導電性粒子9が側壁6より上方に突出するようになり、よって接続対象となる回路基板2側の接続端子4に容易に接するようになる。したがって、この導電性微粒子9を介しての接続端子4、5間の電気的接続が容易になり、接続時に過剰な加圧力を必要とすることがないことから、この加圧により破損などの不都合が生じるのを防止することができる。
また、前述したように接続端子5の上面上に導電性粒子9を効率良く捕捉することができるので、本発明の実装部品となる半導体装置とその接続対象となる回路基板2との接続端子5、4間の電気的接続を安定して行うことができ、これにより接続端子5、4間とこれとは異なる接続端子5、4間とでその接続抵抗値にばらつきが生じるのを抑えることができる。したがって、この接続抵抗値のばらつきに起因して信号の応答に差が生じるといった不都合や、これを回避しようとすることで接続端子5の設計レイアウトが制限されてしまうといった不都合を防止することができる。
また、このように導電性粒子9を効率良く捕捉できることにより、例えば導電性粒子9の数が少ない異方性導電材料を支障なく用いることができ、したがって接続端子4、5の狭ピッチ化への対応も可能となる。
なお、本発明は前記実施形態に限定されることなく、本発明の要旨を逸脱しない限り種々の変更が可能である。例えば、前記実施形態では半導体装置3の接続端子5に側壁6及び開口部7を形成し、この半導体装置3を本発明における実装部品としたが、回路基板(実装基板)2の接続端子4に側壁6及び開口部7を形成し、この回路基板2を本発明における実装部品としてもよく、半導体装置3、回路基板2の両方を本発明における実装部品に構成してもよい。
また、前記実施形態では、接続端子5の側壁6の高さを、異方性導電材料8中に含有される導電性粒子9の粒径より小となるように形成したが、必ずしもこうしなくてはならないわけではない。すなわち、側壁6の高さを導電性粒子9の粒径より大とした場合には、実装時、加圧力を調整することで側壁6を圧潰することにより、導電性粒子9を介しての接続端子4と接続端子5との電気的接続を確保することができる。
また、接続端子5の上面形状についても、円形や三角形など、四角形以外の形状にしてもよい。
さらに、実装基板と半導体装置との実装形態についても、COG以外に、COF(Chip on film)やCOB(Chip on bord)などであってもよい。
また、接続端子5の上面形状についても、円形や三角形など、四角形以外の形状にしてもよい。
さらに、実装基板と半導体装置との実装形態についても、COG以外に、COF(Chip on film)やCOB(Chip on bord)などであってもよい。
1…実装構造、2…回路基板(実装基板)、3…半導体装置、4…接続端子、5…接続端子、6…側壁、7…開口部、8…異方性導電材料、9…導電性粒子
Claims (6)
- 実装基板上に半導体装置が配され、前記実装基板の接続端子に前記半導体装置の接続端子が、導電性粒子を含有してなる異方性導電材料を介して接続されることで形成される実装構造における、前記実装基板あるいは前記半導体装置からなる実装部品であって、
前記異方性導電材料を介して接続される接続端子が、その異方性導電材料が配される側の面の外周縁部に、該接続端子の上方に向けて立ち上がるとともに、該接続端子の側方に向けて一部を開口した側壁を有していることを特徴とする実装部品。 - 前記接続端子の側壁における前記開口が、実装部品の中央側に向いていることを特徴とする請求項1記載の実装部品。
- 前記接続端子の、前記異方性導電材料が配される側の面の形状が四角形であり、前記開口が、前記四角形における一辺の上に配されていることを特徴とする請求項1又は2記載の実装部品。
- 前記接続端子の側壁の高さが、前記導電性粒子の粒径より小であることを特徴とする請求項1〜3のいずれか一項に記載の実装部品。
- 実装基板上に半導体装置が配され、前記実装基板の接続端子に前記半導体装置の接続端子が、導電性粒子を含有してなる異方性導電材料を介して接続されることで形成される実装構造において、
前記実装基板及び/又は前記半導体装置が、請求項1〜4のいずれか一項に記載の実装部品であることを特徴とする実装構造。 - 実装基板上に半導体装置を配し、前記実装基板の接続端子に前記半導体装置の接続端子を、導電性粒子を含有してなる異方性導電材料を介して接続することで形成する実装構造の製造方法において、
前記実装基板及び/又は前記半導体装置として、請求項1〜4のいずれか一項に記載の実装部品を用い、
前記実装部品となる前記実装基板及び/又は前記半導体装置を、その接続端子の前記開口が、前記異方性導電材料の溶融時における流れ方向の上流側に向くようにして配置するとともに、前記実装基板と前記半導体装置との間に前記異方性導電材料を配し、
その後、前記異方性導電材料を加熱・溶融するとともに、前記半導体装置を前記実装基板側に圧着することを特徴とする実装構造の製造方法。
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WO2015115657A1 (ja) * | 2014-02-03 | 2015-08-06 | デクセリアルズ株式会社 | 接続体 |
EP3624206A1 (en) * | 2018-09-14 | 2020-03-18 | Chipbond Technology Corporation | Chip package and chip thereof |
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2005
- 2005-08-31 JP JP2005250624A patent/JP2007067134A/ja not_active Withdrawn
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103137581A (zh) * | 2011-11-30 | 2013-06-05 | 矽品精密工业股份有限公司 | 具有导电凸块的半导体装置、封装结构及制法 |
WO2015115657A1 (ja) * | 2014-02-03 | 2015-08-06 | デクセリアルズ株式会社 | 接続体 |
JP2015146379A (ja) * | 2014-02-03 | 2015-08-13 | デクセリアルズ株式会社 | 接続体 |
US9673168B2 (en) | 2014-02-03 | 2017-06-06 | Dexerials Corporation | Connection body |
US9960138B2 (en) | 2014-02-03 | 2018-05-01 | Dexerials Corporation | Connection body |
EP3624206A1 (en) * | 2018-09-14 | 2020-03-18 | Chipbond Technology Corporation | Chip package and chip thereof |
CN110911542A (zh) * | 2018-09-14 | 2020-03-24 | 颀邦科技股份有限公司 | 晶片封装构造及其晶片 |
US10797213B2 (en) | 2018-09-14 | 2020-10-06 | Chipbond Technology Corporation | Chip package and chip thereof |
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