JP2007103816A - 配線基板および電子回路装置 - Google Patents

配線基板および電子回路装置 Download PDF

Info

Publication number
JP2007103816A
JP2007103816A JP2005294424A JP2005294424A JP2007103816A JP 2007103816 A JP2007103816 A JP 2007103816A JP 2005294424 A JP2005294424 A JP 2005294424A JP 2005294424 A JP2005294424 A JP 2005294424A JP 2007103816 A JP2007103816 A JP 2007103816A
Authority
JP
Japan
Prior art keywords
film
wiring
electrode pad
wiring board
electronic circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005294424A
Other languages
English (en)
Inventor
Yoichiro Kurita
洋一郎 栗田
Koji Soejima
康志 副島
Masaya Kawano
連也 川野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2005294424A priority Critical patent/JP2007103816A/ja
Priority to US11/541,536 priority patent/US20070080449A1/en
Publication of JP2007103816A publication Critical patent/JP2007103816A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452Solder masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/09Use of materials for the conductive, e.g. metallic pattern
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0364Conductor shape
    • H05K2201/0367Metallic bump or raised conductor not used as solder bump
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03Metal processing
    • H05K2203/0315Oxidising metal
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1173Differences in wettability, e.g. hydrophilic or hydrophobic areas
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/24Reinforcing the conductive pattern
    • H05K3/243Reinforcing the conductive pattern characterised by selective plating, e.g. for finish plating of pads
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/24Reinforcing the conductive pattern
    • H05K3/244Finish plating of conductors, especially of copper conductors, e.g. for pads or lands
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007Surface contacts, e.g. bumps

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】従来の配線基板においては、半導体チップとの接続ピッチの微細化が妨げられていた。
【解決手段】配線基板10は、絶縁樹脂層12(基材)、配線14、および電極パッド16を有している。絶縁樹脂層12上には、配線14および電極パッド16が形成されている。これらの配線14および電極パッド16は、一体に設けられている。電極パッド16の絶縁樹脂層12と反対側の面S1に露出し、電極パッド16を構成する第1の金属材料は、配線14の絶縁樹脂層12と反対側の面S2に露出し、配線14を構成する第2の金属材料に比して、酸化物形成の自由エネルギーが高い。
【選択図】図2

Description

本発明は、配線基板および電子回路装置に関する。
従来の配線基板としては、例えば特許文献1に記載されたものがある。図10を参照しつつ、同文献に記載の配線基板の構成を説明する。この配線基板においては、基材101上に、接着材102を介して、配線103および電極パッド104が設けられている。これらの配線103および電極パッド104は、一体の導体パターンとして形成されている。この電極パッド104には、半導体チップ110の半田電極111が接続される。
配線103上には、電極パッド104に半田電極111を接続する際に半田が当該配線103上に流れ込むのを防止すべく、ソルダーレジスト105が形成されている。すなわち、上述の電極パッド104は、パターニングされたソルダーレジスト105の開口部に形成されている。
特開平5−144816号公報
しかしながら、一般に、ソルダーレジストは、パターニング性が低いため、高精度で微細なパターニングに適さない。それゆえ、電極パッド104が設けられる開口部をソルダーレジスト105に小さな配列ピッチで形成することは困難である。それにより、図10の配線基板においては、半導体チップとの接続ピッチの微細化、言い換えれば基材101上における電極パッド104の配列ピッチの微細化が妨げられていた。
本発明による配線基板は、半田電極を有する電子回路チップが載置される配線基板であって、基材上に設けられた配線と、上記基材上に上記配線と一体に設けられ、上記基材と反対側の面に上記電子回路チップの上記半田電極が接続される電極パッドと、を備え、上記電極パッドの上記基材と反対側の面に露出し、当該電極パッドを構成する第1の金属材料は、上記配線の上記基材と反対側の面に露出し、当該配線を構成する第2の金属材料に比して、酸化物形成の自由エネルギーが高いことを特徴とする。
この配線基板においては、酸化物形成の自由エネルギーが比較的高い金属材料(第1の金属材料)が電極パッドの表面に露出する一方で、同エネルギーが比較的低い金属材料(第2の金属材料)が配線の表面に露出している。このため、配線の表面は、電極パッドの表面に比して酸化され易い。一般に金属酸化膜は金属よりも半田に対する濡れ性が低いため、配線の表面上に金属酸化膜が形成されると、配線部分の半田に対する濡れ性が電極パッド部分のそれよりも低くなる。これにより、電極パッドに電子回路チップの半田電極を接続する際に、半田が電極パッド部分から配線部分に流れ込むのが防止される。したがって、この配線基板によれば、半田が配線に流れ込むのを防止するために当該配線上にソルダーレジストを設ける必要がない。よって、図10の配線基板とは異なり、ソルダーレジストのパターニング性の低さに起因して、電極パッドの配列ピッチの微細化が妨げられることがない。
本発明によれば、電極パッドの配列ピッチの微細化に適した構造の配線基板およびそれを備える電子回路装置が実現される。
以下、図面を参照しつつ、本発明による配線基板および電子回路装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
図1は、本発明による電子回路装置の一実施形態を示す断面図である。電子回路装置1は、配線基板10および電子回路チップ20を備えている。配線基板10は、絶縁樹脂層12(基材)、配線14、および電極パッド16を有している。
絶縁樹脂層12を構成する樹脂としては、例えばエポキシ樹脂またはポリイミド樹脂等を用いることができる。絶縁樹脂層12上には、配線14および電極パッド16が形成されている。これらの配線14および電極パッド16は、一体に設けられている。電極パッド16の絶縁樹脂層12と反対側の面には、後述する電子回路チップ20の半田電極22が接続される。
配線14の一部は、外部電極パッド18を構成している。この外部電極パッド18は、電子回路装置1の外部電極端子が接続されるパッドである。本実施形態において外部電極パッド18は、上層パッドメタル18aと下層パッドメタル18bとを含んでいる。これらのうち上層パッドメタル18aは、絶縁樹脂層12上に設けられ、配線14の一部分として構成されている。一方、下層パッドメタル18bは、絶縁樹脂層12中に設けられている。この下層パッドメタル18bは、絶縁樹脂層12を貫通し、一端面が上層パッドメタル18aに接続されるとともに、他端面が絶縁樹脂層12の表面に露出している。そして、当該他端面上に、電子回路装置1の外部電極端子として半田バンプ36が形成されている。
電子回路チップ20は、その電極端子として半田電極22を有している。半田電極22は、上述の電極パッド16の一面(絶縁樹脂層12と反対側の面)に接続されている。これにより、電子回路装置1においては、配線基板10上に電子回路チップ20が載置された構成となっている。半田電極22は、例えば半田バンプである。ただし、半田電極22は、CuやNi等の金属からなる基部上に半田膜が形成されたものであってもよい。なお、電子回路チップ20は、トランジスタ等の半導体素子が設けられた半導体チップに限らず、抵抗素子や容量素子等の非半導体素子のみが設けられたチップであってもよい。
配線基板10と電子回路チップ20との間の間隙には、アンダーフィル樹脂32が充填されている。また、配線基板10上には、封止樹脂34が形成されている。この封止樹脂34は、電子回路チップ20の側面および上面を覆っている。ただし、封止樹脂34は、電子回路チップ20の側面および上面のうち側面のみを覆っていてもよい。すなわち、電子回路チップ20が封止樹脂34の表面に露出した構成であってもよい。
図2を参照しつつ、配線基板10の構成をより詳細に説明する。同図は、図1中の配線基板10の一部を示す断面図である。配線14は、絶縁樹脂層12側から順に、Cu膜42aおよびNi膜42bからなる積層構造を有している。一方、電極パッド16は、絶縁樹脂層12側から順に、Cu膜42a、Ni膜42b、Cu膜42c、Ni膜42dおよびAu膜42eからなる積層構造を有している。すなわち、Cu膜42aおよびNi膜42bは、配線14および電極パッド16の双方に渡って連続して設けられており、配線14および電極パッド16それぞれの積層構造を構成している。換言すれば、配線14および電極パッド16は、これらのCu膜42aおよびNi膜42bを共有している。
電極パッド16は、上述のとおり、配線14との間で共有するCu膜42aおよびNi膜42bに加えて、Cu膜42c、Ni膜42dおよびAu膜42eを含んでいる。これにより、配線14の絶縁樹脂層12からの高さh1と電極パッド16の絶縁樹脂層12からの高さh2とは、互いに異なっている。本実施形態においては、h1<h2である。上述のように配線14および電極パッド16は、Cu膜42aおよびNi膜42bを共有しているため、絶縁樹脂層12から高さh1までの範囲において、配線14および電極パッド16は、同一の層構造を有している。
ここで、電極パッド16の絶縁樹脂層12と反対側の面(図2中の面S1)に露出し、電極パッド16を構成する金属材料(第1の金属材料)は、配線14の絶縁樹脂層12と反対側の面(図2中の面S2)に露出し、配線14を構成する金属材料(第2の金属材料)に比して、酸化物形成の自由エネルギーが高い。本実施形態において、第1の金属材料はAu膜42eを構成するAu、第2の金属材料はNi膜42bを構成するNiということになる。なお、第1の金属材料としては、Auの他に、例えば、Ag、PtまたはPd等を用いることができる。また、第2の金属材料としては、Niの他に、例えばCu等を用いることができる。
また、配線14の面S2上には、上記第2の金属材料の酸化物によって構成された金属酸化膜(図示せず)が形成されている。この金属酸化膜は、自然酸化膜として得ることができる。
図3〜図7を参照しつつ、電子回路装置1の製造方法の一例を説明する。まず、支持基板であるシリコンウエハ90上に、介在層としてCu膜92をスパッタ法等により形成する(図3(a))。次に、Cu膜92上に、絶縁樹脂層12を形成する。このとき、絶縁樹脂層12のうち、下層パッドメタル18bが設けられる部分は開口しておく(図3(b))。なお、絶縁樹脂層12を構成する樹脂として感光性樹脂を用いることにより、このようにパターニングされた絶縁樹脂層12を低コストで形成することができる。
続いて、Cu膜92をシード層としためっき法により、絶縁樹脂層12の上記開口に下層パッドメタル18bを形成する(図4(a))。その後、セミアディティブ法により、上層パッドメタル18aを含む配線14を形成する(図4(b))。具体的には、下層パッドメタル18bが形成された絶縁樹脂層12上に、TiやCr等の密着金属膜を介して、スパッタ法によりCu膜を形成する。その後、フォトレジストを塗布し、パターニングする。そして、めっき法により、そのフォトレジストの開口部内に、絶縁樹脂層12側から順に、Cu膜、Ni膜およびCu膜からなる積層膜を形成する。
次に、上記フォトレジストを除去した後、フォトレジストを再び塗布する。そのフォトレジストを、電極パッド16を形成する領域が開口するようにパターニングする。そして、めっき法により、当該開口内にCu膜、Ni膜およびAu膜(絶縁樹脂層12側からこの順)を形成する。その後、配線14部分の表面に露出しているCu膜をエッチングによって除去する。これにより、配線基板10が得られる(図5(a))。なお、Cu膜をエッチングする際には、当該Cu膜のすべてを除去せずに、その一部のみを除去してもよい。その場合、配線14は、Cu膜、Ni膜およびCu膜からなる積層構造を有することとなる。
続いて、電極パッド16に、別途準備した電子回路チップ20の半田電極22を接続することにより、配線基板10と電子回路チップ20とを接合する。この接合は、例えば、ローカルリフロー法により行うことができる。ローカルリフロー法においては、半田電極22をボンディングツールにより保持し、配線基板10に対して位置合わせをした後、そのボンディングツールを介して電子回路チップ20を加熱する。そして、加熱により溶融した状態の半田電極22を電極パッド16に接続することにより、配線基板10と電子回路20との接合を行う。配線基板10と電子回路チップ20とを接合した後、両者間の間隙にアンダーフィル樹脂32を注入することにより、両者の接合部を樹脂封止する(図5(b))。
さらに、トランスファーモールド法、印刷法またはポッティング法等により、電子回路チップ20を覆うように、配線基板10上に封止樹脂34を形成する(図6(a))。その後、シリコンウエハ90を除去する(図6(b))。シリコンウエハ90の除去方法としては、研削、化学的機械的研磨またはエッチング等を用いることが望ましい。これらの方法を組み合わせて用いてもよい。例えば、シリコンウエハ90を研削した後、残った部分を化学的機械的研磨もしくはエッチング、またはその両方を用いて除去してもよい。また、エッチングは、ドライエッチングまたはウェットエッチングの何れであってもよい。ただし、シリコンウエハ90の残った部分を完全に除去する段階でドライエッチングを用いた場合、エッチング選択比を大きく取れるために、Cu膜92を安定的に残すことが可能となる。
続いて、Cu膜92もエッチングにより除去する(図7)。その後、下層パッドメタル18b上に半田バンプ36を形成することにより、図1の電子回路装置1が得られる。
電子回路装置1の効果を説明する。この配線基板においては、酸化物形成の自由エネルギーが比較的高い第1の金属材料が電極パッド16の表面に露出する一方で、同エネルギーが比較的低い第2の金属材料が配線14の表面に露出している。このため、配線14の表面は、電極パッド16の表面に比して酸化され易い。一般に金属酸化膜は金属よりも半田に対する濡れ性が低いため、配線14の表面上に金属酸化膜が形成されると、配線14部分の半田に対する濡れ性が電極パッド16部分のそれよりも低くなる。実際、配線14上には、上述のとおり、第2の金属材料の酸化物によって構成された金属酸化膜が形成されている。
これにより、電極パッド16に電子回路チップ20の半田電極22を接続する際に、半田が電極パッド16部分から配線14部分に流れ込むのが防止される。したがって、この配線基板10によれば、半田が配線14に流れ込むのを防止するために配線14上にソルダーレジストを設ける必要がない。よって、図10の配線基板とは異なり、ソルダーレジストのパターニング性の低さに起因して、電極パッドの配列ピッチの微細化が妨げられることがない。このため、電極パッド16の配列ピッチの微細化に適した構造の配線基板10およびそれを備える電子回路装置1が実現されている。
さらに、電極パッド16部分の半田に対する濡れ性は、配線14部分のそれよりも高い。これにより、電極パッド16と半田電極22との間で高い接続信頼性を得ることができる。
ところで、上述した図10の配線基板においては、電極パッド104とソルダーレジスト105とを別々にパターニングして形成しなければならない。そのため、製造コストが増大してしまうという問題がある。そのうえ、双方のパターニングがずれた場合には、半導体チップ110の半田電極111との接触面積が一定にならずに、電極パッド104と半田電極111との間の接続信頼性が低下してしまうという問題がある。これに対して、電子回路装置1によれば、配線14上にソルダーレジストを設ける必要がないため、これらの問題が解決される。
また、絶縁樹脂層12から高さh1(配線14の絶縁樹脂層12からの高さ)までの範囲において、配線14および電極パッド16は、同一の層構造を有している。これにより、電子回路装置1の製造においては、配線14および電極パッド16が一体となった構造を容易に形成することができる。
Au、Ag、PtまたはPdは、第1の金属材料として好適に用いることができる。また、CuまたはNiは、第1の金属材料として好適に用いることができる。
また、図2で説明したとおり、配線14は、Cu膜42aおよびNi膜42bからなる積層構造を有し、電極パッド16は、Cu膜42a、Ni膜42b、Cu膜42c、Ni膜42dおよびAu膜42eからなる積層構造を有している。これにより、Ni膜42b,42dがそれぞれCu膜42a,42cのバリアメタルとして機能し、Cu膜42a,42cからのCuの析出を防ぐことができる。
本発明による配線基板および電子回路装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、配線14および電極パッド16の構成は、図2で説明したものには限られない。例えば、図8に示すように、電極パッド16は、絶縁樹脂層12側から順に、Cu膜44a、Ni膜44b、Cu膜44cおよびAu膜44dからなる積層構造を有していてもよい。同図において、配線14の積層構造は、図2で説明したものと同様に、電極パッド16との間で共有されるCu膜44aおよびNi膜44bからなる。
あるいは、図9に示すように、配線14は、絶縁樹脂層12側から順に、Cu膜46a、Ni膜46b、Au膜46cおよびNi膜46dからなる積層構造を有し、電極パッド16は、絶縁樹脂層12側から順に、Cu膜46a、Ni膜46bおよびAu膜46cからなる積層構造を有していてもよい。本例において配線14および電極パッド16は、Cu膜46a、Ni膜46bおよびAu膜46cを共有している。また、配線14の絶縁樹脂層12からの高さh1に比して、電極パッド16の絶縁樹脂層12からの高さh2の方が低い。これにより、配線14が電極パッド16に対して突出した構造となっている。
かかる構成の配線基板は、次のようにして製造することができる。まず、図4(a)に示す構造体を準備する。次に、図4(b)で説明したのと同様の方法により、パターニングされたフォトレジストの開口部内に、Cu膜、Ni膜およびAu膜からなる積層膜を形成する。続いて、上記フォトレジストを除去した後、フォトレジストを再び塗布し、そのフォトレジストを、配線14の領域が開口するようにパターニングする。そして、めっき法により、当該開口内にNi膜を形成すればよい。
図9の配線基板においては、電極パッド16に半田電極22を接続する際に、配線14と電極パッド16との間の境界に存在する段差が、電極パッド16部分から配線14部分に流れ込もうとする半田を堰き止める効果を発揮する。これにより、半田が配線14部分に流れるのを一層効果的に防止することができる。
また、図9の配線基板のように、第1の金属材料からなる金属膜(本例ではAu膜46c)が配線14にまで渡って設けられた構成においては、第1の金属材料として、第2の金属材料よりも導電率が高いものを用いることが好ましい。実際、上述の例では、第1および第2の金属材料はそれぞれAuおよびNiであるので、第1の金属材料の方が高い導電率をもっている。この場合、導電率の高い金属膜が配線14の表層付近に位置することとなるため、表皮効果に起因して高周波信号に対する配線14の電気抵抗が増大するのを抑制することができる。
本発明による電子回路装置の一実施形態を示す断面図である。 図1中の配線基板の一部を示す断面図である。 (a)および(b)は、図1の電子回路装置の製造方法の一例を示す工程図である。 (a)および(b)は、図1の電子回路装置の製造方法の一例を示す工程図である。 (a)および(b)は、図1の電子回路装置の製造方法の一例を示す工程図である。 (a)および(b)は、図1の電子回路装置の製造方法の一例を示す工程図である。 図1の電子回路装置の製造方法の一例を示す工程図である。 実施形態の変形例に係る配線基板の一部を示す断面図である。 実施形態の変形例に係る配線基板の一部を示す断面図である。 従来技術に係る電子回路装置を示す断面図である。
符号の説明
1 電子回路装置
10 配線基板
12 絶縁樹脂層
14 配線
16 電極パッド
18 外部電極パッド
20 電子回路チップ
22 半田電極
32 アンダーフィル樹脂
34 封止樹脂
36 半田バンプ
42a Cu膜
42b Ni膜
42c Cu膜
42d Ni膜
42e Au膜
44a Cu膜
44b Ni膜
44c Cu膜
44d Au膜
46a Cu膜
46b Ni膜
46c Au膜
46d Ni膜

Claims (9)

  1. 半田電極を有する電子回路チップが載置される配線基板であって、
    基材上に設けられた配線と、
    前記基材上に前記配線と一体に設けられ、前記基材と反対側の面に前記電子回路チップの前記半田電極が接続される電極パッドと、を備え、
    前記電極パッドの前記基材と反対側の面に露出し、当該電極パッドを構成する第1の金属材料は、前記配線の前記基材と反対側の面に露出し、当該配線を構成する第2の金属材料に比して、酸化物形成の自由エネルギーが高いことを特徴とする配線基板。
  2. 請求項1に記載の配線基板において、
    前記配線の前記基材と反対側の面上に設けられ、前記第2の金属材料の酸化物によって構成された金属酸化膜を備える配線基板。
  3. 請求項1または2に記載の配線基板において、
    前記配線および前記電極パッドの前記基材からの高さは、互いに異なり、
    それらの高さのうち比較的低い方の高さを第1の高さとし、比較的高い方の高さを第2の高さとしたとき、
    前記基材から前記第1の高さまでの範囲において、前記配線および前記電極パッドは、同一の層構造を有している配線基板。
  4. 請求項3に記載の配線基板において、
    前記第1および第2の高さは、それぞれ前記電極パッドおよび前記配線の前記高さに等しい配線基板。
  5. 請求項4に記載の配線基板において、
    前記第1の金属材料は、前記第2の金属材料に比して、導電率が高い配線基板。
  6. 請求項1乃至5いずれかに記載の配線基板において、
    前記第1の金属材料は、Au、Ag、PtまたはPdであり、
    前記第2の金属材料は、CuまたはNiである配線基板。
  7. 請求項1乃至6いずれかに記載の配線基板において、
    前記配線は、前記基材側から順に、Cu膜およびNi膜からなる積層構造、またはCu膜、Ni膜およびCu膜からなる積層構造を有しており、
    前記電極パッドは、前記基材側から順に、Cu膜、Ni膜、Cu膜およびAu膜からなる積層構造、またはCu膜、Ni膜、Cu膜、Ni膜およびAu膜からなる積層構造を有している配線基板。
  8. 請求項1乃至6いずれかに記載の配線基板において、
    前記配線は、前記基材側から順に、Cu膜、Ni膜、Au膜およびNi膜からなる積層構造を有しており、
    前記電極パッドは、前記基材側から順に、Cu膜、Ni膜およびAu膜からなる積層構造を有している配線基板。
  9. 請求項1乃至8いずれかに記載の配線基板と、
    半田電極を有し、当該半田電極が前記電極パッドの前記基材と反対側の面に接続された電子回路チップと、を備える電子回路装置。
JP2005294424A 2005-10-07 2005-10-07 配線基板および電子回路装置 Pending JP2007103816A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005294424A JP2007103816A (ja) 2005-10-07 2005-10-07 配線基板および電子回路装置
US11/541,536 US20070080449A1 (en) 2005-10-07 2006-10-03 Interconnect substrate and electronic circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005294424A JP2007103816A (ja) 2005-10-07 2005-10-07 配線基板および電子回路装置

Publications (1)

Publication Number Publication Date
JP2007103816A true JP2007103816A (ja) 2007-04-19

Family

ID=37910422

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005294424A Pending JP2007103816A (ja) 2005-10-07 2005-10-07 配線基板および電子回路装置

Country Status (2)

Country Link
US (1) US20070080449A1 (ja)
JP (1) JP2007103816A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2401965A1 (en) 2010-06-30 2012-01-04 Fujifilm Corporation Radiographic image capturing apparatus and radiographic image capturing system
JP2019140343A (ja) * 2018-02-15 2019-08-22 ローム株式会社 半導体装置および半導体装置の製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109156080B (zh) 2016-05-16 2021-10-08 株式会社村田制作所 陶瓷电子部件
US20220408560A1 (en) * 2019-12-04 2022-12-22 Sony Group Corporation Electronic component mounting substrate, electronic component mounted body, and method of manufacturing the same, as well as electronic apparatus

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5987848A (ja) * 1982-11-11 1984-05-21 Hitachi Ltd 半導体集積回路基板電極膜の形成方法
JPS61125066A (ja) * 1984-11-22 1986-06-12 Hitachi Ltd 半導体装置
JPS62142849A (ja) * 1985-12-17 1987-06-26 Japan Electronic Control Syst Co Ltd 車載電子制御装置の自己診断装置
JPH04196392A (ja) * 1990-11-28 1992-07-16 Hitachi Ltd 薄膜配線回路用はんだ付け電極
JPH04208593A (ja) * 1990-12-03 1992-07-30 Nec Corp 厚膜印刷基板
JPH0563024A (ja) * 1991-04-10 1993-03-12 Internatl Business Mach Corp <Ibm> 電気構成要素用の多層連結合金構造
JPH0730242A (ja) * 1993-07-14 1995-01-31 Nec Corp 薄膜回路基板
JP2000195885A (ja) * 1998-12-24 2000-07-14 Fujitsu Ltd 半導体装置及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222212B1 (en) * 1994-01-27 2001-04-24 Integrated Device Technology, Inc. Semiconductor device having programmable interconnect layers
US5872051A (en) * 1995-08-02 1999-02-16 International Business Machines Corporation Process for transferring material to semiconductor chip conductive pads using a transfer substrate
US6178082B1 (en) * 1998-02-26 2001-01-23 International Business Machines Corporation High temperature, conductive thin film diffusion barrier for ceramic/metal systems
EP1843650B1 (en) * 1998-09-03 2012-03-07 Ibiden Co., Ltd. Method of manufacturing a multilayered printed circuit board
US6706546B2 (en) * 1998-10-09 2004-03-16 Fujitsu Limited Optical reflective structures and method for making
US6707152B1 (en) * 1999-04-16 2004-03-16 Micron Technology, Inc. Semiconductor device, electrical conductor system, and method of making
US20040012097A1 (en) * 2002-07-17 2004-01-22 Chien-Wei Chang Structure and method for fine pitch flip chip substrate
US20040155358A1 (en) * 2003-02-07 2004-08-12 Toshitsune Iijima First and second level packaging assemblies and method of assembling package

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5987848A (ja) * 1982-11-11 1984-05-21 Hitachi Ltd 半導体集積回路基板電極膜の形成方法
JPS61125066A (ja) * 1984-11-22 1986-06-12 Hitachi Ltd 半導体装置
JPS62142849A (ja) * 1985-12-17 1987-06-26 Japan Electronic Control Syst Co Ltd 車載電子制御装置の自己診断装置
JPH04196392A (ja) * 1990-11-28 1992-07-16 Hitachi Ltd 薄膜配線回路用はんだ付け電極
JPH04208593A (ja) * 1990-12-03 1992-07-30 Nec Corp 厚膜印刷基板
JPH0563024A (ja) * 1991-04-10 1993-03-12 Internatl Business Mach Corp <Ibm> 電気構成要素用の多層連結合金構造
JPH0730242A (ja) * 1993-07-14 1995-01-31 Nec Corp 薄膜回路基板
JP2000195885A (ja) * 1998-12-24 2000-07-14 Fujitsu Ltd 半導体装置及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2401965A1 (en) 2010-06-30 2012-01-04 Fujifilm Corporation Radiographic image capturing apparatus and radiographic image capturing system
JP2019140343A (ja) * 2018-02-15 2019-08-22 ローム株式会社 半導体装置および半導体装置の製造方法
JP2023001353A (ja) * 2018-02-15 2023-01-04 ローム株式会社 半導体装置
JP7421622B2 (ja) 2018-02-15 2024-01-24 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
US20070080449A1 (en) 2007-04-12

Similar Documents

Publication Publication Date Title
JP3865989B2 (ja) 多層配線基板、配線基板、多層配線基板の製造方法、配線基板の製造方法、及び半導体装置
US6852621B2 (en) Semiconductor device and manufacturing method therefor, circuit board, and electronic equipment
TW425645B (en) Wafer scale packaging scheme
KR100921919B1 (ko) 반도체 칩에 형성되는 구리기둥-주석범프 및 그의 형성방법
JP2006294692A (ja) 半導体装置およびその製造方法
JP2007115774A (ja) 半導体装置の製造方法
WO1998056041A1 (en) Semiconductor device and method for manufacturing the same
US7651886B2 (en) Semiconductor device and manufacturing process thereof
JP2008244498A (ja) ラップアラウンド・フランジ界面用の接触処理を用いる半導体製造
JP2004273563A (ja) 基板の製造方法及び基板
TW200832641A (en) Semiconductor device having projecting electrode formed by electrolytic plating, and manufacturing method thereof
JP2006269605A (ja) フレキシブル回路基板及びその製造方法
JP2007103840A (ja) 電子回路装置の製造方法
JP2010103467A (ja) 半導体パッケージ及びその製造方法
JP2004259988A (ja) キャパシタ素子及びこの製造方法、半導体装置用基板、並びに半導体装置
JP2001110831A (ja) 外部接続突起およびその形成方法、半導体チップ、回路基板ならびに電子機器
US6649507B1 (en) Dual layer photoresist method for fabricating a mushroom bumping plating structure
US20050245059A1 (en) Method for making an interconnect pad
JP5060038B2 (ja) 電子回路装置およびその製造方法
JP2007103816A (ja) 配線基板および電子回路装置
JP4061506B2 (ja) 半導体装置の製造方法
JP2006511085A (ja) 電子デバイス及びその製造方法
JP4759981B2 (ja) 電子部品内蔵モジュールの製造方法
JP2004327480A (ja) 半導体装置及びその製造方法、電子装置及びその製造方法並びに電子機器
JP2007027482A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080917

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101207

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110301

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111004