JP2007027482A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2007027482A
JP2007027482A JP2005208667A JP2005208667A JP2007027482A JP 2007027482 A JP2007027482 A JP 2007027482A JP 2005208667 A JP2005208667 A JP 2005208667A JP 2005208667 A JP2005208667 A JP 2005208667A JP 2007027482 A JP2007027482 A JP 2007027482A
Authority
JP
Japan
Prior art keywords
semiconductor device
resin protrusion
manufacturing
resin
recess
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005208667A
Other languages
English (en)
Other versions
JP4145902B2 (ja
Inventor
Hiroshi Obara
浩志 小原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2005208667A priority Critical patent/JP4145902B2/ja
Priority to US11/480,376 priority patent/US7544598B2/en
Priority to CN2006101056705A priority patent/CN1901149B/zh
Priority to TW095126059A priority patent/TWI310226B/zh
Publication of JP2007027482A publication Critical patent/JP2007027482A/ja
Application granted granted Critical
Publication of JP4145902B2 publication Critical patent/JP4145902B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05022Disposition the internal layer being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13005Structure
    • H01L2224/13008Bump connector integrally formed with a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/1319Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01018Argon [Ar]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01022Titanium [Ti]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788Glasses, e.g. amorphous oxides, nitrides or fluorides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19043Component type being a resistor

Abstract

【課題】 信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】 半導体装置の製造方法は、複数の電極14を有し、電極14が形成された面に凹部15が形成されてなる半導体基板10を用意する工程と、半導体基板10上に、樹脂突起20を、一部が凹部15に入り込むように形成する工程と、複数の電極14のうちの少なくとも一つと電気的に接続された配線30を、樹脂突起20上に至るように形成する工程と、を含む。
【選択図】 図4

Description

本発明は、半導体装置及びその製造方法に関する。
電子部品を小型化するためには、半導体装置の外形は小さい方が好ましい。しかし、半導体装置の役割が多様化するにつれ、半導体チップに形成される集積回路の高集積化が進み、これに伴って、半導体チップのピン数の増加が進んでいる。すなわち、現在では、半導体装置の小型化と、集積回路の高集積化という2つの要求を同時に満たすことが可能な半導体装置の開発が進んでいる。
この要求に応えることができる半導体装置として、半導体チップ上に配線が形成されたタイプの半導体装置が注目を集めている。このタイプの半導体装置では、半導体装置の外形を半導体チップの外形とほぼ同じにすることができるため、従来の半導体パッケージに較べて、半導体装置の小型化が可能である。
しかし、この半導体装置であっても、従来の半導体装置と同等又はそれ以上の信頼性が要求される。また、この半導体装置を、信頼性を確保しつつ、効率よく製造する方法の開発が望まれている。
本発明の目的は、信頼性の高い半導体装置及びその製造方法を提供することにある。
特開平2−272737号公報
(1)本発明に係る半導体装置の製造方法は、複数の電極を有し、前記電極が形成された面に凹部が形成されてなる半導体基板を用意する工程と、
前記半導体基板上に、樹脂突起を、一部が前記凹部に入り込むように形成する工程と、
前記複数の電極のうちの少なくとも一つと電気的に接続された配線を、前記樹脂突起上に形成する工程と、
を含む。本発明によると、位置ずれや脱落がおきにくい樹脂突起を形成することができる。そのため、信頼性の高い半導体装置を製造することができる。
(2)この半導体装置の製造方法において、
前記樹脂突起を、前記凹部とオーバーラップするくびれ部を有するように形成してもよい。
(3)この半導体装置の製造方法において、
前記樹脂突起を、くびれ部の幅が前記凹部と同じ幅になるように形成してもよい。
(4)この半導体装置の製造方法において、
前記配線を、前記凹部とオーバーラップしないように形成してもよい。
(5)この半導体装置の製造方法において、
複数の前記配線を、隣り合ういずれか二つの配線が前記凹部を挟んで配置されるように形成してもよい。
(6)この半導体装置の製造方法において、
複数の前記配線を、1つの前記樹脂突起上に至るように、かつ、隣り合ういずれか二つの配線が前記樹脂突起の前記凹部とオーバーラップする領域を挟んで配置されるように形成してもよい。
(7)この半導体装置の製造方法において、
前記樹脂突起を形成する工程は、
前記半導体基板上に、樹脂材料を、その一部が前記凹部に入り込むように設ける工程と、
前記樹脂材料を硬化させる工程と、
を含んでもよい。
(8)本発明に係る半導体装置は、複数の電極を有し、前記電極が形成された面に凹部が形成されてなる半導体基板と、
前記半導体基板上に、一部が前記凹部の内側に入り込むように形成された樹脂突起と、
前記樹脂突起上に形成され、前記複数の電極のうちの少なくとも一つと電気的に接続された配線と、
を含む。本発明によると、樹脂突起の位置ずれや脱落がおきにくい、信頼性の高い半導体装置を提供することができる。
(9)この半導体装置において、
複数の前記配線を含み、
前記凹部が、前記複数の配線のうちの隣り合ういずれか二つの配線の間に配置されていてもよい。
(10)この半導体装置において、
前記樹脂突起は、前記凹部とオーバーラップするくびれ部を有し、
1つの前記樹脂突起上には、複数の前記配線が形成されてなり、
前記樹脂突起の前記くびれ部が、前記複数の配線のうちの隣り合ういずれか二つの配線の間に配置されていてもよい。
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は以下の実施の形態に限定されるものではない。図1(A)〜図5は、本発明を適用した実施の形態に係る半導体装置の製造方法について説明するための図である。
本実施の形態に係る半導体装置の製造方法は、半導体基板10を用意することを含む。図1(A)〜図1(D)は、半導体基板10について説明するための図である。図1(A)は、半導体基板10の概略図であり、図1(B)は、半導体基板10の上視図の一部拡大図である。また、図1(C)は、図1(B)のIC−IC線断面図であり、図1(D)は、図1(B)のID−ID線断面図である。
半導体基板10は、例えばシリコン基板であってもよい。半導体基板10は、ウエハ状をなしていてもよい(図1(A)参照)。ウエハ状の半導体基板10は、複数の半導体装置となる領域11を含んでいてもよい。ただし、半導体基板10は、チップ状をなしていてもよい(図5参照)。半導体基板10には、1つ又は複数の(半導体チップには1つの、半導体ウエハには複数の)集積回路が形成されていてもよい(図示せず)。集積回路の構成は特に限定されないが、例えば、トランジスタ等の能動素子や、抵抗、コイル、コンデンサ等の受動素子を含んでいてもよい。
半導体基板10は、図1(B)及び図1(C)に示すように、電極14を有する。電極14は、半導体基板10の内部と電気的に接続されていてもよい。電極14は、集積回路と電気的に接続されていてもよい。あるいは、集積回路に電気的に接続されていない導電体を含めて、電極14と称してもよい。電極14は、半導体基板の内部配線の一部であってもよい。このとき、電極14は、半導体基板の内部配線のうち、外部との電気的な接続に利用される部分であってもよい。電極14は、アルミニウム又は銅等の金属で形成されていてもよい。
半導体基板10は、図1(C)及び図1(D)に示すように、パッシベーション膜16を有していてもよい。パッシベーション膜16は、電極14を露出させるように形成されていてもよい。パッシベーション膜16は、電極14を露出させる開口を有していてもよい。パッシベーション膜16は、電極14を部分的に覆うように形成されていてもよい。パッシベーション膜16は、電極14の周囲を覆うように形成されていてもよい。パッシベーション膜は、例えば、SiOやSiN等の無機絶縁膜であってもよい。あるいは、パッシベーション膜16は、ポリイミド樹脂などの有機絶縁膜であってもよい。
半導体基板10は、酸化膜を有していてもよい(図示せず)。酸化膜は、電極14におけるパッシベーション膜16の開口とオーバーラップする部分に形成されていてもよい。酸化膜は、パッシベーション膜16の開口の内側に形成されていてもよい。
半導体基板10には、図1(B)及び図1(D)に示すように、凹部15が形成されてなる。凹部15は、半導体基板10の電極14が形成された面に形成されてなる。凹部15の形状は特に限定されるものではない。凹部15は、パッシベーション膜16を貫通して、半導体基板10の集積回路層に至るように形成されていてもよい。この場合、凹部15は、集積回路を避けて、集積回路が形成されていない領域に形成されていてもよい。あるいは、凹部15は、半導体基板10の集積回路層に至らないように形成されていてもよい(図示せず)。このとき、凹部15は、パッシベーション膜16を貫通しないように形成されていてもよい。凹部15は、樹脂突起20を形成するための領域に配置されてなる。これにより、樹脂突起20を、一部が凹部15に入り込むように形成することができる。1つの樹脂突起20を形成するための領域に、複数の凹部15が形成されていてもよい。例えば、樹脂突起20を形成するための領域が延びる方向に沿って、複数の凹部15が配列されていてもよい。
本実施の形態に係る半導体装置の製造方法は、半導体基板10に、樹脂突起20を形成することを含む(図3(A)及び図3(B)参照)。樹脂突起20は、一部が凹部15に入り込むように形成する。樹脂突起20は、既に公知となっているいずれかの材料によって形成してもよい。例えば、樹脂突起20は、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、フェノール樹脂、ベンゾシクロブテン(BCB;benzocyclobutene)、ポリベンゾオキサゾール(PBO;polybenzoxazole)等の樹脂で形成してもよい。
樹脂突起20を形成する方法は特に限定されるものではないが、以下、図2(A)〜図3(B)を参照して、樹脂突起20を形成する方法の一例について説明する。はじめに、図2(A)及び図2(B)に示すように、半導体基板10(パッシベーション膜16)上に、樹脂材料22を設ける。樹脂材料22は、パターニングされていてもよい。樹脂材料22は、樹脂突起20を形成するための領域に設けてもよい。樹脂材料22は、例えば、半導体基板10の全面に樹脂材料を設けた後に、その一部を除去することによって形成してもよい。このとき、樹脂材料22は、凹部15とオーバーラップするように設けてもよい。また、樹脂材料22は、図2(B)に示すように、凹部15に入り込まないように設けてもよい。その後、樹脂材料22を溶融させ、流動させてもよい。樹脂材料22を流動させて、その一部を、凹部15に入り込ませてもよい。その後、樹脂材料22を硬化(例えば熱硬化)させて、図3(A)及び図3(B)に示す、樹脂突起20を形成してもよい。なお、樹脂材料22を凹部15に入り込まないように形成し(図2(B)参照)、これを溶融させて一部を凹部15に入り込ませることで、樹脂材料を複雑な形状にパターニングすることなく、半導体基板10の表面のうち凹部15とオーバーラップする領域に現れる樹脂材料の量を減らすことができる。そして、これを硬化させることで、樹脂突起20を、くびれ部21(後述)を有するように形成してもよい。
樹脂突起20の形状は特に限定されるものではない。例えば、樹脂突起20は、図3(A)及び図3(B)に示すように、凹部15とオーバーラップするくびれ部21を有するように形成してもよい。くびれ部21の幅23は、図3(A)に示すように、樹脂突起20の他の部分(凸部25)の幅24に比べて、細くなっていてもよい。くびれ部21は、図3(A)に示すように、凹部15と同じ幅をなしていてもよい。なお、樹脂突起20の幅及びくびれ部21の幅並びに凹部15の幅とは、それぞれ、樹脂突起20が延びる方向に対して直角方向に延びる長さを指していてもよい。詳しくは、樹脂突起20の幅及びくびれ部21の幅並びに凹部15の幅とは、半導体基板10の電極14が形成された面の平面図において、樹脂突起20が延びる方向に対し直角方向に延びる、樹脂突起20若しくはくびれ部、凹部15の長さを指していてもよい。くびれ部21は、また、図3(B)に示すように、樹脂突起20の他の部分(凸部25)に比べて、高さが低くなっていてもよい。なお、樹脂突起20の、くびれ部21よりも高さが高くなっている部分を、樹脂突起20の凸部25と称してもよい。すなわち、樹脂突起20は、くびれ部21と凸部25を有していてもよい。このとき、樹脂突起20は、くびれ部21と凸部25とが交互に配列された形状をなしていてもよい。樹脂突起20の表面は、曲面になっていてもよい。このとき、樹脂突起20の断面形状は、半円状をなしていてもよい。ただし、樹脂突起20は、半球状をなしていてもよい(図示せず)。なお、樹脂突起20は、電極14を避けた領域に形成してもよい。
本実施の形態に係る半導体装置の製造方法は、図4(A)〜図4(D)に示すように、電極14と電気的に接続された配線30を、樹脂突起20上に至るように形成することを含む。なお、図4(A)は、配線30が形成された様子を説明するための図である。そして、図4(B)〜図4(D)は、それぞれ、図4(A)のIVB−IVB線断面図、IVC−IVC線断面図、IVD−IVD線断面図である。配線30は、樹脂突起20上に(樹脂突起20上を通るように)形成する。配線30は、図4(A)〜図4(C)に示すように、凹部15とオーバーラップしないように形成してもよい。隣り合う2つの配線30の間に凹部15が配置されるように、配線30を形成してもよい。言い換えると、複数の配線30を、隣り合ういずれか2つの配線が凹部15を挟んで配置されるように形成してもよい。樹脂突起20がくびれ部21を有する場合、配線30は、くびれ部21を避けて形成してもよい。このとき、配線30は、2つのくびれ部21の間を通るように形成してもよい。すなわち、隣り合う2つの配線30の間にくびれ部21が配置されるように、配線30を形成してもよい。言い換えると、複数の配線30を、1つの樹脂突起20上に至るように、かつ、隣り合ういずれか2つの配線30が樹脂突起20の凹部15とオーバーラップする領域を挟んで配置されるように形成してもよい。すなわち、配線30を、凸部25上を通るように形成してもよい。これによると、隣り合う2つの配線30間の、樹脂突起20の表面距離を長くすることができる。そのため、隣り合う2つの配線30間で、マイグレーションを原因とする電気的なショートが発生しにくい、信頼性の高い半導体装置を製造することができる。
配線30を形成する方法は特に限定されない。例えば、スパッタリングによって金属箔を形成し、その後、該金属箔をパターニングすることによって配線30を形成してもよい。配線30の構造も特に限定されるものではない。配線30は、例えば、複数層で形成されていてもよい。このとき、配線30は、チタンタングステンによって形成された第1の層と、金によって形成された第2の層とを含んでいてもよい(図示せず)。あるいは、配線30は、単層で形成されていてもよい。配線30を、パッシベーション膜16と接触するように形成してもよい。このとき、配線30を、樹脂突起20の両側で、パッシベーション膜16に接触するように形成してもよい。また、配線30は、電極14と接触するように形成してもよい。これにより、配線30と電極14とを電気的に接続させてもよい。
なお、電極14の表面に酸化膜が形成されている場合、該酸化膜を除去する工程を行った後に、配線30を形成する工程を行ってもよい。これによると、電極14と配線30とを、確実に電気的に接続することができる。なお、酸化膜を除去する方法は、既に公知となっているいずれかの方法を利用してもよいが、例えば、Arガスを利用した方法を適用してもよい。
そして、半導体基板10を個片に切断する工程や検査工程などを経て、半導体装置1を製造してもよい(図5参照)。
本方法によると、樹脂突起20を、一部が凹部15に入り込むように形成することができる。これによると、半導体基板10との接触面積が広い樹脂突起20を形成することができる。そのため本方法によると、位置ずれや剥離が生じにくい樹脂突起20を有する、信頼性の高い半導体装置を製造することができる。また、本方法によると、先に説明したように、くびれ部21を有する樹脂突起20を、効率よく形成することができる。そのため、隣り合う2つの配線30間で電気的なショートが発生しにくい、信頼性の高い半導体装置を効率よく製造することが可能になる。特に、Arガスを利用した酸化膜除去工程を行うと、樹脂の表面が炭化し、絶縁抵抗が低下することがある。この場合でも、くびれ部21によって隣り合う2つの配線30間の樹脂表面の距離が長くなるため、隣り合う2つの配線30間の電気的なショートが発生しにくい、信頼性の高い半導体装置を製造することができる。
本発明を適用した実施の形態に係る半導体装置1は、半導体基板10を含む。半導体基板10は、電極14を有する。半導体基板10の電極14が形成された面には、凹部15が形成されてなる。半導体装置1は、半導体基板10上に、一部が凹部15に入り込むように形成された樹脂突起20を含む。樹脂突起20は、くびれ部21を有していてもよい。半導体装置1は、配線30を含む。配線30は、電極14と電気的に接続されるように形成されてなる。配線30は、樹脂突起20上に至るように形成されてなる。樹脂突起20がくびれ部21を有する場合、配線30は、くびれ部21を避けて形成されていてもよい。あるいは、本実施の形態に係る半導体装置の樹脂突起は、くびれ部を有しない様に形成されていてもよい。
そして、図5には、半導体装置1が実装された電子モジュール1000を示す。図5に示す例では、半導体装置1は、基板2に実装されている。ここで、基板2はリジッド基板(例えばガラス基板、シリコン基板)であってもよいし、フレキシブル基板(例えばフィルム基板)であってもよい。半導体装置1は、配線30が形成された面が基板2と対向するように搭載されていてもよい。このとき、基板2の配線と配線30とは、接触して電気的に接続されていてもよい。詳しくは、基板2の配線と配線30における樹脂突起20の上端部とオーバーラップする部分とが、接触して電気的に接続されていてもよい。これによると、樹脂突起20の弾性力によって、配線30を、基板2の配線に押し付けることができる。そのため、電気的な接続信頼性の高い半導体装置を提供することができる。また、半導体装置1は、接着剤(樹脂系接着剤)によって、基板2に接着されていてもよい。なお、電子モジュール1000は、表示デバイスであってもよい。表示デバイスは、例えば液晶表示デバイスやEL(Electrical Luminescence)表示デバイスであってもよい。そして、半導体装置1は、表示デバイスを制御するドライバICであってもよい。
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
図1(A)〜図1(D)は、本発明を適用した実施の形態に係る半導体装置の製造方法を説明するための図である。 図2(A)及び図2(B)は、本発明を適用した実施の形態に係る半導体装置の製造方法を説明するための図である。 図3(A)及び図3(B)は、本発明を適用した実施の形態に係る半導体装置の製造方法を説明するための図である。 図4(A)〜図4(D)は、本発明を適用した実施の形態に係る半導体装置の製造方法を説明するための図である。 図5は、本発明を適用した実施の形態に係る半導体装置が実装された電子モジュールを示す図である。
符号の説明
1…半導体装置、 10…半導体基板、 11…領域、 14…電極、 15…凹部、 16…パッシベーション膜、 20…樹脂突起、 21…くびれ部、 22…樹脂材料、 25…凸部 30…配線

Claims (10)

  1. 複数の電極を有し、前記電極が形成された面に凹部が形成されてなる半導体基板を用意する工程と、
    前記半導体基板上に、樹脂突起を、一部が前記凹部に入り込むように形成する工程と、
    前記複数の電極のうちの少なくとも一つと電気的に接続された配線を、前記樹脂突起上に形成する工程と、
    を含む半導体装置の製造方法。
  2. 請求項1記載の半導体装置の製造方法において、
    前記樹脂突起を、前記凹部とオーバーラップするくびれ部を有するように形成する半導体装置の製造方法。
  3. 請求項2記載の半導体装置の製造方法において、
    前記樹脂突起を、くびれ部の幅が前記凹部と同じ幅になるように形成する半導体装置の製造方法。
  4. 請求項1から請求項3のいずれかに記載の半導体装置の製造方法において、
    前記配線を、前記凹部とオーバーラップしないように形成する半導体装置の製造方法。
  5. 請求項1から請求項4のいずれかに記載の半導体装置の製造方法において、
    複数の前記配線を、隣り合ういずれか二つの配線が前記凹部を挟んで配置されるように形成する半導体装置の製造方法。
  6. 請求項1から請求項5のいずれかに記載の半導体装置の製造方法において、
    複数の前記配線を、1つの前記樹脂突起上に至るように、かつ、隣り合ういずれか二つの配線が前記樹脂突起の前記凹部とオーバーラップする領域を挟んで配置されるように形成する半導体装置の製造方法。
  7. 請求項1から請求項6のいずれかに記載の半導体装置の製造方法において、
    前記樹脂突起を形成する工程は、
    前記半導体基板上に、樹脂材料を、その一部が前記凹部に入り込むように設ける工程と、
    前記樹脂材料を硬化させる工程と、
    を含む半導体装置の製造方法。
  8. 複数の電極を有し、前記電極が形成された面に凹部が形成されてなる半導体基板と、
    前記半導体基板上に、一部が前記凹部の内側に入り込むように形成された樹脂突起と、
    前記樹脂突起上に形成され、前記複数の電極のうちの少なくとも一つと電気的に接続された配線と、
    を含む半導体装置。
  9. 請求項8に記載の半導体装置において、
    複数の前記配線を含み、
    前記凹部が、前記複数の配線のうちの隣り合ういずれか二つの配線の間に配置されている半導体装置。
  10. 請求項8又は請求項9に記載の半導体装置において、
    前記樹脂突起は、前記凹部とオーバーラップするくびれ部を有し、
    1つの前記樹脂突起上には、複数の前記配線が形成されてなり、
    前記樹脂突起の前記くびれ部が、前記複数の配線のうちの隣り合ういずれか二つの配線の間に配置されている半導体装置。
JP2005208667A 2005-07-19 2005-07-19 半導体装置及びその製造方法 Expired - Fee Related JP4145902B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2005208667A JP4145902B2 (ja) 2005-07-19 2005-07-19 半導体装置及びその製造方法
US11/480,376 US7544598B2 (en) 2005-07-19 2006-07-05 Semiconductor device and method of manufacturing the same
CN2006101056705A CN1901149B (zh) 2005-07-19 2006-07-17 半导体装置及其制造方法
TW095126059A TWI310226B (en) 2005-07-19 2006-07-17 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005208667A JP4145902B2 (ja) 2005-07-19 2005-07-19 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2007027482A true JP2007027482A (ja) 2007-02-01
JP4145902B2 JP4145902B2 (ja) 2008-09-03

Family

ID=37656977

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005208667A Expired - Fee Related JP4145902B2 (ja) 2005-07-19 2005-07-19 半導体装置及びその製造方法

Country Status (4)

Country Link
US (1) US7544598B2 (ja)
JP (1) JP4145902B2 (ja)
CN (1) CN1901149B (ja)
TW (1) TWI310226B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009049156A (ja) * 2007-08-20 2009-03-05 Seiko Epson Corp 半導体装置および電子デバイス
JP2009212204A (ja) * 2008-03-03 2009-09-17 Seiko Epson Corp 半導体装置並びに半導体モジュール及びその製造方法
JP2010192576A (ja) * 2009-02-17 2010-09-02 Seiko Epson Corp 半導体装置およびその製造方法、並びに、電子デバイスの製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6805690B2 (ja) * 2016-09-30 2020-12-23 セイコーエプソン株式会社 Memsデバイス、液体噴射ヘッド、液体噴射装置、及び、memsデバイスの製造方法
JP6947550B2 (ja) * 2017-06-27 2021-10-13 株式会社ジャパンディスプレイ 表示装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02272737A (ja) 1989-04-14 1990-11-07 Citizen Watch Co Ltd 半導体の突起電極構造及び突起電極形成方法
US5716218A (en) * 1991-06-04 1998-02-10 Micron Technology, Inc. Process for manufacturing an interconnect for testing a semiconductor die
US6284563B1 (en) * 1995-10-31 2001-09-04 Tessera, Inc. Method of making compliant microelectronic assemblies
US5844317A (en) * 1995-12-21 1998-12-01 International Business Machines Corporation Consolidated chip design for wire bond and flip-chip package technologies
TW324847B (en) * 1996-12-13 1998-01-11 Ind Tech Res Inst The structure of composite bump
US6333565B1 (en) * 1998-03-23 2001-12-25 Seiko Epson Corporation Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
AU5109900A (en) * 1999-06-15 2001-01-02 Fujikura Ltd. Semiconductor package, semiconductor device, electronic device, and method of manufacturing semiconductor package
JP3848080B2 (ja) * 2000-12-19 2006-11-22 富士通株式会社 半導体装置の製造方法
JP3969295B2 (ja) * 2002-12-02 2007-09-05 セイコーエプソン株式会社 半導体装置及びその製造方法と回路基板及び電気光学装置、並びに電子機器
JP3693056B2 (ja) * 2003-04-21 2005-09-07 セイコーエプソン株式会社 半導体装置及びその製造方法、電子装置及びその製造方法並びに電子機器
JP2005101527A (ja) 2003-08-21 2005-04-14 Seiko Epson Corp 電子部品の実装構造、電気光学装置、電子機器及び電子部品の実装方法
JP2005108950A (ja) 2003-09-29 2005-04-21 Matsushita Electric Ind Co Ltd セラミックモジュール部品およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009049156A (ja) * 2007-08-20 2009-03-05 Seiko Epson Corp 半導体装置および電子デバイス
JP2009212204A (ja) * 2008-03-03 2009-09-17 Seiko Epson Corp 半導体装置並びに半導体モジュール及びその製造方法
JP2010192576A (ja) * 2009-02-17 2010-09-02 Seiko Epson Corp 半導体装置およびその製造方法、並びに、電子デバイスの製造方法

Also Published As

Publication number Publication date
CN1901149B (zh) 2011-05-04
TW200739766A (en) 2007-10-16
TWI310226B (en) 2009-05-21
JP4145902B2 (ja) 2008-09-03
CN1901149A (zh) 2007-01-24
US7544598B2 (en) 2009-06-09
US20070018306A1 (en) 2007-01-25

Similar Documents

Publication Publication Date Title
US7936073B2 (en) Semiconductor device and method of manufacturing the same
JP4269173B2 (ja) 半導体装置及びその製造方法
JP4145902B2 (ja) 半導体装置及びその製造方法
JP4645832B2 (ja) 半導体装置及びその製造方法
JP4061506B2 (ja) 半導体装置の製造方法
US8138612B2 (en) Semiconductor device
JP2004327480A (ja) 半導体装置及びその製造方法、電子装置及びその製造方法並びに電子機器
JP2004281898A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2006287094A (ja) 半導体装置及びその製造方法
JP4654790B2 (ja) 半導体装置及びその製造方法
JP4273347B2 (ja) 半導体装置
JP2007042867A (ja) 半導体装置
JP2007019410A (ja) 半導体装置、及び、電子モジュールの製造方法
JP2005150578A (ja) 半導体装置及びその製造方法
JP4873144B2 (ja) 電子デバイスの製造方法、及び、半導体装置
JP3726906B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP4858161B2 (ja) 半導体装置及び電子デバイスの製造方法
JP2008091691A (ja) 半導体装置、電子デバイス、及び、電子デバイスの製造方法
JP5299626B2 (ja) 半導体装置およびその製造方法、並びに、電子デバイスの製造方法
JP2007012811A (ja) 半導体装置の製造方法
JP2006351922A (ja) 半導体装置の製造方法
JP2008103584A (ja) 半導体装置及び電子デバイス、並びに、それらの製造方法
JP2006191141A (ja) 半導体装置
JP2009049188A (ja) 半導体装置及びその製造方法並びに電子デバイス
JP2006191140A (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080514

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080521

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080618

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110627

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110627

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120627

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130627

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130627

Year of fee payment: 5

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees