JP4269173B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関する。
電子部品を小型化するためには、半導体装置の外形は小さい方が好ましい。しかし、半導体装置の役割が多様化するにつれ、半導体チップに形成される集積回路の高集積化が進み、これに伴って、半導体チップのピン数の増加が進んでいる。すなわち、現在では、半導体装置の小型化と、集積回路の高集積化という２つの要求を同時に満たすことが可能な半導体装置の開発が進んでいる。
この要求に応えることができる半導体装置として、半導体チップ上に配線が形成されたタイプの半導体装置が注目を集めている。このタイプの半導体装置では、半導体装置の外形を半導体チップの外形とほぼ同じにすることができるため、従来の半導体パッケージに較べて、半導体装置の小型化が可能である。
しかし、この半導体装置であっても、従来の半導体装置と同等又はそれ以上の信頼性及び実装性が要求される。また、この半導体装置を、信頼性を確保しつつ、効率よく製造する方法の開発が望まれている。
本発明の目的は、実装性の高い半導体装置及びその製造方法を提供することにある。
特開平２−２７２７３７号公報
（１）本発明に係る半導体装置は、電極を有する半導体基板と、
前記半導体基板上に形成された樹脂突起と、
前記電極と電気的に接続されてなり、前記樹脂突起上に至るように形成された配線と、
を含み、
前記樹脂突起の上端面には凹部が形成されてなり、
前記配線には、前記凹部の少なくとも一部とオーバーラップする切り欠きが形成されてなる。本発明によると、実装性に優れた半導体装置を提供することができる。
（２）本発明に係る半導体装置は、電極を有する半導体基板と、
前記半導体基板上に形成された樹脂突起と、
前記電極と電気的に接続されてなり、前記樹脂突起上に至るように形成された配線と、
を含み、
前記樹脂突起の上端面には凹部が形成されてなり、
前記配線には、前記凹部の少なくとも一部とオーバーラップする貫通穴が形成されてなる。本発明によると、実装性に優れた半導体装置を提供することができる。
（３）この半導体装置において、
前記貫通穴は前記配線に沿って延びる形状をなし、前記樹脂突起の基端部に至るように形成されていてもよい。
（４）この半導体装置において、
前記樹脂突起の上端面は平坦面であってもよい。
（５）本発明に係る半導体装置の製造方法は、電極を有する半導体基板を用意する工程と、
前記半導体基板上に樹脂突起を形成する工程と、
前記電極と電気的に接続された配線を、前記樹脂突起の上端面に至るように、かつ、前記上端面とオーバーラップする領域に形成された切り欠きを有するように形成する工程と、
前記樹脂突起の一部を除去し、前記樹脂突起に前記切り欠きとオーバーラップする凹部を形成する工程と、
を含む。本発明によると、実装性に優れた半導体装置を製造することができる。
（６）本発明に係る半導体装置の製造方法は、電極を有する半導体基板を用意する工程と、
前記半導体基板上に樹脂突起を形成する工程と、
前記電極と電気的に接続された配線を、前記樹脂突起の上端面に至るように、かつ、前記上端面とオーバーラップする領域に形成された貫通穴を有するように形成する工程と、
前記樹脂突起の一部を除去し、前記樹脂突起に前記貫通穴とオーバーラップする凹部を形成する工程と、
を含む。本発明によると、実装性に優れた半導体装置を製造することができる。
（７）この半導体装置の製造方法において、
前記配線を、前記貫通穴が前記配線に沿って延びるように、かつ、前記樹脂突起の基端部に至るように形成してもよい。
（８）この半導体装置の製造方法において、
前記樹脂突起を、前記上端面が平坦面になるように形成してもよい。
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は以下の実施の形態に限定されるものではない。また、本発明は、以下の実施形態及び変形例を自由に組み合わせたものを含むものとする。
（第１の実施の形態）
図１（Ａ）〜図１（Ｃ）は、本発明を適用した第１の実施の形態に係る半導体装置について説明するための図である。ここで、図１（Ａ）は、半導体装置１の上視図である。また、図１（Ｂ）及び図１（Ｃ）は、それぞれ、図１（Ａ）のIB−IB線断面及びIC−IC線断面の一部拡大図である。
本実施の形態に係る半導体装置は、図１（Ａ）〜図１（Ｃ）に示すように、半導体基板１０を含む。半導体基板１０は、例えばシリコン基板であってもよい。半導体基板１０は、チップ状をなしていてもよい（図３参照）。このとき、半導体基板１０の電極１４が形成された面（能動面）は長方形をなしていてもよい。ただし、半導体基板１０の能動面は、正方形をなしていてもよい（図示せず）。あるいは、半導体基板１０は、ウエハ状をなしていてもよい（図４参照）。半導体基板１０には、１つ又は複数の（半導体チップには１つの、半導体ウエハには複数の）集積回路１２が形成されていてもよい（図１（Ｂ）参照）。集積回路１２の構成は特に限定されないが、例えば、トランジスタ等の能動素子や、抵抗、コイル、コンデンサ等の受動素子を含んでいてもよい。
半導体基板１０は、図１（Ａ）及び図１（Ｂ）に示すように、電極１４を有する。電極１４は、半導体基板１０の内部と電気的に接続されていてもよい。電極１４は、集積回路１２と電気的に接続されていてもよい。あるいは、集積回路１２に電気的に接続されていない導電体を含めて、電極１４と称してもよい。電極１４は、半導体基板の内部配線の一部であってもよい。このとき、電極１４は、半導体基板の内部配線のうち、外部との電気的な接続に利用される部分であってもよい。電極１４は、アルミニウム又は銅等の金属で形成されていてもよい。
半導体基板１０は、図１（Ｂ）及び図１（Ｃ）に示すように、パッシベーション膜１６を有していてもよい。パッシベーション膜１６は、電極１４を露出させるように形成されていてもよい。パッシベーション膜１６は、電極１４を露出させる開口を有していてもよい。パッシベーション膜１６は、電極１４を部分的に覆うように形成されていてもよい。パッシベーション膜１６は、電極１４の周囲を覆うように形成されていてもよい。パッシベーション膜は、例えば、ＳｉＯ２やＳｉＮ等の無機絶縁膜であってもよい。あるいは、パッシベーション膜１６は、ポリイミド樹脂などの有機絶縁膜であってもよい。
本実施の形態に係る半導体装置は、図１（Ａ）〜図１（Ｃ）に示すように、半導体基板１０上に形成された樹脂突起２０を含む。樹脂突起２０は、パッシベーション膜１６上に形成されていてもよい。樹脂突起２０の材料は特に限定されず、既に公知となっているいずれかの材料を適用してもよい。例えば、樹脂突起２０は、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン（ＢＣＢ；benzocyclobutene）、ポリベンゾオキサゾール（ＰＢＯ；polybenzoxazole）、フェノール樹脂等の樹脂で形成してもよい。
本実施の形態に係る半導体装置では、１つの半導体基板１０には、複数の樹脂突起２０が形成されていてもよい。このとき、複数の樹脂突起２０が、半導体基板１０の電極１４が形成された面（能動面）の辺に沿って、配列されていてもよい（図１（Ａ）参照）。
そして、図１（Ａ）〜図１（Ｃ）に示すように、樹脂突起２０の上端面２２には、凹部２５が形成されてなる。凹部２５は、後述する配線３０の切り欠き３２とオーバーラップするように形成されてなる。凹部２５は、溝状をなしていてもよい。凹部２５は、例えば、半導体基板１０の辺に平行に延びる溝状の凹部であってもよい。言い換えると、凹部２５は、後述する配線３０が延びる方向と交差する方向に延びる溝状の凹部であってもよい。凹部２５は、樹脂突起２０の側面２４に至るように（側面２４に連通するように）形成されていてもよい（図１（Ｃ）参照）。なお、樹脂突起２０の上端面２２とは、樹脂突起２０のうち、後述する回路基板４０の配線４２と対向する領域を指してもよい。
樹脂突起２０の上端面２２は、平坦面をなしていてもよい（図１（Ｂ）及び図１（Ｃ）参照）。詳しくは、上端面２２における凹部２５が形成されていない領域は、平坦面をなしていてもよい。また、樹脂突起２０は、上端面２２が、底面よりも小さい形状をなしていてもよい。すなわち、樹脂突起２０は、円錐台又は角錐台をなしていてもよい。ただし、ここで言う円錐台とは、底面が厳密に円形をなしていないものも含むものとする。同様に、ここで言う角錐台とは、底面が厳密に多角形をなしていないものも含むものとする。例えば、樹脂突起２０の底面は、四角形以上の多角形の角を丸くした形状をなしていてもよい。ただし、樹脂突起２０の上端面２２は、曲面をなしていてもよい（図示せず）。
本実施の形態に係る半導体装置は、図１（Ａ）〜図１（Ｃ）に示すように、配線３０を含む。配線３０は、電極１４と電気的に接続されてなる。配線３０は、樹脂突起２０上に至るように形成されてなる。配線３０は、樹脂突起２０の上端面２２に至るように形成されてなる。
配線３０には、切り欠き３２が形成されてなる。切り欠き３２は、樹脂突起２０とオーバーラップする領域（のみ）に形成されていてもよい。そして、切り欠き３２は、凹部２５の少なくとも一部とオーバーラップするように形成されてなる。切り欠き３２は、凹部２５全体とオーバーラップするように形成されていてもよい。このとき、切り欠き３２は、凹部２５と同じ形状をなしていてもよい。または、切り欠き３２は、凹部２５よりも大きくなるように形成されていてもよい。あるいは、切り欠き３２は、凹部２５の一部とオーバーラップするように形成されていてもよい。このとき、切り欠き３２は、凹部２５よりも小さくなるように形成されていてもよい。切り欠き３２は、凹部２５の一部を露出させるように形成されていてもよい。あるいは、切り欠き３２は、凹部２５に連通するように形成されていると言ってもよい。切り欠き３２は、配線３０が延びる方向と交差する方向に延びていてもよい。すなわち、切り欠き３２は、半導体基板１０の辺と平行に延びていてもよい。このとき、切り欠き３２は、配線３０の中央を越えて延びていてもよい。切り欠き３２は、配線３０の両側から形成されていてもよい。このとき、切り欠き３２は、配線３０が延びる方向にずれて配置されていてもよい。
なお、本実施の形態に係る半導体装置では、図１（Ａ）に示すように、１つの樹脂突起２０に１つの配線３０が形成されていてもよい。ただし、樹脂突起が半導体基板１０の１つの辺に沿って延びる形状をなす場合、１つの樹脂突起２０に複数の配線３０が形成されていてもよい（図７（Ａ）及び図８（Ｂ）参照）。
また、配線３０の構造は、特に限定されるものではない。例えば、配線３０は複数層で形成されていてもよい。このとき、配線３０は、チタンタングステンによって形成された第１の層と、金によって形成された第２の層とを含んでいてもよい（図示せず）。あるいは、配線３０は、単層で形成されていてもよい。配線３０を、パッシベーション膜１６と接触するように形成してもよい。このとき、配線３０を、樹脂突起２０の両側で、パッシベーション膜１６に接触するように形成してもよい。また、配線３０は、電極１４と接触するように形成してもよい。これにより、配線３０と電極１４とを電気的に接続させてもよい。
本実施の形態に係る半導体装置は、以上の構成をなしていてもよい。この半導体装置１によると、実装性に優れた、信頼性の高い半導体装置を提供することができる。以下、これについて説明する。
半導体装置を回路基板に実装する方法は特に限定されないが、図２（Ａ）〜図２（Ｃ）を参照して、半導体装置１を回路基板４０に実装する方法の一例について説明する。はじめに、図２（Ａ）に示すように、半導体装置１を回路基板４０上に配置して、半導体装置１の配線３０と回路基板４０の配線４２とが対向するように位置合わせをする。このとき、半導体装置１と回路基板４０との間には、接着剤４５を設けてもよい。例えば、図２（Ａ）に示すように、回路基板４０に接着剤４５を設けてもよい。その後、図２（Ｂ）に示すように、半導体装置１と回路基板４０とを押圧して、配線３０と配線４２とを接触させる。このとき、半導体装置１と回路基板４０とによって接着剤４５を押し広げて、半導体基板１０と回路基板４０との間に接着剤４５を充填させてもよい。このとき、樹脂突起２０の凹部２５の内側に、接着剤４５を充填させてもよい。そして、図２（Ｃ）に示すように、接着剤４５を硬化させて、接着層４６を形成してもよい。なお、接着剤４５は、既に公知となっているいずれかの接着剤を利用してもよい。接着剤４５として、例えば、樹脂系の接着剤を利用してもよい。また、接着剤４５として、接着層４６の弾性率が、樹脂突起２０よりも低い（樹脂突起２０よりも柔らかい）材料を利用してもよい。
そして、回路基板４０を切断する工程等を経て、図３に示す、電子モジュール１０００を形成してもよい。電子モジュール１０００は、表示デバイスであってもよい。表示デバイスは、例えば液晶表示デバイスやＥＬ（Electrical Luminescence）表示デバイスであってもよい。そして、半導体装置１は、表示デバイスを制御するドライバＩＣであってもよい。
一般的に半導体装置を回路基板に実装する方法は、様々なものが考えられる。その中でも、半導体装置１は、上述のように配線３０と配線４２とを対向させて電気的に接続させる実装形態に適している。なぜなら、配線３０は樹脂突起２０（上端面２２）上を通るように形成されているため、樹脂突起２０の弾性力により、配線３０と配線４２とを押し付けることができるためである。これによると、配線３０と配線４２との電気的な接続信頼性の高い電子モジュール１０００を製造することが可能になる。
ところで、配線３０と配線４２とを電気的に接続させるためには、配線３０と配線４２とを確実に接触させることが重要である。すなわち、半導体装置１を、配線３０と配線４２との間に接着剤４５が残らないように回路基板４０に搭載することができれば、信頼性の高い電子モジュールを製造することができる。
半導体装置１によると、樹脂突起２０の上端面には凹部２５が形成されてなり、配線３０には、凹部２５の少なくとも一部とオーバーラップする切り欠き３２が形成されてなる。そのため、接着剤４５を、凹部２５の内側に逃がすことができる。そのため、半導体装置１によると、配線３０と配線４２との間に接着剤４５が残りにくくすることができる。詳しくは、図２（Ｂ）に示すように、接着剤４５を凹部２５の内側に入り込ませることができるため、配線３０と配線４２との間に接着剤４５が残りにくくなる。特に、樹脂突起２０の上端面２２の中心付近の接着剤４５を、上端面２２の外に押し出すことなく、配線３０と配線４２との間から排出させることが可能になる。そのため、配線３０と配線４２とを、確実に接触させることができる。これにより、信頼性の高い電子モジュール１０００を形成することができる。
また、電子モジュール１０００では、半導体装置１の配線３０が、樹脂突起２０によって配線４２に向かって押圧されている。先に説明したように、これにより、配線３０と配線４２との接続状態を維持することが可能になる。しかし、電子モジュールの信頼性を維持するためには、配線３０に過度のストレスを与えないことも重要である。
半導体装置１によると、樹脂突起２０には凹部２５が形成されてなり、配線３０には切り欠き３２が形成されてなる。そして、切り欠き３２は、凹部２５の少なくとも一部とオーバーラップするように配置されてなる。これによると、樹脂突起２０及び配線３０が変形しやすくなる。そのため、配線３０に大きな力がかかった場合には、樹脂突起２０及び配線３０が変形することで、その力を緩和することができる。そのため、配線３０が断線することを防止することが可能になる。特に、樹脂突起２０の上端部２２は、配線３０を配線４２に押し付ける部分である。そのため、樹脂突起２０の上端部２２に凹部２５が形成されることで、配線３０のうち最も力がかかる部分の応力を軽減することが可能になる。なお、凹部２５及び切り欠き３２の形状を調整することで、電気的な接続信頼性を保つために必要な押圧力を確保することができる。
すなわち、本実施の形態に係る半導体装置１によると、実装性に優れ、かつ、実装後の信頼性が高い半導体装置を提供することができる。
以下、図４〜図６を参照して、本発明を適用した第１の実施の形態に係る半導体装置の製造方法について説明する。
本実施の形態に係る半導体装置の製造方法は、電極１４を有する半導体基板１０を用意することを含んでいてもよい。半導体基板１０は、図４に示すように、ウエハ状で用意してもよい。ウエハ状の半導体基板１０は、複数の半導体装置となる領域１１を含んでいてもよい。ただし、半導体基板１０は、チップ状をなしていてもよい（図３参照）。
本実施の形態に係る半導体装置の製造方法は、図５に示すように、半導体基板１０上に樹脂突起２０を形成することを含む。本工程では、樹脂突起２０は、図５に示すように、上端面が平坦面になるように形成してもよい。樹脂突起２０を形成する方法は特に限定されるものではない。例えば、半導体基板１０に樹脂材料を設け、これを硬化させることによって樹脂突起２０を形成してもよい。このとき、円柱状、角柱状に樹脂材料を設けて、該材料を収縮させることによって、円錐台又は角錐台の樹脂突起２０を形成してもよい。
本実施の形態に係る半導体装置の製造方法は、図６に示すように、電極１４と電気的に接続された配線３０を形成することを含む。配線３０は、樹脂突起２０の上端面に至るように形成する。また、配線３０は、樹脂突起２０の上端面とオーバーラップする領域に形成された切り欠き３２を有するように形成する。なお、配線３０を形成する方法は特に限定されない。配線３０は、例えば、スパッタリングによって金属箔を形成し、その後、該金属箔をパターニングすることによって形成してもよい。金属箔をパターニングして、配線３０を、切り欠き３２を有する形状に形成してもよい。
なお、電極１４の表面に酸化膜が形成されている場合、該酸化膜を除去する工程を行った後に、配線３０を形成する工程を行ってもよい。これによると、電極１４と配線３０とを、確実に電気的に接続することができる。なお、酸化膜を除去する方法は、既に公知となっているいずれかの方法を利用してもよいが、例えば、Ａｒガスを利用した方法を適用してもよい。
本実施の形態に係る半導体装置の製造方法は、樹脂突起２０の一部を除去して、樹脂突起２０に凹部２５を形成することを含む（図１（Ａ）〜図１（Ｃ）参照）。凹部２５は、樹脂突起２０の上端面側から形成してもよい。凹部２５は、切り欠き３２とオーバーラップするように形成する。凹部２５は、例えば、配線３０をマスクとするエッチング工程によって形成してもよい。これにより、切り欠き３２とオーバーラップするように、凹部２５を形成することができる。
そして、半導体基板１０を個片に切断する工程や検査工程などを経て、半導体装置１を製造してもよい。
（第２の実施の形態）
図７（Ａ）及び図７（Ｂ）は、本発明を適用した第２の実施の形態に係る半導体装置について説明するための図である。ここで、図７（Ａ）は、半導体装置２の上視図である。また、図７（Ｂ）は、図７（Ａ）のＶIIB−ＶIIB線断面の一部拡大図である。
本実施の形態に係る半導体装置は、樹脂突起５０を含む。樹脂突起５０は、半導体基板１０上に形成されてなる。樹脂突起５０は、半導体基板１０の１つの辺に沿って延びる形状をなしていてもよい。樹脂突起５０の上端面５２には、凹部５５が形成されてなる。凹部５５は、配線６０の貫通穴６２（後述）とオーバーラップするように形成されてなる。
本実施の形態に係る半導体装置は、電極１４と電気的に接続されてなり、樹脂突起５０上に至るように形成された配線６０を含む。配線６０には貫通穴６２が形成されてなる。貫通穴６２は、樹脂突起５０とオーバーラップする領域内に形成されていてもよい。貫通穴６２の形状は特に限定されるものではない。貫通穴６２は、図７（Ａ）に示すように、円形の穴であってもよい。あるいは、貫通穴６２は、矩形をなしていてもよい。貫通穴６２は、また、１つの配線６０に複数個形成されていてもよい。あるいは、１つの配線６０には、１つの貫通穴のみが形成されていてもよい（図示せず）。貫通穴６２は、樹脂突起５０の凹部５５とオーバーラップするように配置されてなる。このとき、貫通穴６２と樹脂突起５０の凹部５５とは、同じ形状をなしていてもよい。貫通穴６２は、凹部５５に連通していてもよい。
本実施の形態に係る半導体装置は、以上の構成をなしていてもよい。これによっても、配線６０と回路基板の配線との間に接着剤が残らないように、半導体装置を実装することが可能になる。すなわち、本実施の形態に係る半導体装置によると、実装性に優れた半導体装置を提供することができる。
半導体装置２の製造方法は特に限定されるものではない。例えば、凹部５５は、配線６０をマスクとして樹脂突起をエッチングすることによって形成してもよい。すなわち、樹脂突起の一部を除去して、樹脂突起に、配線６０の貫通穴６２とオーバーラップする凹部５５を形成してもよい。その他の工程については、既に説明したいずれかの手順を適用することができる。これにより、半導体装置２を形成してもよい。
図８（Ａ）及び図８（Ｂ）は、本実施の形態の変形例に係る半導体装置について説明するための図である。ここで、図８（Ａ）は、半導体装置３の上視図である。また、図８（Ｂ）及び図８（Ｃ）は、それぞれ、図８（Ａ）のＶIIIB−ＶIIIB線断面及びＶIIIC−ＶIIIC線断面の一部拡大図である。
本実施の形態に係る半導体装置は、配線７０を含む。配線７０には、貫通穴７２が形成されてなる。貫通穴７２は、図８（Ａ）に示すように、配線７０に沿って延びる形状をなす。貫通穴７２は、樹脂突起８０の基端部８４に至るように形成されていてもよい。そして、樹脂突起８０には、貫通穴７２とオーバーラップする凹部８５が形成されてなる。凹部８５は、配線７０に沿って延びる形状をなす。凹部８５は、溝状をなしていてもよい。凹部８５は、基端部８４に至るように形成されていてもよい。凹部８５は、側面に連通するように形成されていてもよい。これによっても、実装性に優れた半導体装置を提供することができる。
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
図１（Ａ）〜図１（Ｃ）は、本発明を適用した第１の実施の形態に係るは導体装置について説明するための図である。 図２（Ａ）〜図２（Ｃ）は、本発明を適用した第１の実施の形態に係るは導体装置について説明するための図である。 図３は、本発明を適用した第１の実施の形態に係る半導体装置が実装された電子モジュールを示す図である。 図４は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を説明するための図である。 図５は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を説明するための図である。 図６は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を説明するための図である。 図７（Ａ）及び図７（Ｂ）は、本発明を適用した第２の実施の形態に係る半導体装置について説明するための図である。 図８（Ａ）〜図８（Ｃ）は、本発明を適用した第２の実施の形態の変形例に係る半導体装置について説明するための図である。
符号の説明
１…半導体装置、 ２…半導体装置、 ３…半導体装置、 １０…半導体基板、 １１…領域、 １２…集積回路、 １４…電極、 １６…パッシベーション膜、 ２０…樹脂突起、 ２２…上端面、 ２４…側面、 ２５…凹部、 ３０…配線、 ３２…切り欠き、 ４０…回路基板、 ４２…配線、 ４５…接着剤、 ４６…接着層、 ５０…樹脂突起、 ５２…上端面、 ５５…凹部、 ６０…配線、 ６２…貫通穴、 ７０…配線、 ７２…貫通穴、 ８０…樹脂突起、 ８４…基端部、 ８５…凹部

Claims (4)

  1. 電極を有する半導体基板と、
    前記半導体基板上に形成された樹脂突起と、
    前記電極と電気的に接続されてなり、前記樹脂突起上に至るように形成された配線と、
    を含み、
    前記樹脂突起の上端面には凹部が形成されてなり、
    前記配線には、前記凹部の少なくとも一部とオーバーラップする切り欠きが形成されてなる半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記樹脂突起の上端面は平坦面である半導体装置。
  3. 電極を有する半導体基板を用意する工程と、
    前記半導体基板上に樹脂突起を形成する工程と、
    前記電極と電気的に接続された配線を、前記樹脂突起の上端面に至るように、かつ、前記上端面とオーバーラップする領域に形成された切り欠きを有するように形成する工程と、
    前記樹脂突起の一部を除去し、前記樹脂突起に前記切り欠きとオーバーラップする凹部を形成する工程と、
    を含む半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法において、
    前記樹脂突起を、前記上端面が平坦面になるように形成する半導体装置の製造方法。
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CNA2006101000324A CN1893069A (zh) 2005-07-06 2006-06-28 半导体装置及其制造方法
US11/481,332 US7629671B2 (en) 2005-07-06 2006-07-05 Semiconductor device having a resin protrusion with a depression and method manufacturing the same
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4535295B2 (ja) * 2008-03-03 2010-09-01 セイコーエプソン株式会社 半導体モジュール及びその製造方法
CN101582399B (zh) * 2008-05-13 2011-02-09 台湾薄膜电晶体液晶显示器产业协会 接点结构与接合结构
US7839004B2 (en) * 2008-07-30 2010-11-23 Sanyo Electric Co., Ltd. Semiconductor device, semiconductor module, method for manufacturing semiconductor device, and lead frame
JP5091962B2 (ja) * 2010-03-03 2012-12-05 株式会社東芝 半導体装置
CN104956781B (zh) * 2013-07-30 2018-05-18 京瓷株式会社 布线基板以及电子装置
WO2017161340A1 (en) * 2016-03-18 2017-09-21 Coco Communications Corp. Systems and methods for sharing network information
JP6834289B2 (ja) * 2016-09-21 2021-02-24 セイコーエプソン株式会社 実装構造体、超音波デバイス、超音波探触子、超音波装置、及び電子機器

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970003915B1 (ko) * 1987-06-24 1997-03-22 미다 가쓰시게 반도체 기억장치 및 그것을 사용한 반도체 메모리 모듈
US5138438A (en) * 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
JPH02272737A (ja) 1989-04-14 1990-11-07 Citizen Watch Co Ltd 半導体の突起電極構造及び突起電極形成方法
US5517752A (en) * 1992-05-13 1996-05-21 Fujitsu Limited Method of connecting a pressure-connector terminal of a device with a terminal electrode of a substrate
JPH06177214A (ja) 1992-05-13 1994-06-24 Fujitsu Ltd 圧着端子とその接続方法および半導体装置の実装方法
JPH1167776A (ja) 1997-08-21 1999-03-09 Citizen Watch Co Ltd 突起電極およびその製造方法
JP4313520B2 (ja) 2001-03-19 2009-08-12 株式会社フジクラ 半導体パッケージ
JP2004140116A (ja) 2002-10-16 2004-05-13 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2005101527A (ja) 2003-08-21 2005-04-14 Seiko Epson Corp 電子部品の実装構造、電気光学装置、電子機器及び電子部品の実装方法
JP3938128B2 (ja) 2003-09-30 2007-06-27 セイコーエプソン株式会社 半導体装置とその製造方法、回路基板、電気光学装置、及び電子機器
JP4218622B2 (ja) 2003-10-09 2009-02-04 セイコーエプソン株式会社 半導体装置の製造方法
JP3873986B2 (ja) 2004-04-16 2007-01-31 セイコーエプソン株式会社 電子部品、実装構造体、電気光学装置および電子機器
JP2005340761A (ja) 2004-04-27 2005-12-08 Seiko Epson Corp 半導体装置の実装方法、回路基板、電気光学装置並びに電子機器
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