CN1893069A - 半导体装置及其制造方法 - Google Patents
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Abstract
提供一种实装性优越的半导体装置及其制造方法。半导体装置,包括:具有多个电极(14)的半导体基板(10);形成在半导体基板(10)上的树脂突起(20);和布线(30),其与电极(14)电连接,并被形成为到达树脂突起(20)上。在树脂突起(20)的上端面22形成有凹部(25)。在布线30形成有与凹部(25)的至少一部分交迭的切口(32)。
Description
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
为了使电子部件小型化,优选较小的半导体装置的外形。但是,随着半导体装置作用的多样化,形成于半导体芯片的集成电路的高集成化也得到发展,与此相伴,半导体芯片的管脚数量进一步增加。即,目前,正进行能同时满足半导体装置的小型化和集成电路的高集成化这两个要求的半导体装置的开发。
作为能够响应该要求的半导体装置,在半导体芯片上形成有布线这样类型的半导体装置受到注目(例如参照特开平2-272737号公报)。在该类型的半导体装置中,由于可以使半导体装置的外形与半导体芯片的外形大致相同,所以可以实现半导体装置的小型化。
但是,该半导体装置中,也要求高的可靠性以及实装性。另外,希望开发出确保可靠性、同时高效地制造该半导体装置的方法。
发明内容
本发明的目的在于提供一种实装性高的半导体装置及其制造方法。
(1)本发明所涉及的半导体装置,包括:
具有电极的半导体基板;
形成在所述半导体基板上的树脂突起;和
布线,其与所述电极电连接,并被形成为到达所述树脂突起上,
在所述树脂突起的上端面形成有凹部,
在所述布线形成与所述凹部的至少一部分交迭的切口。
(2)本发明所涉及的半导体装置,包括:
具有电极的半导体基板;
形成在所述半导体基板上的树脂突起;和
布线,其与所述电极电连接,并被形成为到达所述树脂突起上,
在所述树脂突起的上端面形成有凹部,
在所述布线形成与所述凹部的至少一部分交迭的贯通孔。
(3)在该半导体装置中,也可以是,
所述贯通孔被做成沿着所述布线延伸的形状,并被形成为到达所述树脂突起的基端部。
(4)在该半导体装置中,也可以是,
所述树脂突起的上端面为平坦面。
(5)本发明所涉及的半导体装置的制造方法,包括:
准备具有电极的半导体基板的工序;
在所述半导体基板上形成树脂突起的工序;
形成与所述电极电连接的布线,使得该布线到达所述树脂突起的上端面,并且使该布线具有在与所述上端面交迭的区域形成的切口的工序;和
除去所述树脂突起的一部分,在所述树脂突起形成与所述切口交迭的凹部的工序。
(6)本发明所涉及的半导体装置的制造方法,包括:
准备具有电极的半导体基板的工序;
在所述半导体基板上形成树脂突起的工序;
形成与所述电极电连接的布线,使得该布线到达所述树脂突起的上端面,并且使该布线具有在与所述上端面交迭的区域形成的贯通孔的工序;和
除去所述树脂突起的一部分,在所述树脂突起形成与所述贯通孔交迭的凹部的工序。
(7)在该半导体装置的制造方法中,也可以是,
形成所述布线,使得所述贯通孔沿着所述布线延伸,并且到达所述树脂突起的基端部。
(8)在该半导体装置的制造方法中,也可以是,
按照所述上端面为平坦面的方式形成所述树脂突起。
附图说明
图1(A)~图1(C)是用于说明应用了本发明的第一实施方式所涉及的导体装置的图。
图2(A)~图2(C)是用于说明应用了本发明的第一实施方式所涉及的导体装置的图。
图3是表示实装了应用本发明的第一实施方式所涉及的半导体装置的电子模块的图。
图4是用于说明应用了本发明的第一实施方式所涉及的半导体装置的制造方法的图。
图5是用于说明应用了本发明的第一实施方式所涉及的半导体装置的制造方法的图。
图6是用于说明应用了本发明的第一实施方式所涉及的半导体装置的制造方法的图。
图7(A)以及(B)是用于说明应用了本发明的第二实施方式所涉及的半导体装置的图。
图8(A)~图8(C)是用于说明应用了本发明的第二实施方式的变形例所涉及的导体装置的图。
图中:1-半导体装置;2-半导体装置;3-半导体装置;10-半导体基板;11-区域;12-集成电路;14-电极;16-钝化膜;20-树脂突起;22-上端面;24-侧面;25-凹部;30-布线;32-切口;40-电路基板;42-布线;45-粘接剂;46-粘结层;50-树脂突起;52-上端面;55-凹部;60-布线;62-贯通孔;70-布线;72-贯通孔;80-树脂突起;84-基端部;85-凹部。
具体实施方式
下面,参照附图对应用了本发明的实施方式进行说明。但是,本发明并非限定于以下的实施方式。另外,本发明包括将以下的实施方式以及变形例自由组合后的方式。
(第一实施方式)
图1(A)~图1(C)是用于说明应用了本发明的第一实施方式所涉及的导体装置的图。这里,图1(A)是半导体装置的俯视图。另外,图1(B)以及图1(C)分别是图1(A)的IB-IB线剖面图以及IC-IC线剖面的局部放大图。
本实施方式所涉及的半导体装置如图1(A)~图1(C)所示,包括半导体基板10。半导体基板10例如可以是硅基板。半导体基板10可以被做成芯片状(参照图3)。此时,半导体基板10的形成有电极14的面(有效面)可以被做成长方形。但是,半导体基板10的有效面也可以被做成正方形(未图示)。或者,半导体基板10也可以被做成晶片状(参照图4)。在半导体基板10上可以形成1个或多个(在半导体芯片上形成1个,在半导体晶片上形成多个)集成电路12(参照图1(B))。集成电路12的构成没有特别限定,例如也可以包括晶体管等的有源元件,或电阻、线圈、电容器等的无源元件。
半导体基板10如图1(A)以及图1(B)所示,具有电极14。电极14也可以与半导体基板10的内部电连接。电极14也可以与集成电路12电连接。或者,包括没有与集成电路12电连接的导电体,也可以被称作电极14。电极14可以是半导体基板的内部布线的一部分。此时,电极14也可以是半导体基板的内部中用于与外部电连接的部分。电极14可以由铝或铜等的金属形成。
半导体基板10如图1(B)以及图1(C)所示,也可以具有钝化膜16。钝化膜16可以被形成为使电极14露出。钝化膜16可以具有使电极14露出的开口。钝化膜16也可以被形成为覆盖电极14的一部分。钝化膜16也可以覆盖电极14的周围。钝化膜例如可以是SiO2或SiN等的无机绝缘膜。或者,钝化膜16也可以是聚酰亚胺树脂等的有机绝缘膜。
本实施方式所涉及的半导体装置如图1(A)~图1(C)所示,包括在半导体基板10上形成的树脂突起20。树脂突起20也可以形成在钝化膜16上。树脂突起20的材料没有特别限定,可以应用已公知的任意的材料。树脂突起20例如可以由聚酰亚胺树脂、硅酮改性聚酰亚胺树脂、环氧树脂、硅酮改性环氧树脂、苯并环丁烯(BCB:benzocyclobutene)、聚苯并噁唑(PBO:polybenzoxazole)、酚醛树脂等的树脂形成。
在本实施方式所涉及的半导体装置中,可以在1个半导体基板10上形成多个树脂突起20。此时,树脂突起20可以沿着半导体基板10的形成有电极14的面(有效面)的边排列(参照图1(A))。
然后,如图1(A)~图1(C)所示,在树脂突起20的上端面22形成有凹部25。凹部25与后述的布线30的切口32交迭(overlap)地形成。凹部25被形成为槽状。凹部25例如可以是与半导体基板10的边平行而延伸的槽状的凹部。换句话说,凹部25可以是与后述的布线30延伸的方向交叉的方向延伸的槽状的凹部。凹部25可以被形成为到达树脂突起20的侧面24(连通至侧面24)(参照图1(C))。另外,树脂突起20的上端面22指的是树脂突起20中与后述的电路基板40的布线42相对向的区域。
树脂突起20的上端面22可以被形成为平坦面(参照图1(B)以及图1(C))。详细而言,上端面22的没有形成有凹部25的区域为平坦面。另外,树脂突起20也可以被形成为上端面22比底面小的形状。即,树脂突起20可以被形成为圆锥台或角锥台。但是,这里所说的圆锥台也包括底面并非严格的圆形的形状。同样,这里所说的角锥台也包括底面并非严格的多边形的形状。例如,树脂突起20的底面可以被形成为将四边形以上的多边形的角做成圆弧的形状。但是,树脂突起20的上端面22也可以被形成为曲面(未图示)。
本实施方式所涉及的半导体装置1(A)~图1(C)所示,包括布线30。布线30与电极14电连接。布线30被形成为到达树脂突起20。布线30被形成为到达树脂突起20的上端面22。
在布线30形成有切口32。切口32也可以形成在与树脂突起20交迭的区域(仅)。而且,切口32被形成为与凹部25的至少一部分交迭。切口32也可以被形成为与凹部25整体交迭。此时,切口32也可以被形成为与凹部相同的形状。或者,切口32也可以被形成为比凹部25大的形状。或者,切口32也可以被形成为与凹部25的一部分交迭。此时,切口32可以被形成为比凹部25小的形状。切口32可以被形成为使凹部25的一部分露出。或者,也可以说切口32被形成为与凹部25连通。切口32可以沿着与布线30延伸的方向交叉的方向延伸。即,切口32可以与半导体基板10的边平行地延伸。此时,切口32可以越过布线30的中央而延伸。可以从布线30的两侧开始形成切口32。此时,切口32可以在布线30延伸的方向错开地配置。
另外,在本实施方式所涉及的半导体装置中,如图1(A)所示,可以在1个树脂突起20上形成1个布线30。但是,当树脂突起为沿着半导体基板10的1个边延伸的形状时,可以在1个树脂突起20上形成多个布线30(参照图7(A)以及图8(B))。
另外,布线30的结构没有特别限定。例如,布线30可以由多层形成。此时,布线30可以包括由钛钨形成的第一层、和由金形成第二层(未图示)。或者,布线30也可以由单层形成。布线30可以被形成为与钝化膜16接触。此时,在树脂突起20的两侧,以与钝化膜16接触的方式形成布线30。另外,布线30也可以被形成为与电极14接触。由此,也可以使布线30与电极14电连接。
本实施方式所涉及的半导体装置也可以形成以上的构成。根据该半导体装置1,可以提供实装性优越、可靠性高的半导体装置。下面,对此进行说明。
将半导体装置实装于电路基板的方法没有特别限定,参照图2(A)~图2(C)对将半导体装置1实装于电路基板40的方法的一例进行说明。首先,如图2(A)所示,将半导体装置1配置于电路基板40上,并进行对位,使得半导体装置1的布线30和电路基板40的布线42相对向。此时,在半导体装置1和电路基板40之间,可以设置粘接剂。例如,如图2(A)所示,可以在电路基板40设置粘接剂45。其后,如图2(B)所示,对半导体装置1和电路基板40进行按压,使布线30和布线42接触。此时,通过半导体装置1和电路基板40使粘接剂45散开,也可以在半导体基板10和电路基板40之间填充粘接剂45。此时,在树脂突起20的凹部25的内侧,可以填充粘接剂45。然后,如图2(C)所示,可以使粘接剂45固化,而形成粘接层46。另外,粘接层45也可以利用已公知的任意的粘接剂。作为粘接层45,例如也可以利用粘接层46的弹性率比树脂突起20低(比树脂突起20软)的材料。
然后,经过切断电路基板40的工序,可以形成图3所示的电子模块1000。电子模块1000可以是显示装置。显示装置例如可以是液晶显示装置或EL(Electrical Luminescence)显示装置。而且,半导体装置1也可以是控制显示装置的驱动器IC。
一般,将半导体装置实装于电路基板的方法,考虑各种方式。其中,如上所述,半导体装置1适用于使布线30和布线42相对向而电连接的实装方式。原因是由于布线30被形成为通过树脂突起20(上端面22)上方,所以由于树脂突起20的弹性力,可以推压布线30和布线42。据此,可以制造布线30与布线42之间的电连接可靠性高的电子模块1000。
但是,为了电连接布线30和布线42,使布线30和布线42可靠地接触是重要的。即,若可以按照粘接剂45在布线30和布线42之间不残留的方式而将半导体装置1搭载于电路基板40,则可以制造可靠性高的电子模块1000。
根据半导体装置1,在树脂突起20的上端面形成凹部25,在布线30形成与凹部25的至少一部分交迭的切口32。因此,可以使粘接剂45进入凹部25的内侧。因此,根据半导体装置1,可以实现粘接剂45难以残留于布线30和布线42之间的目的。详细而言,如图2(B)所示,由于使粘接剂45进入凹部25的内侧,所以粘接剂45难以残留于布线30和布线42之间。尤其,不会将树脂突起20的上端面22的中心附近的粘接剂45压出到上端面22外,可以使该粘接剂45从布线30和布线42之间排出。因此,可以可靠地使布线30和布线42接触。由此,能够形成可靠性高的电子模块1000。
另外,在电子模块1000中,通过树脂突起20朝向布线42按压半导体装置1的布线30。如先前所述那样,由此,可以维持布线30和布线42的连接状态。但是,为了维持电子模块的可靠性,不对布线30施加过大的应力也是重要的。根据半导体装置1,在树脂突起20形成了凹部25,在布线30形成了切口32。而且,切口32被配置成与凹部25的至少一部分交迭。据此,树脂突起20以及布线30容易变形。因此,在对布线30施加较大的力的情况,通过树脂突起20以及布线30的变形,可以缓和该力。因此,可以防止布线30断线。尤其,树脂突起20的上端面22是将布线30压在布线42的部分。因此,通过在树脂突起20的上端面22形成凹部25,可以减轻布线30中受到力的作用最大的部分的应力。另外,通过调整凹部25以及切口32的形状,可以确保为了保持电连接的可靠性所需的按压力。
即,根据本实施方式所涉及的半导体装置1,可以提供实装性优越、且实装后的可靠性高的半导体装置。
下面,参照图4~图6,对应用了本发明的第一实施方式所涉及的半导体装置的制造方法进行说明。
本实施方式所涉及的半导体装置的制造方法,可以包括准备具有电极14的半导体基板10的工序。如图4所示,可以准备晶片状的半导体基板10。晶片状的半导体基板10可以包括多个成为半导体装置的区域11。但是,半导体基板10也可以被形成为芯片状(参照图3)。
如图5所示,本实施方式所涉及的半导体装置的制造方法,包括在半导体基板10上形成树脂突起20的工序。在该工序中,如图5所示,树脂突起20可以被形成为其上端面为平坦面。形成树脂突起20的方法没有特别限定,例如可以在半导体基板10设置树脂材料,通过使其固化来形成树脂突起20。此时,通过将树脂材料设置成圆柱状、角柱状,并使该材料收缩,从而来形成圆锥台和角锥台的树脂突起20。
本实施方式所涉及的半导体装置的制造方法,如图6所示,包括形成与电极14电连接的布线30的工序。布线30被形成为到达树脂突起20的上端面。另外,布线30被形成为具有在与树脂突起20的上端面交迭的区域形成的切口32。另外,形成布线30的方法没有特别限定。布线30例如可以由喷镀形成金属箔,并在其后通过对该金属箔进行图案化而形成。可以对金属箔进行图案化,将布线30形成为具有切口32的形状。
另外,当在电极14的表面形成有氧化膜时,也可以在进行了除去该氧化膜的工序之后,进行形成布线30的工序。据此,可以可靠地电连接电极14和布线30。另外,除去氧化膜的方法,可以利用已公知的任意的方法,例如可以应用利用了Ar气体的方法。
本实施方式所涉及的半导体装置的制造方法,包括除去树脂突起20的一部分,而在树脂突起20形成凹部25的工序(参照图1(A)~图1(C))。凹部25可以从树脂突起20的上端面侧开始形成。凹部25被形成为与切口32交迭。凹部25例如可以通过将布线30作为掩模的蚀刻工序来形成。由此,能够按照与切口32交迭的方式来形成凹部25。
然后,可以经过将半导体基板10切断成单片的工序和检测工序等,来制造半导体装置1。
(第二实施方式)
图7(A)以及图7(B)是用于说明应用了本发明的第二实施方式所涉及的半导体装置的图。这里,图7(A)是半导体装置2的俯视图。另外,图7(B)是图7(A)的VIIB-VIIB线剖面图的局部放大图。
本实施方式所涉及的半导体装置包括树脂突起50。树脂突起50被形成在半导体基板10上。树脂突起50可以被做成沿着半导体基板10的1个边延伸的形状。在树脂突起50的上端面52形成有凹部55。凹部55被形成为与布线60的贯通孔62(后述)交迭。
本实施方式所涉及的半导体装置包括布线60,其与电极14电连接,并被形成为到达树脂突起50上。在布线60形成有贯通孔62。贯通孔62也可以被形成在与树脂突起50交迭的区域内。贯通孔62的形状没有特别限定。贯通孔62如图7(A)所示也可以是圆形的孔。或者,贯通孔62也可以被做成矩形。贯通孔62也可以在1个布线60形成多个。或者,也可以在1个布线60仅形成1个贯通孔(未图示)。贯通孔62被配置成与树脂突起50的凹部55交迭。此时,贯通孔62和树脂突起的凹部55可以被做成相同的形状。贯通孔62可以连通至凹部55。
本实施方式所涉及的半导体装置也可以做成上述的结构。据此,也可以按照粘接剂不残留于布线60和电路基板的布线之间的方式来实装半导体装置。即,根据本实施方式所涉及的半导体装置,可以提供实装性优越的半导体装置。
半导体装置2的制造方法没有特别限定。例如也可以通过以布线60作为掩模蚀刻树脂突起,来形成凹部55。即,也可以除去树脂突起的一部分,在树脂突起上形成与布线60的贯通孔62交迭的凹部55。关于其他的工序,可以应用已说明了的任意顺序。由此,也可以形成半导体装置2。
图8(A)以及图8(B)是用于说明本实施方式的变形例所涉及的半导体装置的图。这里,图8(A)是半导体装置3的俯视图。另外,图8(B)以及图8(C)分别是图8(A)的VIIIB-VIIIB线剖面图以及VIIIC-VIIIC线剖面的放大图。
本实施方式所涉及的半导体装置包括布线70。在布线70形成有贯通孔72。贯通孔72如图8(A)所示,被形成为沿着布线70延伸的形状。贯通孔72也可以被形成为到达树脂突起80的基端部84。而且,在树脂突起80上形成有与通过孔72交迭的凹部85。凹部85被形成为沿着布线70延伸的形状。凹部85可以被做成槽状。凹部85也可以被形成为到达树脂突起80的基端部84。凹部85也可以被形成为连通至树脂突起80的侧面。由此,也可以提供实装性优越的半导体装置。
另外,本发明并非限定于上述的实施方式,可以有各种变形。例如,本发明包括与由实施方式说明了的构成实质相同的构成(例如,功能、方法以及结构相同的构成,和目的以及效果相同的构成)。另外,本发明包括将由实施方式说明了的构成的不是本质的部分进行了置换的构成。另外,本发明包括可以起到与由实施方式说明了的构成相同的作用效果的构成、或可以达到相同目的的构成。另外,本发明包括对由实施方式说明了构成附加了公知技术的构成。
Claims (8)
1.一种半导体装置,包括:
具有电极的半导体基板;
形成在所述半导体基板上的树脂突起;和
布线,其与所述电极电连接,并被形成为到达所述树脂突起上,
在所述树脂突起的上端面形成有凹部,
在所述布线形成与所述凹部的至少一部分交迭的切口。
2.一种半导体装置,包括:
具有电极的半导体基板;
形成在所述半导体基板上的树脂突起;和
布线,其与所述电极电连接,并被形成为到达所述树脂突起上,
在所述树脂突起的上端面形成有凹部,
在所述布线形成与所述凹部的至少一部分交迭的贯通孔。
3.根据权利要求2所述的半导体装置,其特征在于,
所述贯通孔被做成沿着所述布线延伸的形状,并被形成为到达所述树脂突起的基端部。
4.根据权利要求1~3中任一项所述的半导体装置,其特征在于,
所述树脂突起的上端面为平坦面。
5.一种半导体装置的制造方法,包括:
准备具有电极的半导体基板的工序;
在所述半导体基板上形成树脂突起的工序;
形成与所述电极电连接的布线,使得该布线到达所述树脂突起的上端面,并且使该布线具有在与所述上端面交迭的区域形成的切口的工序;和
除去所述树脂突起的一部分,在所述树脂突起形成与所述切口交迭的凹部的工序。
6.一种半导体装置的制造方法,包括:
准备具有电极的半导体基板的工序;
在所述半导体基板上形成树脂突起的工序;
形成与所述电极电连接的布线,使得该布线到达所述树脂突起的上端面,并且使该布线具有在与所述上端面交迭的区域形成的贯通孔的工序;和
除去所述树脂突起的一部分,在所述树脂突起形成与所述贯通孔交迭的凹部的工序。
7.根据权利要求6所述的半导体装置的制造方法,其特征在于,
形成所述布线,使得所述贯通孔沿着所述布线延伸,并且到达所述树脂突起的基端部。
8.根据权利要求5~7中任一项所述的半导体装置的制造方法,其特征在于,
按照所述上端面为平坦面的方式形成所述树脂突起。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101582399B (zh) * | 2008-05-13 | 2011-02-09 | 台湾薄膜电晶体液晶显示器产业协会 | 接点结构与接合结构 |
CN102190279A (zh) * | 2010-03-03 | 2011-09-21 | 株式会社东芝 | 半导体装置 |
CN102522375A (zh) * | 2008-07-30 | 2012-06-27 | 三洋电机株式会社 | 半导体装置、半导体装置的制造方法及引线框 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4535295B2 (ja) * | 2008-03-03 | 2010-09-01 | セイコーエプソン株式会社 | 半導体モジュール及びその製造方法 |
CN104956781B (zh) * | 2013-07-30 | 2018-05-18 | 京瓷株式会社 | 布线基板以及电子装置 |
WO2017161340A1 (en) * | 2016-03-18 | 2017-09-21 | Coco Communications Corp. | Systems and methods for sharing network information |
JP6834289B2 (ja) * | 2016-09-21 | 2021-02-24 | セイコーエプソン株式会社 | 実装構造体、超音波デバイス、超音波探触子、超音波装置、及び電子機器 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR970003915B1 (ko) * | 1987-06-24 | 1997-03-22 | 미다 가쓰시게 | 반도체 기억장치 및 그것을 사용한 반도체 메모리 모듈 |
US5138438A (en) | 1987-06-24 | 1992-08-11 | Akita Electronics Co. Ltd. | Lead connections means for stacked tab packaged IC chips |
JPH02272737A (ja) | 1989-04-14 | 1990-11-07 | Citizen Watch Co Ltd | 半導体の突起電極構造及び突起電極形成方法 |
JPH06177214A (ja) | 1992-05-13 | 1994-06-24 | Fujitsu Ltd | 圧着端子とその接続方法および半導体装置の実装方法 |
US5517752A (en) | 1992-05-13 | 1996-05-21 | Fujitsu Limited | Method of connecting a pressure-connector terminal of a device with a terminal electrode of a substrate |
JPH1167776A (ja) | 1997-08-21 | 1999-03-09 | Citizen Watch Co Ltd | 突起電極およびその製造方法 |
JP4313520B2 (ja) | 2001-03-19 | 2009-08-12 | 株式会社フジクラ | 半導体パッケージ |
JP2004140116A (ja) | 2002-10-16 | 2004-05-13 | Seiko Epson Corp | 半導体装置及びその製造方法、回路基板並びに電子機器 |
JP2005101527A (ja) | 2003-08-21 | 2005-04-14 | Seiko Epson Corp | 電子部品の実装構造、電気光学装置、電子機器及び電子部品の実装方法 |
JP3938128B2 (ja) | 2003-09-30 | 2007-06-27 | セイコーエプソン株式会社 | 半導体装置とその製造方法、回路基板、電気光学装置、及び電子機器 |
JP4218622B2 (ja) | 2003-10-09 | 2009-02-04 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP3873986B2 (ja) | 2004-04-16 | 2007-01-31 | セイコーエプソン株式会社 | 電子部品、実装構造体、電気光学装置および電子機器 |
JP2005340761A (ja) | 2004-04-27 | 2005-12-08 | Seiko Epson Corp | 半導体装置の実装方法、回路基板、電気光学装置並びに電子機器 |
JP3994989B2 (ja) | 2004-06-14 | 2007-10-24 | セイコーエプソン株式会社 | 半導体装置、回路基板、電気光学装置および電子機器 |
JP4165495B2 (ja) | 2004-10-28 | 2008-10-15 | セイコーエプソン株式会社 | 半導体装置、半導体装置の製造方法、回路基板、電気光学装置、電子機器 |
-
2005
- 2005-07-06 JP JP2005197929A patent/JP4269173B2/ja not_active Expired - Fee Related
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CN102522375B (zh) * | 2008-07-30 | 2015-04-08 | 三洋电机株式会社 | 半导体装置、半导体装置的制造方法及引线框 |
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