CN1893057A - 半导体装置及其制造方法 - Google Patents

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Abstract

提供一种可靠性高的半导体装置及其制造方法。半导体装置包括：具有电极(14)的半导体基板(10)；形成于半导体基板(10)上的树脂突起(20)；形成为与电极(14)电连接，且到达树脂突起(20)上的配线(30)。配线(30)包括形成于树脂突起(20)的上端面的第一部分(31)、和形成于树脂突起(20)的基端部的侧方的第二部分(32)。第二部分(32)的宽度比第一部分(31)的宽度窄。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
为了小型化电子器件，半导体装置的外形最好较小。但是，随着半导体装置的任务多样化，形成于半导体芯片的集成电路的高集成化不断进步，伴随于此，半导体芯片的管脚(pin)数目不断增加。即，目前，正进行着可以同时满足半导体装置的小型化、和集成电路的高集成化这两个要求的半导体装置的开发。
作为可以满足该要求的半导体装置，在半导体芯片上形成有配线的类型的半导体装置受到注目(参照日本特开平2-272737)。在该类型的半导体装置中，因为可以使半导体装置的外形与半导体芯片的外形大致相同，所以可以实现半导体装置的小型化。
但是，即使是该半导体装置，也要求高可靠性。并且，期望开发出在确保可靠性的同时、高效地制造该半导体装置的方法。
发明内容
本发明的目的在于提供一种可靠性高的半导体装置及其制造方法。
(1)本发明的半导体装置，包括：
具有电极的半导体基板；
形成于所述半导体基板上的树脂突起；
形成为与所述电极电连接，且到达所述树脂突起上的配线，
所述配线包括：形成于所述树脂突起的上端面的第一部分、和形成于所述树脂突起的基端部的侧方的第二部分，
所述第二部分的宽度比所述第一部分的宽度窄。
根据本发明，可以提供难以在相邻的两个配线间产生因迁移而引起的电气短路的、可靠性高的半导体装置。
(2)在该半导体装置中，
所述配线中形成于所述半导体基板上的部分，也可以呈与所述第二部分相同的宽度。
(3)在该半导体装置中，
所述配线包括：延伸设置于所述第二部分的延伸设置部、以及连结所述延伸设置部和所述电极的导电部，
所述延伸设置部的宽度也可以比所述导电部的宽度窄。
(4)在该半导体装置中，
所述延伸设置部也可以呈与所述第二部分相同的宽度。
(5)在该半导体装置中，
所述配线的所述第二部分也可以不被固定于所述树脂突起。
由此，可以提供相对于应力的可靠性高的半导体装置。
(6)本发明的半导体装置的制造方法，包括：
准备具有电极的半导体基板的工序；
在所述半导体基板上形成树脂突起的工序；
形成配线的工序，所述配线与所述电极电连接，并具有：形成于所述树脂突起的上端面的第一部分、和形成于所述树脂突起的基端面且宽度比所述第一部分窄的第二部分；
除去所述树脂突起的所述基端面的与所述第二部分接触的部分的至少一部分的工序。
根据本发明，可以制造难以在相邻的两个配线间产生因迁移而引起的电气短路的、且相对于应力的可靠性高的半导体装置。
附图说明
图1(A)以及图1(B)是用于对应用了本发明的实施方式的半导体装置进行说明的图；
图2是用于对应用了本发明的实施方式的半导体装置进行说明的图；
图3是表示安装有应用了本发明的实施方式的半导体装置的电子模块的图；
图4(A)以及图4(B)是用于说明应用了本发明的实施方式的半导体装置的制造方法的图；
图5(A)～图5(C)是用于说明应用了本发明的实施方式的半导体装置的制造方法的图；
图6是用于说明应用了本发明的实施方式的半导体装置的制造方法的图；
图7是用于说明应用了本发明的实施方式的半导体装置的制造方法的图。
图中，
1-半导体装置；10-半导体基板；11-区域；12-集成电路；14-电极；16-钝化膜；17-开口；18-氧化膜；20-树脂突起；21-树脂材料；30-配线；31-第一部分；32-第二部分；34-延伸设置部；35-前端部；36-导电部。
具体实施方式
以下，参照附图说明应用了本发明的实施方式。但是，本发明并不限定于以下的实施方式。
(半导体装置)
图1(A)～图3是用于对应用了本发明的实施方式的半导体装置进行说明的图。另外，图1(A)是应用了本发明的实施方式的半导体装置1的俯视图，图1(B)是图1(A)的IB-IB线剖面的局部放大图。并且，图2是半导体装置1的概略图，图3是表示安装有半导体装置1的电子模块的图。
如图1(A)～图2所示，本实施方式的半导体装置包括半导体基板10。半导体基板10例如可以是硅基板。半导体基板10也可以呈芯片(chip)状(参照图3)。此时，半导体基板10的形成了电极14的面(有源面)也可以呈长方形。但是，半导体基板10的有源面也可以呈正方形(没有图示)。或者，半导体基板10也可以呈晶片(wafer)状(参照图4(A))。也可以于半导体基板10形成一个或者多个(于半导体芯片形成一个、于半导体晶片形成多个)集成电路12(参照图1(B))。集成电路12的结构并不特别地限定，例如，可以包括晶体管等有源元件、或者电阻、线圈、电容器等无源元件。
如图1(A)以及图1(B)所示，半导体基板10具有电极14。电极14可以与半导体基板10的内部电连接。电极14也可以与集成电路12电连接。或者，也可以包括未电连接于集成电路12的导电体，而称为电极14。电极14也可以是半导体基板的内部配线的一部分。此时，电极14也可以是半导体基板的内部配线中、被利用于与外部的电连接的部分。电极14可以由铝或者铜等金属形成。
如图1(B)所示，半导体基板10可以具有钝化膜16。钝化膜16可以被形成为使电极14露出。钝化膜16也可以具有使电极14露出的开口。钝化膜16也可以被形成为部分地覆盖电极14。钝化膜16也可以被形成为覆盖电极14的周围。钝化膜例如可以是SiO2或者SiN等的无机绝缘膜。或者，钝化膜16也可以是聚酰亚胺树脂等有机绝缘膜。
如图1(A)～图2所示，本实施方式的半导体装置包括形成于半导体基板10上的树脂突起20。树脂突起20可以形成于钝化膜16上。树脂突起20的材料并不特别地限定，可以应用已经公知的任意一种的材料。例如，树脂突起20可以由聚酰亚胺树脂、硅酮改性聚酰亚胺树脂、环氧树脂、硅酮改性环氧树脂、苯并环丁烯(BCB：benzocyclobutene)、以及聚苯并噁唑(PBO：polybenzoxazole)等树脂形成。树脂突起20的形状也并不特别地限定。例如，树脂突起20可以形成为直线状(参照图1(A)以及图2)。在半导体基板10呈长方形的情况下，树脂突起20也可以形成为沿着半导体基板10的长边延伸。树脂突起20的表面可以是曲面。此时，树脂突起20的剖面形状可以呈半圆状(参照图1(B))。但是，树脂突起20也可以呈半球状(没有图示)。
如图1(A)～图2所示，本实施方式的半导体装置包括配线30。配线30电连接于电极14。配线30被形成为到达树脂突起20上。配线30包括形成于树脂突起20的上端面的第一部分31、和形成于树脂突起20的基端部的侧方的第二部分32。如图1(A)以及图2所示，第二部分32的宽度比第一部分31的宽度窄。第一部分31可以被固定于树脂突起20。与此相对，第二部分32可以不被固定于树脂突起20的基端部的表面。此时，如图1(B)所示，第二部分32可以形成为与树脂突起20空有间隔。但是第二部分32也可以被固定于树脂突起20(参照图7)。另外，第二部分32也可以被设置于树脂突起20的两侧。
如图1(A)所示，配线30可以包括：延伸设置于第二部分32的延伸设置部34、以及连结延伸设置部34和电极14的导电部36。另外，延伸设置部34和导电部36也可以是被设置在半导体基板10(钝化膜16)上的部分。此时，第一部分以及第二部分31、32也可以经由导电部36以及延伸设置部34而与电极14电连接。另外，延伸设置部34的宽度可以比导电部36的宽度窄。而且，延伸设置部34也可以呈与第二部分32相同的宽度。并且，配线30的前端部35的宽度可以比第二部分32的宽度宽。由此，可以增大配线30和半导体基板10(钝化膜16)的接触面积。因此，可以提供难以产生配线30的剥离的、可靠性高的半导体装置。
但是配线30并不限定于此，配线30的形成于半导体基板10上的部分都可以呈一定的宽度(没有图示)。此时，配线30的形成于半导体基板10上的部分也可以呈与第二部分32相同的宽度。
配线30的结构以及材料并不特别地限定。例如，配线30可以由多层形成。此时，配线30可以包括：由钛钨(titanium tungsten)形成的第一层、和由金形成的第二层(没有图示)。或者，配线30也可以由单层形成。
本实施方式的半导体装置1可以形成以上的结构。如之前说明的那样，配线30具有形成于树脂突起20的上端面的第一部分31、和配置于树脂突起20的基端部的侧方的第二部分32。而且，第二部分32的宽度比第一部分31的宽度窄。因此，根据半导体装置1，可以增大相邻的两个配线30的第二部分32的间隔。因此，在配线30的第二部分32之间，难以产生因迁移(migration)引起的电气短路。以下，详细叙述该效果。
在制造半导体装置的工序中，有时在树脂突起20的表面形成碳化层。碳化层与树脂相比，因为其绝缘电阻低，所以形成于碳化层上的两个配线和形成于树脂层上的两个配线相比，容易产生电气短路。而且，若配线进一步微细化、或者进一步窄间距化，则担心其绝缘电阻的降低对半导体装置的可靠性带来影响。
鉴于这一点，为了制造可靠性高的半导体装置，公知有除去相邻的两个配线之间的碳化层，确保配线间的绝缘电阻的技术。例如，公知有通过O2等离子蚀刻，除去相邻的两个配线间的树脂层的技术。但是，树脂突起20的基端部相对于半导体基板10具有接近于垂直的角度。因此，在现有的方法中，难以有效、可靠地除去形成于树脂突起20的基端部的表面的碳化层。
但是，根据本发明，配线30中形成于树脂突起20的基端部的侧方的第二部分32与第一部分31相比，宽度窄。因此，根据半导体装置1，可以增大相邻的两个配线30的第二部分32的间隔。因此，即使在碳化层形成于树脂突起20的基端部的表面的情况(未完全除去，仍残存的情况)下，在相邻的两个配线30之间也难以产生电气短路。
另外，在第二部分32未被固定于树脂突起20的情况下，可以减小树脂突起20的变形带给第二部分32的影响。因此，即使在缩窄了第二部分32的宽度的情况下，第二部分32也难以断线。
并且，配线30中形成于树脂突起20的上端面的第一部分31，是被利用于与其它电子器件等的电连接的部分。因此，为了提高半导体装置的安装性，优选其宽度尽可能宽。而且，树脂突起20的上端面呈与半导体基板的表面大致相同的角度。因此，即使通过现有的方法，也可以可靠地除去表面的碳化层。即，相邻的两个配线30的第一部分31，即使在其间隔变窄的情况下，也难以产生电气短路。
由此，根据本发明的半导体装置，可以提供安装性优越、且电气可靠性高的半导体装置。
图3表示安装有半导体装置1的电子模块1000。在如图3所示的例子中，半导体装置1被安装于基板2。在此，基板2例如可以是挠性基板。半导体装置1也可以以形成有配线30的面与基板2相对的方式被搭载。此时，基板2的配线和半导体装置1的配线30可以接触而被电连接。详细地说，基板2的配线和配线30的第一部分31可以接触而被电连接。由此，通过树脂突起20的弹性力，可以将配线30(第一部分31)压紧到基板2的配线。因此，可以提供电连接可靠性高的电子模块。另外，半导体装置1也可以通过粘接剂(树脂系粘接剂)而被粘接于基板2。电子模块1000可以是显示设备。显示设备例如可以是液晶显示设备或者EL(Electrical Luminescence)显示设备。而且，半导体装置1也可以是控制显示设备的驱动IC。
(半导体装置的制造方法)
图4(A)～图7是用于对应用了本发明的实施方式的半导体装置的制造方法进行说明的图。
如图4(A)以及图4(B)所示，本实施方式的半导体装置的制造方法包括准备具有电极14的半导体基板10的工序。半导体基板10例如可以准备晶片状的半导体基板。如图4(A)所示，晶片状的半导体基板10可以具有多个成为半导体装置的区域11。如图4(B)所示，半导体基板10可以具有钝化膜16。可以在钝化膜16形成有开口17。半导体基板10也可以具有氧化膜18。氧化膜18可以形成于电极14。氧化膜18也可以形成于电极14的与开口17重叠的区域。如图4(B)所示，氧化膜18也可以形成于开口17的内侧。
本实施方式的半导体装置的制造方法包括在半导体基板10上形成树脂突起20(参照图5(C))的工序。形成树脂突起20的方法并不特别地限定，但是在以下，参照图5(A)～图5(C)，对于形成树脂突起20的方法的一个例子进行说明。首先，如图5(A)所示，在半导体基板10(钝化膜16)上设置树脂材料21。然后，如图5(B)所示，图案化树脂材料21。之后，可以通过使树脂材料21固化(例如，热固化)，如图5(C)所示，形成树脂突起20。另外，在形成树脂突起20的工序中，通过使树脂材料21熔融，之后使树脂材料21固化，能够以表面成为曲面的方式形成树脂突起20。
如图6所示，本实施方式的半导体装置的制造方法也可以包括：除去氧化膜18的至少一部分，使电极14露出的工序。通过本工序，可以使树脂突起20的上端部的表面碳化，形成碳化层。本工序可以利用Ar气体来进行。例如，也可以包括：将半导体基板10配置于Ar气体的氛围内(包括Ar离子的氛围内)，利用电位差使Ar离子加速，并使Ar离子碰撞于氧化膜18的工序。此时，可以通过使Ar离子碰撞于氧化膜18，来使氧化膜18飞散，从而使电极14露出。另外，本工序也可以利用Ar气体以外的气体。
如图7所示，本实施方式的半导体装置的制造方法包括：形成与电极14电连接的配线30的工序。配线30形成为到达树脂突起20的上端部。配线30形成为具有：形成于树脂突起20的上端面的第一部分31、形成于基端面的第二部分32。形成配线30的方法并不特别地限定。例如，可以通过阴极溅镀形成金属箔，之后通过对该金属箔进行图案化(patterning)而形成配线30。在图案化金属箔的工序中，可以形成配线30以使第二部分32的宽度比第一部分31的宽度窄。另外，在本工序中，如图7所示，第一部分以及第二部分31、32也可以形成为接触于树脂突起20。此时，第一部分以及第二部分31、32可以被固定于树脂突起20。
本实施方式的半导体装置的制造方法也可以包括：在形成配线30的工序之后，部分地除去形成于树脂突起20的表面的碳化层的工序。此时，也可以除去碳化层中从配线30露出的露出部。本工序例如可以利用O2等离子体来进行。在树脂突起20的上端部附近，树脂突起20的表面朝向与半导体基板10大致相同的方向。因此，通过利用O2等离子体，可以高效、可靠地除去形成于树脂突起20的上端部的表面的碳化层。而且，在本工序中，也可以除去树脂突起20的基端面的与第二部分32接触的部分的至少一部分。以此，可以使第二部分32的至少一部分处于没有被固定于树脂突起20的状态(参照图1(B))。例如，可以利用腐蚀剂(腐蚀气体、腐蚀液等)的漫延，除去树脂突起20的与第二部分32接触的部分。如之前说明的那样，第二部分32的宽度比第一部分31的宽度窄。因此，可以使腐蚀剂漫延到第二部分32的里侧。即，可以容易地蚀刻第二部分32的里侧。因此，根据本方法，可以高效地制造可靠性高的半导体装置。
而且，也可以经由切断半导体基板10的工序、或者检查工序等，制造半导体装置1。
另外，本发明并不限定于上述的实施方式，可以进行各种变形。例如，本发明包括与在实施方式中说明了的结构实质上相同的结构(例如，功能、方法以及结果相同的结构、或者目的以及效果相同的结构)。并且，本发明包括置换了在实施方式中说明了的结构的非本质部分而得到的结构。并且，本发明包括：可以起到与在实施方式中说明了的结构相同的作用效果的结构、或者可以达成相同的目的的结构。并且，本发明包括对在实施方式中说明了的结构附加公知技术而得到的结构。

Claims (6)

1.一种半导体装置，其中，其包括：
具有电极的半导体基板；
形成于所述半导体基板上的树脂突起；
形成为与所述电极电连接，且到达所述树脂突起上的配线，
所述配线包括：形成于所述树脂突起的上端面的第一部分、和形成于所述树脂突起的基端部的侧方的第二部分，
所述第二部分的宽度比所述第一部分的宽度窄。
2.如权利要求1所述的半导体装置，其中，
所述配线中形成于所述半导体基板上的部分，呈与所述第二部分相同的宽度。
3.如权利要求1所述的半导体装置，其中，
所述配线包括：延伸设置于所述第二部分的延伸设置部、以及连结所述延伸设置部和所述电极的导电部，
所述延伸设置部的宽度比所述导电部的宽度窄。
4.如权利要求3所述的半导体装置，其中，
所述延伸设置部呈与所述第二部分相同的宽度。
5.如权利要求1至4中的任意一项所述的半导体装置，其中，
所述配线的所述第二部分没有被固定于所述树脂突起。
6.一种半导体装置的制造方法，其中，
其包括如下工序：
准备具有电极的半导体基板的工序；
在所述半导体基板上形成树脂突起的工序；
形成配线的工序，所述配线与所述电极电连接，并具有：形成于所述树脂突起的上端面的第一部分、和形成于所述树脂突起的基端面且宽度比所述第一部分窄的第二部分；以及
除去所述树脂突起的所述基端面的与所述第二部分接触的部分的至少一部分的工序。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157475A (zh) * 2007-08-20 2011-08-17 精工爱普生株式会社 电子器件及电子设备
CN107854137A (zh) * 2016-09-21 2018-03-30 精工爱普生株式会社 安装构造体以及电子设备

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4572376B2 (ja) * 2007-07-30 2010-11-04 セイコーエプソン株式会社 半導体装置の製造方法および電子デバイスの製造方法
JP4352279B2 (ja) * 2007-08-21 2009-10-28 セイコーエプソン株式会社 半導体装置及びその製造方法
JP4737466B2 (ja) * 2009-02-09 2011-08-03 セイコーエプソン株式会社 半導体装置及びその製造方法
JP2016100533A (ja) 2014-11-25 2016-05-30 セイコーエプソン株式会社 電子部品及びその製造方法
KR101897653B1 (ko) * 2017-03-06 2018-09-12 엘비세미콘 주식회사 컴플라이언트 범프의 제조방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02272737A (ja) 1989-04-14 1990-11-07 Citizen Watch Co Ltd 半導体の突起電極構造及び突起電極形成方法
JPH1167776A (ja) 1997-08-21 1999-03-09 Citizen Watch Co Ltd 突起電極およびその製造方法
JP3642414B2 (ja) 2001-02-08 2005-04-27 シャープ株式会社 半導体装置およびその製造方法
JP3983996B2 (ja) * 2001-04-23 2007-09-26 株式会社ルネサステクノロジ 半導体集積回路装置
JP2005101527A (ja) 2003-08-21 2005-04-14 Seiko Epson Corp 電子部品の実装構造、電気光学装置、電子機器及び電子部品の実装方法
JP3938128B2 (ja) 2003-09-30 2007-06-27 セイコーエプソン株式会社 半導体装置とその製造方法、回路基板、電気光学装置、及び電子機器
JP4218622B2 (ja) 2003-10-09 2009-02-04 セイコーエプソン株式会社 半導体装置の製造方法
JP4133786B2 (ja) * 2003-12-16 2008-08-13 日東電工株式会社 配線回路基板
JP3873986B2 (ja) 2004-04-16 2007-01-31 セイコーエプソン株式会社 電子部品、実装構造体、電気光学装置および電子機器
JP2005340761A (ja) * 2004-04-27 2005-12-08 Seiko Epson Corp 半導体装置の実装方法、回路基板、電気光学装置並びに電子機器
JP3994989B2 (ja) 2004-06-14 2007-10-24 セイコーエプソン株式会社 半導体装置、回路基板、電気光学装置および電子機器

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157475A (zh) * 2007-08-20 2011-08-17 精工爱普生株式会社 电子器件及电子设备
CN102157475B (zh) * 2007-08-20 2014-08-13 精工爱普生株式会社 电子器件及电子设备
CN107854137A (zh) * 2016-09-21 2018-03-30 精工爱普生株式会社 安装构造体以及电子设备

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