JP2016100533A - 電子部品及びその製造方法 - Google Patents

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Abstract

【課題】樹脂突起の上方を通る導電層と被接合電極との距離がばらついても接合できる電子部品を提供する。
【解決手段】本発明の一態様は、電極パッド１２を有する半導体基板１１と、前記半導体基板の上方に位置する第１の樹脂層１４及び第３の樹脂層１５と、少なくとも一部が前記第１の樹脂層及び前記第３の樹脂層上に位置する第２の樹脂層１６と、前記第１〜第３の樹脂層を含むとともに、前記第１の樹脂層より高さが高い樹脂突起１７と、前記電極パッドと電気的に接続し、かつ前記樹脂突起の上方を通る配線層２４と、を含む電子部品である。
【選択図】図１

Description

本発明は、電子部品及びその製造方法に関する。
従来の電子部品の製造方法について図１２〜図１４を参照しつつ説明する。図１２（Ａ）〜（Ｄ）、図１３（Ａ）〜（Ｄ）及び図１４は従来の電子部品の製造方法を説明する断面図である。
図１２（Ａ）に示すように、半導体基板１０１上に電極パッド１１１を形成し、この電極パッド１１１を含む全面上にパッシベーション膜１１２を形成する。次いで、パッシベーション膜１１２に電極パッド１１１上に位置する開口部を形成する。
次に、図１２（Ｂ）に示すように、電極パッド１１１及びパッシベーション膜１１２を有する半導体基板１０１の上方に感光性ポリイミド膜を塗布し、露光及び現像する。これにより、パッシベーション膜１１２上にポリイミド膜からなる樹脂層１１３を形成する。次いで、この樹脂層１１３をキュアすることで、図１２（Ｃ）に示すように半導体基板１０１の上方に樹脂突起（コア樹脂）１０２を形成する。
この後、図１２（Ｄ）に示すように、電極パッド１１１、パッシベーション膜１１２及びコア樹脂１０２上にスパッタリングによりＴｉＷ層１１４（またはＴｉＷ層とＴｉ層の積層膜）を形成する。次いで、ＴｉＷ層１１４上にＡｕ層１１５をスパッタリングにより形成する。
次に、図１３（Ａ）に示すように、Ａｕ層１１５上にフォトレジスト膜を塗布し、露光及び現像することで、前記Ａｕ層上にレジストパターン１１６を形成する。次いで、図１３（Ｂ）に示すように、レジストパターン１１６をマスクとしてＡｕ層１１５をウェットエッチングする。
次に、図１３（Ｃ）に示すように、レジストパターン１１６を剥離する。次いで、図１３（Ｄ）に示すように、Ａｕ層１１５をマスクとしてＴｉＷ層１１４をエッチングすることで、ＴｉＷ層１１４及びＡｕ層１１５を含む配線層１０３を形成する。この配線層１０３は、電極パッド１１１と電気的に接続し、かつコア樹脂１０２の上方を通る（例えば特許文献１参照）。
次に、図１４に示すように、半導体基板１０１のコア樹脂１０２の上方を通る配線層１０３と接合する電極（被接合電極１０６）を有する実装基板１０４を用意する。次いで、コア樹脂１０２上の配線層１０３と被接合電極１０６とが対向するように半導体基板１０１と実装基板１０４の位置合わせをする。次いで、半導体基板１０１と実装基板１０４に荷重をかけることで、コア樹脂１０２上の配線層１０３を被接合電極１０６に接合する。これにより、半導体基板１０１が実装基板１０４に実装される。
ところで、半導体基板１０１及び実装基板１０４の少なくとも一方に反りが発生することがある。特に、半導体基板１０１及び実装基板１０４の厚さが薄ければ、半導体基板１０１及び実装基板１０４に反りがより発生しやすくなる。このように反りが発生すると、コア樹脂１０２上の配線層１０３と被接合電極１０６との距離がばらついてしまうため、信頼性の高い接合を実現するにはコア樹脂１０２の高さを高くすることが求められる。
一方、コア樹脂１０２は標準で１３〜１４μｍの高さで形成され、それ以上の厚膜化は２４〜２５μｍ程度が限界である。その理由は、単層のコア樹脂１０２で使用するポリイミドの性能（粘度、解像性）によって厚膜化の限界が決まっている為である。
また、コア樹脂１０２を厚膜化することで、コア樹脂１０２とその下地膜であるパッシベーション膜１１２とで段差が生じる。このため、コア樹脂１０２の上方を通るＡｕ配線等の配線層１０３を形成する際に、厚膜のコア樹脂１０２の段差上に被覆するフォトレジスト膜も厚膜化が必要となり、高いカバレッジ性が必要となる。カバレッジ性が悪いと、現像後のレジストパターンの信頼性が低下し、その結果、配線層１０３の信頼性が低下する。それにより、コア樹脂１０２の段差部分１０５において実装時のストレス（応力）によって配線層１０３が断線することがある。
特開２００７−１２６７８
本発明の幾つかの態様は、樹脂突起の上方を通る導電層と被接合電極との距離がばらついても接合できる電子部品またはその製造方法に関連している。
本発明の一態様は、電極を有する基板と、前記基板の上方に位置する第１の樹脂層と、少なくとも一部が前記第１の樹脂層上に位置する第２の樹脂層と、前記第１及び第２の樹脂層を含むとともに、前記第１の樹脂層より高さが高い樹脂突起と、前記電極と電気的に接続し、かつ前記樹脂突起の上方を通る導電層と、を含む電子部品である。
上記本発明の一態様によれば、基板の上方に位置する第１の樹脂層と、少なくとも一部が前記第１の樹脂層上に位置する第２の樹脂層を含むことで、樹脂突起の高さを高くすることができる。このため、樹脂突起の上方を通る導電層と被接合電極との距離がばらついても接合することができる。
また、本発明の一態様は、上記本発明の一態様において、前記基板の上方に位置し、かつ前記第１の樹脂層の隣に位置する第３の樹脂層を含み、前記第２の樹脂層の少なくとも一部は前記第３の樹脂層上に位置し、前記樹脂突起は、前記第３の樹脂層を含み、かつ前記第３の樹脂層より高さが高い電子部品である。これにより、樹脂突起の高さを高くすることができる。
また、本発明の一態様は、上記本発明の一態様において、前記第１の樹脂層の幅は前記第３の樹脂層の幅と同じである電子部品である。これにより、１回のフォトリソグラフィー工程で第１及び第３の樹脂層を加工できる。
また、本発明の一態様は、上記本発明の一態様において、前記導電層の下方に位置する前記第１の樹脂層の端部から前記第３の樹脂層の端部までの長さは、前記導電層の下方に位置する前記第２の樹脂層の幅より大きい電子部品である。これにより、樹脂突起によって生じる段差を階段状に形成することができる。このため、フォトリソグラフィー工程におけるフォトレジスト膜のカバレッジ性を良くすることができる。
また、本発明の一態様は、上記本発明の一態様において、前記基板と前記第１及び第３の樹脂層それぞれとの間に位置し、かつ前記第１及び第３の樹脂層それぞれと接する絶縁層を有し、前記第１の樹脂層と前記第３の樹脂層との間に位置する前記第２の樹脂層の一部が前記絶縁層と接する電子部品である。
上記本発明の一態様によれば、第２の樹脂層の一部が絶縁層と接するため、第１及び第３の樹脂層が絶縁層と接し、第２の樹脂層が絶縁層と接しない場合に比べて、樹脂突起と絶縁層との密着性を高めることができる。
また、本発明の一態様は、上記本発明の一態様において、前記第１の樹脂層の最高部を基準とした前記第２の樹脂層の高さは、前記第１の樹脂層の高さより高い電子部品である。これにより、樹脂突起の上方を通る導電層と被接合電極とを接合する際に第２の樹脂層のクッション性をより発揮することができる。
また、本発明の一態様は、上記本発明の一態様において、前記基板は前記電極を複数有し、前記樹脂突起の上方を通る前記導電層は複数あり、前記複数の導電層は、それぞれ前記複数の電極と電気的に接続されている電子部品である。
上記本発明の一態様によれば、樹脂突起の高さを高くするため、樹脂突起の上方を通る複数の導電層それぞれと複数の被接合電極との距離がばらついていても信頼性良く接合することができる。
また、本発明の一態様は、上記本発明の一態様において、前記基板が半導体基板である電子部品である。
また、本発明の一態様は、上記本発明の一態様において、前記樹脂突起上の前記導電層が実装基板の電極に接合されている電子部品である。
本発明の一態様は、電極を有する基板の上方に第１の樹脂層を形成する工程と、前記第１の樹脂層をキュアする工程と、前記第１の樹脂層上に前記第２の樹脂層の少なくとも一部を形成する工程と、前記第２の樹脂層をキュアすることにより、前記第１及び第２の樹脂層を含むとともに、前記第１の樹脂層より高さが高い樹脂突起を形成する工程と、前記電極と電気的に接続し、かつ前記樹脂突起の上方を通る導電層を形成する工程と、を含む電子部品の製造方法である。
上記本発明の一態様によれば、第１及び第２の樹脂層を含むとともに、前記第１の樹脂層より高さが高い樹脂突起を形成するため、樹脂突起の上方を通る導電層と被接合電極との距離がばらついても接合できる。
本発明の一態様は、電極を有する基板の上方に第１の樹脂層及び当該第１の樹脂層の隣に位置する第３の樹脂層を形成する工程と、前記第１及び第３の樹脂層をキュアする工程と、前記第１及び第３の樹脂層上に前記第２の樹脂層の少なくとも一部を形成する工程と、前記第２の樹脂層をキュアすることにより、前記第１、第２及び第３の樹脂層を含むとともに、前記第１及び第３の樹脂層それぞれより高さが高い樹脂突起を形成する工程と、前記電極と電気的に接続し、かつ前記樹脂突起の上方を通る導電層を形成する工程と、を含む電子部品の製造方法である。
上記本発明の一態様によれば、第１、第２及び第３の樹脂層を含むとともに、前記第１及び第３の樹脂層それぞれより高さが高い樹脂突起を形成する。こもため、樹脂突起の上方を通る導電層と被接合電極との距離がばらついても接合することができる。
また、本発明の一態様は、上記本発明の一態様において、前記第１の樹脂層の幅は前記第３の樹脂層の幅と同じである電子部品の製造方法である。これにより、これにより、１回のフォトリソグラフィー工程で第１及び第３の樹脂層を加工できる。
また、本発明の一態様は、上記本発明の一態様において、前記導電層の下方に位置する前記第１の樹脂層の端部から前記第３の樹脂層の端部までの長さは、前記導電層の下方に位置する前記第２の樹脂層の幅より大きい電子部品の製造方法である。これにより、樹脂突起によって生じる段差を階段状に形成することができる。このため、フォトリソグラフィー工程におけるフォトレジスト膜のカバレッジ性を良くすることができる。
また、本発明の一態様は、上記本発明の一態様において、前記導電層を形成する工程の後に、前記導電層上にフォトレジスト膜を塗布し、露光及び現像することで、前記導電層上にレジストパターンを形成する工程と、前記レジストパターンをマスクとして前記導電層をエッチングする工程を有する電子部品の製造方法である。
上記本発明の一態様によれば、樹脂突起によって生じる段差を階段状に形成することができるため、導電層上にフォトレジスト膜を塗布した際にフォトレジスト膜のカバレッジ性を良くすることができる。
（Ａ）は本発明の一態様に係る電子部品を示す平面図、（Ｂ）は（Ａ）に示すＸ−Ｘ'の断面を示す図、（Ｃ）は（Ａ）に示すＹ−Ｙ'の断面を示す図。 図１に示すコア樹脂及び配線層を示す斜視図。 （Ａ）〜（Ｅ）は図１に示す電子部品の製造方法を説明する断面図。 （Ａ）〜（Ｅ）は図１に示す電子部品の製造方法を説明する断面図。 本発明の一態様に係る電子部品を基板に実装した状態の一部を示す断面図。 （Ａ）は本発明の一態様に係る電子部品を示す平面図、（Ｂ）は（Ａ）に示すＸ−Ｘ'の断面を示す図、（Ｃ）は（Ａ）に示すＹ−Ｙ'の断面を示す図。 （Ａ）は本発明の一態様に係る電子部品を示す平面図、（Ｂ）は（Ａ）に示すＸ−Ｘ'の断面を示す図、（Ｃ）は（Ａ）に示すＹ−Ｙ'の断面を示す図。 （Ａ）は本発明の一態様に係る電子部品を示す平面図、（Ｂ）は（Ａ）に示すＸ−Ｘ'の断面を示す図、（Ｃ）は（Ａ）に示すＹ−Ｙ'の断面を示す図。 （Ａ）は本発明の一態様に係る電子部品を示す平面図、（Ｂ）は（Ａ）に示すＸ−Ｘ'の断面を示す図、（Ｃ）は（Ａ）に示すＹ−Ｙ'の断面を示す図。 （Ａ）は本発明の一態様に係る電子部品を示す平面図、（Ｂ）は（Ａ）に示すＸ−Ｘ'の断面を示す図、（Ｃ）は（Ａ）に示すＹ−Ｙ'の断面を示す図。 （Ａ）は本発明の一態様に係る電子部品を示す平面図、（Ｂ）は（Ａ）に示すＸ−Ｘ'の断面を示す図、（Ｃ）は（Ａ）に示すＹ−Ｙ'の断面を示す図。 （Ａ）〜（Ｄ）は従来の電子部品の製造方法を説明する断面図。 （Ａ）〜（Ｄ）は従来の電子部品の製造方法を説明する断面図。 従来の電子部品の製造方法を説明するための断面図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
［第１の実施形態］
図１（Ａ）は、本発明の一態様に係る電子部品を示す平面図であり、図１（Ｂ）は、図１（Ａ）に示すＸ−Ｘ'の断面を示す図であり、図１（Ｃ）は、図１（Ａ）に示すＹ−Ｙ'の断面を示す図である。図２は、図１に示すコア樹脂及び配線層を示す斜視図である。
図１（Ａ）〜（Ｃ）に示すように、基板としての半導体基板１１にはトランジスター等の半導体素子（図示せず）及び配線等（図示せず）が形成されている。なお、半導体基板１１としてはシリコンウェハ等の半導体ウェハでもよいし、シリコンチップ等の半導体チップでもよい。また、基板としてガラス基板を用いてもよいし、セラミックス基板を用いてもよい。
半導体基板１１上には電極パッド１２が形成されている。電極パッド１２及びシリコン１１上にはパッシベーション膜（絶縁層）１３が形成されており、パッシベーション膜１３には電極パッド１２上に位置する開口部が形成されている。
パッシベーション膜１３上には第１のコア樹脂（第１の樹脂層ともいう）１４及び第２のコア樹脂（第３の樹脂層ともいう）１５が形成されている。第１のコア樹脂１４及び第２のコア樹脂１５それぞれは図１（Ａ）に示すようにライン状に形成されており、第１のコア樹脂１４と第２のコア樹脂１５は離れており、接触していない（図１（Ｂ）参照）。
第１及び第２のコア樹脂１４，１５上には第３のコア樹脂（第２の樹脂層ともいう）１６が形成されており、第３のコア樹脂１６の一部はパッシベーション膜１３と接触している。つまり、第３のコア樹脂１６の一部が第１のコア樹脂１４に接触し、第３のコア樹脂１６の一部が第２のコア樹脂１５に接触し、第３のコア樹脂１６の一部がパッシベーション膜１３に接触している。これにより、第１〜第３のコア樹脂１４，１５，１６を含む樹脂突起１７が形成されている。
第３のコア樹脂１６がパッシベーション膜１３に接することで、パッシベーション膜１３に第１及び第２のコア樹脂１４，１５が接して第３のコア樹脂１６が接しない場合に比べて密着強度を高くすることができる。
樹脂突起１７、パッシベーション膜１３及び電極パッド１２上にはＴｉＷ層２２（またはＴｉＷ層２２と図示せぬＴｉ層の積層膜）が形成され、ＴｉＷ層２２上にはＡｕ層２３が形成されている。このＡｕ層２３及びＴｉＷ層２２によって複数の配線層２４が構成され、配線層２４は電極パッド１２と電気的に接続され、かつ樹脂突起１７の上方を通る（図１（Ａ），（Ｂ）及び図２参照）。
第１のコア樹脂１４の幅は第２のコア樹脂１５の幅と同じであることが好ましい。これにより、後述する第１及び第２のコア樹脂１４，１５を形成する際のフォトリソグラフィー工程を、１回の工程で行うことができる。従って、製造工程を簡略化することができる。別言すれば、第１のコア樹脂１４の幅と第２のコア樹脂１５の幅が異なると、第１のコア樹脂１４と第２のコア樹脂１５を分けて形成する必要があるため、２回のフォトリソグラフィー工程が必要となる。
第１のコア樹脂１４の端部から第２のコア樹脂１５の端部までの長さ１９は、第３のコア樹脂１６の幅１８より大きい（図１（Ａ）参照）。これにより、樹脂突起１７による段差を小さくすることができる。また、第３のコア樹脂１６における幅２７は幅２６より小さい（図１（Ｂ）参照）。これにより、樹脂突起１７による段差を小さくすることができる。その結果、後述する配線層２４を形成する際のフォトリソグラフィー工程におけるフォトレジスト膜のカバレッジ性を良くすることができ、また後述する実装時の応力（ストレス）集中を緩和できる。即ち、従来技術の電子部品に比べて実装時の応力を分散させることができる。
図１（Ｂ）に示すように、樹脂突起１７の高さ２０は、第１のコア樹脂１４及び第２のコア樹脂１５それぞれの高さ２１より高い。また、第１及び第２のコア樹脂１４，１５の最高部を基準とした第３のコア樹脂１６の高さ２５は、第１及び第２のコア樹脂１４，１５の高さ２１より高い。当該高さ２５は、当該高さ２１の１．５倍以上であることが好ましく、より好ましくは当該高さ２１の２倍以上である。これにより、後述する実装時に第３のコア樹脂１６のクッション性をより発揮することができる。
第１〜第３のコア樹脂１４，１５，１６それぞれにポリイミドを用いる場合は、第３のコア樹脂１６の端部と第１及び第２のコア樹脂１４，１５それぞれの端部との間隔２８を５０μｍ以上離すことが好ましい。ポリイミド端部は、キュア後の硬化収縮で盛り上がるため、端部同士を５０μｍ以上離すことで、端部の高さが高くなり過ぎるのを抑制することができる（図１（Ａ），（Ｃ）参照）。
また、第３のコア樹脂１６にポリイミドを用いる場合は、第３のコア樹脂１６の端部と配線層２４との間隔２９を５０μｍ以上離すことが好ましい。ポリイミド端部はキュア後の硬化収縮で盛り上がるため、盛り上がった部分に配線層２４を形成しないようにするためである。盛り上がった部分に配線層２４を形成すると、後述する配線層２４を形成する際のフォトリソグラフィー工程におけるフォトレジスト膜のカバレッジ性が悪くなるからである（図１（Ａ），（Ｃ）参照）。
図３（Ａ）〜（Ｅ）及び図４（Ａ）〜（Ｅ）は、図１に示す電子部品の製造方法を説明する断面図である。
図３（Ａ）に示すように、半導体基板１１上に電極パッド１２を形成し、この電極パッド１２を含む全面上にパッシベーション膜１３を形成する。次いで、パッシベーション膜１３に電極パッド１２上に位置する開口部を形成する。
次に、図３（Ｂ）に示すように、電極パッド１２及びパッシベーション膜１３を有する半導体基板１１の上方に感光性ポリイミド膜を塗布し、露光及び現像する。これにより、パッシベーション膜１３上にポリイミド膜からなる樹脂層１４ａ，１５ａを形成する。樹脂層１４ａ，１５ａの断面形状は四角形となる。
次いで、この樹脂層１４ａ，１５ａをキュアすることで、図３（Ｃ）に示すように半導体基板１１の上方に第１及び第２のコア樹脂１４，１５を形成する。第１及び第２のコア樹脂１４，１５それぞれの断面形状は半円形に近い形状となる。
次に、図３（Ｄ）に示すように、第１及び第２のコア樹脂１４，１５を含む全面上に感光性ポリイミド膜を塗布し、露光及び現像する。これにより、第１及び第２のコア樹脂１４，１５上にポリイミド膜からなる樹脂層１６ａを形成する。樹脂層１６ａの断面形状は四角形となる。
次いで、この樹脂層１６ａをキュアすることで、図３（Ｅ）に示すように第１及び第２のコア樹脂１４，１５上に第３のコア樹脂１６を形成する。第３のコア樹脂１６の断面形状は半円形に近い形状となる。このようにして第１〜第３のコア樹脂１４，１５，１６を含む樹脂突起１７が形成される。
この後、図４（Ａ）に示すように、電極パッド１２、パッシベーション膜１３及び第１〜第３のコア樹脂１４，１５，１６上にスパッタリングによりＴｉＷ層２２（またはＴｉＷ層２２と図示せぬＴｉ層の積層膜）を形成する。次いで、ＴｉＷ層２２上にＡｕ層２３をスパッタリングにより形成する。
次に、図４（Ｂ）に示すように、Ａｕ層２３上にフォトレジスト膜を塗布し、露光及び現像することで、Ａｕ層２３上にレジストパターン３１を形成する。次いで、図４（Ｃ）に示すように、レジストパターン３１をマスクとしてＡｕ層２３をウェットエッチングする。
次に、図４（Ｄ）に示すように、レジストパターン３１を剥離する。次いで、図４（Ｅ）に示すように、Ａｕ層２３をマスクとしてＴｉＷ層２２をエッチングすることで、ＴｉＷ層２２及びＡｕ層２３を含む配線層２４を形成する。この配線層２４は、電極パッド１２と電気的に接続し、かつ樹脂突起１７の上方を通る。
次に、図５に示すように、半導体基板１１の樹脂突起１７の上方を通る配線層２４と接合する電極（被接合電極１０６）を有する実装基板１０４を用意する。次いで、樹脂突起１７上の配線層２４と被接合電極１０６とが対向するように半導体基板１１と基板１０４の位置合わせをする。次いで、半導体基板１１と実装基板１０４に荷重をかけることで、樹脂突起１７上の配線層２４を被接合電極１０６にボンディング接合する。これにより、半導体基板１１が実装基板１０４に実装される。
本実施形態によれば、第１及び第２のコア樹脂１４，１５上に第３のコア樹脂１６を形成することで、樹脂突起１７の高さを高くすることができる。例えば樹脂突起１７の高さを従来技術に比べて２〜１０μｍ程度高くでき、高さ３０μｍ程度の樹脂突起１７の形成が可能となる。このため、半導体基板１１及び実装基板１０４の少なくとも一方に反りが発生して樹脂突起１７上の配線層２４と被接合電極１０６との距離にばらつきが生じても、信頼性の高い接合を実現することができる。
また、本実施形態では、樹脂突起１７の高さを高くしても、第１〜第３のコア樹脂１４，１５，１６によって樹脂突起１７を階段状に形成するため、樹脂突起１７によって生じる段差を小さくすることができる。このため、樹脂突起１７の上の配線層２４を形成する際のフォトリソグラフィー工程におけるフォトレジスト膜のカバレッジ性を良くすることができる。その結果、配線層２４の信頼性を向上させることができる。それにより、樹脂突起１７の段差部分３２ａ，３２ｂにおいて実装時の応力集中（ストレス）によって配線層２４が断線するのを抑制することができる。
また、上述したように配線層２４を形成する際のフォトリソグラフィー工程におけるフォトレジスト膜のカバレッジ性を良くすることができるため、配線層２４の微細化に対応することができる。
また、本実施形態では、第１〜第３のコア樹脂１４，１５，１６によって樹脂突起１７を階段状に形成するため、樹脂突起１７の段差部分３２ａ，３２ｂにおいて実装時の応力を分散させることができる。このように実装時の応力集中を緩和することで、実装時に配線層２４が断線するのを抑制することができる。その結果、配線層２４の信頼性を向上させることができる。
なお、本実施形態では、第１〜第３のコア樹脂１４，１５，１６をポリイミド膜によって形成しているが、他の樹脂によって第１〜第３のコア樹脂１４，１５，１６を形成することも可能である。
［第２の実施形態］
図６（Ａ）〜（Ｃ）は本発明の一態様に係る電子部品を示す平面図であり、図１（Ａ）〜（Ｃ）と同一部分には同一符号を付し、異なる部分について説明する。
図１（Ａ），（Ｂ）に示すライン状に形成された第１のコア樹脂１４と第２のコア樹脂１５は離れて配置され、接触していないのに対し、本実施形態では、図６（Ａ），（Ｂ）に示すように第１のコア樹脂１４と第２のコア樹脂１５が接触して配置されている。
本実施形態においても第１の実施形態と同様の効果を得ることができる。
また、本実施形態では、第１のコア樹脂１４と第２のコア樹脂１５を接触して配置するため、樹脂突起１７を第１の実施形態より高くすることができる。
［第３の実施形態］
図７（Ａ）〜（Ｃ）は本発明の一態様に係る電子部品を示す平面図であり、図１（Ａ）〜（Ｃ）と同一部分には同一符号を付し、異なる部分について説明する。
パッシベーション膜１３上には第１のコア樹脂（第１の樹脂層ともいう）３３が形成されている。第１のコア樹脂３３は図７（Ａ）に示すようにライン状に形成されている。
第１のコア樹脂３３上には第３のコア樹脂１６が形成されており、第３のコア樹脂１６はパッシベーション膜１３と接触していない。このようにして第１及び第３のコア樹脂３３，１６を含む樹脂突起１７ａが形成されている。
樹脂突起１７ａ、パッシベーション膜１３及び電極パッド１２上にはＴｉＷ層２２が形成され、ＴｉＷ層２２上にはＡｕ層２３が形成されている。このＡｕ層２３及びＴｉＷ層２２によって複数の配線層２４が構成され、配線層２４は電極パッド１２と電気的に接続され、かつ樹脂突起１７ａの上方を通る（図７（Ａ），（Ｂ）参照）。
第１のコア樹脂３３の幅３４は、第３のコア樹脂１６の幅１８より大きい（図７（Ａ）参照）。これにより、樹脂突起１７ａによる段差を小さくすることができる。
第１及び第３のコア樹脂３３，１６それぞれにポリイミドを用いる場合は、第３のコア樹脂１６の端部と第１のコア樹脂３３の端部との間隔２８を５０μｍ以上離すことが好ましい。（図７（Ａ），（Ｃ）参照）。
本実施形態による電子部品の製造方法が第１の実施形態による電子部品の製造方法と異なる点は以下のとおりである。
電極パッド１２及びパッシベーション膜１３を有する半導体基板１１の上方に感光性ポリイミド膜を塗布し、露光及び現像する。これにより、パッシベーション膜１３上にポリイミド膜からなる樹脂層が形成する。次いで、この樹脂層をキュアすることで、図７（Ｂ）に示すように半導体基板１１の上方に第１のコア樹脂３３を形成する。第１のコア樹脂３３の断面形状は楕円形に近い形状となる。
次に、第１のコア樹脂３３を含む全面上に感光性ポリイミド膜を塗布し、露光及び現像する。これにより、第１のコア樹脂３３上にポリイミド膜からなる樹脂層を形成する。次いで、この樹脂層をキュアすることで、図７（Ｂ）に示すように第１のコア樹脂３３上に第３のコア樹脂１６を形成する。このようにして第１及び第３のコア樹脂３３，１６を含む樹脂突起１７ａが形成される。
この後のＴｉＷ層２２を形成する工程からは第１の実施形態と同様である。
本実施形態においても第１の実施形態と同様の効果を得ることができる。
［第４の実施形態］
図８（Ａ）〜（Ｃ）は本発明の一態様に係る電子部品を示す平面図であり、図１（Ａ）〜（Ｃ）と同一部分には同一符号を付し、異なる部分について説明する。
図１（Ａ），（Ｂ）に示す第１及び第２のコア樹脂１４，１５それぞれの断面形状を半円形に近い形状としているのに対し、本実施形態では、図８（Ｂ）に示すように樹脂突起１７ｂの第１及び第２のコア樹脂１４ｃ，１５ｃそれぞれの断面形状を四角形に近い形状、詳細には台形とする。
本実施形態においても第１の実施形態と同様の効果を得ることができる。
［第５の実施形態］
図９（Ａ）〜（Ｃ）は本発明の一態様に係る電子部品を示す平面図であり、図７（Ａ）〜（Ｃ）と同一部分には同一符号を付し、異なる部分について説明する。
パッシベーション膜１３上には第１のコア樹脂（第１の樹脂層ともいう）３３ａが形成されている。第１のコア樹脂３３ａの断面形状は図９（Ｂ）に示すように四角形に近い形状、詳細には台形である。
第１のコア樹脂３３ａ上には第３のコア樹脂１６が形成されている。このようにして第１及び第３のコア樹脂３３ａ，１６を含む樹脂突起１７ｃが形成されている。
第１のコア樹脂３３ａの幅３４ａは、第３のコア樹脂１６の幅１８より大きい（図９（Ａ）参照）。これにより、樹脂突起１７ｃによる段差を小さくすることができる。
本実施形態においても第３の実施形態と同様の効果を得ることができる。
［第６の実施形態］
図１０（Ａ）〜（Ｃ）は本発明の一態様に係る電子部品を示す平面図であり、図１（Ａ）〜（Ｃ）と同一部分には同一符号を付し、異なる部分について説明する。
図１（Ａ），（Ｂ）に示すライン状に形成された第１のコア樹脂１４と第２のコア樹脂１５は離れて配置され、接触していないのに対し、本実施形態では、図１０（Ａ）に示すように第１のコア樹脂１４ｂと第２のコア樹脂１５ｂの端部３５が繋げられて配置されている。但し、この端部３５以外については、第１の実施形態と同様に第１のコア樹脂１４ｂと第２のコア樹脂１５ｂは離れて配置されている。
本実施形態においても第１の実施形態と同様の効果を得ることができる。
また、本実施形態では、第１のコア樹脂１４ｂと第２のコア樹脂１５ｂの端部３５が繋げられている。このため、第１及び第２のコア樹脂１４ｂ，１５ｂ上に、第３のコア樹脂１６を形成するための感光性ポリイミド膜を塗布する時に、第１及び第２のコア樹脂１４ｂ，１５ｂの長手方向にポリイミドが流れるのを抑制できる。これにより、第３のコア樹脂１６を形成するための感光性ポリイミド膜の端部の膜厚低下を抑制することができる。
［第７の実施形態］
図１１（Ａ）〜（Ｃ）は本発明の一態様に係る電子部品を示す平面図であり、図１０（Ａ）〜（Ｃ）と同一部分には同一符号を付し、異なる部分についてのみ説明する。
図１１（Ａ），（Ｂ）に示すように、第１及び第２のコア樹脂１４ｂ，１５ｂの端部を囲むダム部材３６をパッシベーション膜１３上に形成する。別言すれば、このダム部材３６は第１及び第２のコア樹脂１４ｂ，１５ｂの端部の３方向を囲んでいる。
本実施形態においても第６の実施形態と同様の効果を得ることができる。
また、本実施形態では、第１及び第２のコア樹脂１４ｂ，１５ｂの端部をダム部材３６によって囲んでいる。このため、第１及び第２のコア樹脂１４ｂ，１５ｂ上に、第３のコア樹脂１６を形成するための感光性ポリイミド膜を塗布する時に、第１及び第２のコア樹脂１４ｂ，１５ｂの長手方向にポリイミドが流れるのを抑制できる。これにより、第３のコア樹脂１６を形成するための感光性ポリイミド膜の端部の膜厚低下を抑制することができる。
また、本実施形態では、第６の実施形態における第１及び第２のコア樹脂１４ｂ，１５ｂの端部をダム部材３６によって囲むが、これに限定されない。例えば、第１〜第５の実施形態のいずれかにおけるコア樹脂の端部をダム部材３６によって囲むことも可能である。
なお、本発明において、特定のＡ（以下「Ａ」という）の上（または下）に特定のＢ（以下「Ｂ」という）を形成する（Ｂが形成される）というとき、Ａの上（または下）に直接Ｂを形成する（Ｂが形成される）場合に限定されない。Ａの上（または下）に本発明の作用効果を阻害しない範囲で、他のものを介してＢを形成する（Ｂが形成される）場合も含む。
また、上記の第１〜第７の実施形態を互いに適宜組み合わせて実施することも可能である。
１１…半導体基板、１２…電極パッド、１３…パッシベーション膜（絶縁層）、１４，１４ｂ，１４ｃ…第１のコア樹脂（第１の樹脂層）、１４ａ…樹脂層、１５，１５ｂ，１５ｃ…第２のコア樹脂（第３の樹脂層）、１５ａ…樹脂層、１６…第３のコア樹脂（第２の樹脂層）、１６ａ…樹脂層、１７，１７ａ，１７ｂ，１７ｃ…樹脂突起、１８…第３のコア樹脂の幅、１９…第１のコア樹脂の端部から第２のコア樹脂の端部までの長さ、２０…樹脂突起の高さ、２１…第１及び第２のコア樹脂の高さ、２２…ＴｉＷ層、２３…Ａｕ層、２４…配線層、２５…第１及び第２のコア樹脂の最高部を基準とした第３のコア樹脂の高さ、２６，２７…第３のコア樹脂の幅、２８…第３のコア樹脂の端部と第１及び第２のコア樹脂それぞれの端部との間隔、２９…第３のコア樹脂の端部と配線層との間隔、３１…レジストパターン、３２ａ，３２ｂ…樹脂突起の段差部分、３３，３３ａ…第１のコア樹脂（第１の樹脂層）、３４ａ…第１のコア樹脂の幅、３５…第１のコア樹脂と第２のコア樹脂の端部、３６…ダム部材、１０４…実装基板、１０６…被接合電極。

Claims (14)

  1. 電極を有する基板と、
    前記基板の上方に位置する第１の樹脂層と、
    少なくとも一部が前記第１の樹脂層上に位置する第２の樹脂層と、
    前記第１及び第２の樹脂層を含むとともに、前記第１の樹脂層より高さが高い樹脂突起と、
    前記電極と電気的に接続し、かつ前記樹脂突起の上方を通る導電層と、
    を含む電子部品。
  2. 請求項１において、
    前記基板の上方に位置し、かつ前記第１の樹脂層の隣に位置する第３の樹脂層を含み、
    前記第２の樹脂層の少なくとも一部は前記第３の樹脂層上に位置し、
    前記樹脂突起は、前記第３の樹脂層を含み、かつ前記第３の樹脂層より高さが高い電子部品。
  3. 請求項２において、
    前記第１の樹脂層の幅は前記第３の樹脂層の幅と同じである電子部品。
  4. 請求項２または３において、
    前記導電層の下方に位置する前記第１の樹脂層の端部から前記第３の樹脂層の端部までの長さは、前記導電層の下方に位置する前記第２の樹脂層の幅より大きい電子部品。
  5. 請求項２乃至４のいずれか一項において、
    前記基板と前記第１及び第３の樹脂層それぞれとの間に位置し、かつ前記第１及び第３の樹脂層それぞれと接する絶縁層を有し、
    前記第１の樹脂層と前記第３の樹脂層との間に位置する前記第２の樹脂層の一部が前記絶縁層と接する電子部品。
  6. 請求項１乃至５のいずれか一項において、
    前記第１の樹脂層の最高部を基準とした前記第２の樹脂層の高さは、前記第１の樹脂層の高さより高い電子部品。
  7. 請求項１乃至６のいずれか一項において、
    前記基板は前記電極を複数有し、
    前記樹脂突起の上方を通る前記導電層は複数あり、
    前記複数の導電層は、それぞれ前記複数の電極と電気的に接続されている電子部品。
  8. 請求項１乃至７のいずれか一項において、
    前記基板が半導体基板である電子部品。
  9. 請求項１乃至８のいずれか一項において、
    前記樹脂突起上の前記導電層が実装基板の電極に接合されている電子部品。
  10. 電極を有する基板の上方に第１の樹脂層を形成する工程と、
    前記第１の樹脂層をキュアする工程と、
    前記第１の樹脂層上に前記第２の樹脂層の少なくとも一部を形成する工程と、
    前記第２の樹脂層をキュアすることにより、前記第１及び第２の樹脂層を含むとともに、前記第１の樹脂層より高さが高い樹脂突起を形成する工程と、
    前記電極と電気的に接続し、かつ前記樹脂突起の上方を通る導電層を形成する工程と、
    を含む電子部品の製造方法。
  11. 電極を有する基板の上方に第１の樹脂層及び当該第１の樹脂層の隣に位置する第３の樹脂層を形成する工程と、
    前記第１及び第３の樹脂層をキュアする工程と、
    前記第１及び第３の樹脂層上に前記第２の樹脂層の少なくとも一部を形成する工程と、
    前記第２の樹脂層をキュアすることにより、前記第１、第２及び第３の樹脂層を含むとともに、前記第１及び第３の樹脂層それぞれより高さが高い樹脂突起を形成する工程と、
    前記電極と電気的に接続し、かつ前記樹脂突起の上方を通る導電層を形成する工程と、
    を含む電子部品の製造方法。
  12. 請求項１１において、
    前記第１の樹脂層の幅は前記第３の樹脂層の幅と同じである電子部品の製造方法。
  13. 請求項１１または１２において、
    前記導電層の下方に位置する前記第１の樹脂層の端部から前記第３の樹脂層の端部までの長さは、前記導電層の下方に位置する前記第２の樹脂層の幅より大きい電子部品の製造方法。
  14. 請求項１０乃至１３のいずれか一項において、
    前記導電層を形成する工程の後に、前記導電層上にフォトレジスト膜を塗布し、露光及び現像することで、前記導電層上にレジストパターンを形成する工程と、
    前記レジストパターンをマスクとして前記導電層をエッチングする工程を有する電子部品の製造方法。
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