KR20090079618A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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    • H01L2224/13617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13666—Titanium [Ti] as principal constituent
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    • H01L2224/13663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13671—Chromium [Cr] as principal constituent
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
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    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset

Abstract

본 발명은 정밀한 반도체 다이 본딩 장비가 없더라도 실리콘 관통 전극을 갖는 반도체 다이가 용이하게 스택될 수 있는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
이를 위해 본 발명의 반도체 디바이스는 평평하게 형성된 제 1면 및 상기 제 1면의 반대면으로서 평평하게 형성된 제2면을 갖고, 제 1면에 다수의 본드 패드를 갖는 반도체 다이, 본드 패드의 에지를 덮도록 반도체 다이의 제 1면에 형성되는 패시베이션층, 본드 패드가 형성된 영역에서 반도체 다이를 관통하며, 단부에 반도체 다이의 제 2면으로 돌출되는 돌출부를 갖는 관통 전극, 돌출부를 덮도록 반도체 다이의 제 2면에 형성되는 금속층 및 금속층을 덮도록 반도체 다이의 제 2면에 형성되는 솔더를 포함한다.
실리콘 관통 전극, TSV, 파인 피치, 무전해 도금

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATING METHOD THEREOF}
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 정밀한 반도체 다이 본딩 장비가 없더라도 실리콘 관통 전극을 갖는 반도체 다이가 용이하게 스택될 수 있는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
현재 제품의 경박단소화 경향에 의해 제품에 들어가는 반도체 디바이스 역시 그 기능은 증가하고 크기는 작아질 것이 요구되고 있다. 이러한 요구를 만족시키기 위해 여러 반도체 디바이스의 패키징 기술이 개발되어 왔다.
그리고 그 중 대표적인 하나가 반도체 다이의 본드 패드와 대응되는 영역에 반도체 다이를 관통하는 실리콘 관통 비아(Through Silicon Via, TSV)를 형성하고, 금속을 채워넣어 관통 전극을 형성하는 TSV 패키지이다. 이러한 패키지는 반도체 다이나 반도체 패키지 사이의 연결 길이를 짧게 할 수 있어서 고성능, 초소형의 반도체 패키지의 기술로 주목받고 있다.
또한, 관통 전극의 직경이 크면, 반도체 다이와 관통 전극의 재질이 다르므로 열팽창률(CTE : Coeffienct of Thermal Expansion)의 차이에 의한 스트레스가 발생하여 반도체 다이에 가해질 염려가 있다. 따라서, 관통 전극들의 폭이 한정될 수 밖에 없기 때문에 반도체 다이를 스택하고자 하는 경우, 스택되는 상하부 관통 전극들 간에 피치가 어긋나는 문제가 발생할 수 있다. 또한, 이러한 TSV 패키지 스택에서 불량을 줄이기 위해, 높은 정밀도의 반도체 다이 본딩 장비를 사용하면 비용이 많이 들게 되어 문제가 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 정밀한 반도체 다이 본딩 장비가 없더라도 실리콘 관통 전극을 갖는 반도체 다이가 용이하게 스택될 수 있는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
상기한 목적을 달성하기 위해 본 발명에 따른 반도체 디바이스는 평평하게 형성된 제 1면 및 상기 제 1면의 반대면으로서 평평하게 형성된 제2면을 갖고, 제 1면에 다수의 본드 패드를 갖는 반도체 다이, 본드 패드의 에지를 덮도록 반도체 다이의 제 1면에 형성되는 패시베이션층, 본드 패드가 형성된 영역에서 반도체 다이를 관통하며, 단부에 반도체 다이의 제 2면으로 돌출되는 돌출부를 갖는 관통 전극, 돌출부를 덮도록 반도체 다이의 제 2면에 형성되는 금속층 및 금속층을 덮도록 반도체 다이의 제 2면에 형성되는 솔더를 포함할 수 있다.
여기서, 관통 전극은 금, 은 및 구리 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다.
그리고 돌출부는 반도체 다이의 제 2면으로부터 제 2면에 수직한 방향으로 5㎛ 내지 50㎛로 돌출될 수 있다.
또한, 금속층은 상호간에 이격되어 배열될 수 있다.
또한, 솔더는 상호간에 이격되어 형성될 수 있다.
또한, 관통 전극의 돌출부와 금속층 사이에는 UBM이 더 형성될 수 있다.
더불어 상기한 목적을 달성하기 위해 본 발명에 따른 반도체 디바이스는 평평하게 형성된 제 1면 및 제 1면의 반대면으로서 평평하게 형성된 제2면을 갖고, 제 1면에 다수의 본드 패드를 갖는 반도체 다이, 본드 패드의 에지를 덮으면서 반도체 다이의 제 1면에 형성되는 패시베이션층, 본드 패드가 형성된 영역에서 반도체 다이를 관통하며, 그 단부에 반도체 다이의 제 2면으로 돌출되는 돌출부를 갖는 관통 전극, 일단이 관통 전극의 돌출부를 덮고, 타단이 돌출부로부터 연장되어 반도체 다이의 제 2면에 형성되는 연장부를 갖는 UBM, UBM의 연장부를 제외한 영역을 덮으면서 반도체 다이의 제 2면에 형성되는 금속층 및 금속층을 덮으면서 UBM을 따라 접하도록 반도체 다이의 제 2면에 형성되는 솔더를 포함할 수 있다.
여기서, UBM의 연장부는 반도체 다이의 제 2면에서 관통 전극에 수직한 일방향으로 배열될 수 있다.
더불어 상기한 목적을 달성하기 위해 본 발명에 따른 반도체 디바이스의 제조 방법은 상부에 다수의 본드 패드를 갖고, 본드 패드가 형성된 영역에서 웨이퍼를 관통하는 관통 전극을 갖는 웨이퍼를 구비하는 웨이퍼 구비 단계, 웨이퍼의 하면을 식각하여 관통 전극의 단부인 돌출부가 노출되도록 하고, 제 1면 및 그 반대면인 제 2면을 갖는 반도체 다이를 구비하는 웨이퍼 백 에칭 단계, 돌출부를 덮도록 웨이퍼의 제 2면에 금속층을 형성하는 금속층 형성 단계 및 금속층을 덮도록 웨 이퍼의 제 2면에 솔더를 형성하는 솔더 형성 단계를 포함할 수 있다.
여기서, 웨이퍼 백 에칭 단계는 관통 전극의 돌출부가 5㎛ 내지 50㎛로 노출되도록 웨이퍼의 제 2면을 식각하는 것일 수 있다.
그리고 웨이퍼 백 에칭 단계는 건식 식각 방법으로 이루어질 수 있다.
또한, 웨이퍼 백 에칭 단계는 식각 가스로서 SF6 또는 CF4를 사용할 수 있다.
또한, 금속층 형성 단계는 돌출부의 주변에만 금속층을 형성하고, 금속층은 상호간에 이격되어 형성되도록 하는 것일 수 있다.
또한, 금속층 형성 단계는 전해 도금 방법을 이용하여 이루어질 수 있다.
또한, 금속층 형성 단계는 금속층을 금, 은, 구리 중에서 선택된 적어도 어느 하나 또는 이들의 조합으로 형성하는 것일 수 있다.
또한, 솔더 형성 단계는 금속층의 주변에만 솔더를 형성하고, 솔더를 상호간에 이격되도록 형성하는 것일 수 있다.
또한, 솔더 형성 단계는 전해 도금 방법을 이용하여 이루어질 수 있다.
또한, 솔더 형성 단계는 솔더를 주석으로 형성할 수 있다.
더불어 상기한 목적을 달성하기 위해 본 발명에 따른 반도체 디바이스의 제조 방법은 상부면에 다수의 본드 패드를 갖고, 본드 패드가 형성된 영역에서 관통되는 관통 전극을 갖는 웨이퍼를 구비하는 웨이퍼 구비 단계, 웨이퍼의 하부면을 식각하여 관통 전극의 단부인 돌출부를 노출시키도록 하는 웨이퍼 백 에칭 단계, 관통 전극의 돌출부를 덮도록 웨이퍼의 하부면에 UBM층을 형성하는 UBM층 형성 단계, 웨이퍼의 하부면에 전면적으로 포토레지스트를 도포하는 포토레지스트 도포 단계, 포토레지스트를 노광하고 현상하여 포토레지스트에 패턴을 형성하는 포토레지스트 패턴 단계, 포토레지스트의 패턴에 금속을 채워넣어 돌출부를 덮는 금속층 및 솔더를 형성하는 금속층 및 솔더 형성 단계, 포토레지스트를 제거하는 포토레지스트 제거 단계 및 UBM층을 패턴하여 전기적으로 독립한 UBM을 형성하는 UBM층 식각 단계를 포함할 수 있다.
여기서, 금속층 및 솔더 형성 단계는 금속층을 전해 도금 방법을 이용하여 형성하는 것일 수 있다.
그리고 금속층 및 솔더 형성 단계는 솔더를 전해 도금 방법을 이용하여 형성하는 것일 수 있다.
또한, 금속층 및 솔더 형성 단계는 UBM층을 시드층(seed layer)으로 하는 전해 도금 방법으로 이루어질 수 있다.
또한, UBM층 식각 단계는 웨이퍼의 하부면을 따라 관통 전극의 돌출부로부터 일방향으로 연장되어 형성되는 연장부를 갖는 UBM을 형성하는 것일 수 있다.
상기와 같이 하여 본 발명에 의한 반도체 디바이스 및 그 제조 방법은 관통 전극의 하부를 반도체 다이의 외부로 노출시키고, 그 노출된 부분에 금속층 또는 솔더를 도포하여 단면적을 증가시켜 고가의 반도체 다이 본딩 장비 없이도 관통 전극이 용이하게 정렬될 수 있도록 함으로써 반도체 다이 또는 반도체 디바이스를 용이하게 스택할 수 있다.
또한, 고가의 반도체 다이 본딩 장비를 사용하지 않아도 반도체 디바이스를 용이하게 스택(stack)할 수 있으므로, 반도체 디바이스의 제조 비용을 줄일 수 있다.
본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.
이하에서는 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 구조를 설명하도록 한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 구조를 도시한 단면도이다. 도 1b는 본 발명의 일 실시예 따른 반도체 디바이스(100)가 스택된 구조를 도시한 것이다.
도 1a 및 도 1b에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 반도체 다이(110), 상기 반도체 다이(110)에 형성된 본드 패드(120), 상기 본드 패드(120)의 에지를 덮는 패시베이션층(130), 상기 반도체 다 이(110)를 관통하는 관통 전극(140), 상기 관통 전극(140)의 하부에 구비되는 금속층(150), 상기 금속층(150)의 하부에 형성되는 솔더(160)를 포함할 수 있다.
상기 반도체 다이(110)는 대략 평평한 제 1면(110a) 및 상기 제 1면(110a)의 반대면으로서 대략 평평한 제 2면(110b)을 갖는다. 상기 반도체 다이(110)는 기본적으로 실리콘 재질로 구성되며 그 내부에 다수의 반도체 소자들이 형성되어 있다.
상기 본드 패드(120)는 상기 반도체 다이(110)의 제 1면(110a)에 다수 형성된다. 상기 본드 패드(120)는 상기 반도체 다이(110)의 내부로 형성될 수 있으나, 설명의 편의를 위해 외부로 돌출된 구조로 도시하였다. 상기 본드 패드(120)는 상기 반도체 다이(110)의 제 1면(110a) 중 가장 자리 또는 중앙 부분에 형성될 수 있다.
상기 패시베이션층(130)은 상기 반도체 다이(110)의 제 1면(110a)에 형성된다. 즉, 패시베이션층(130)은 상기 반도체 다이(110)의 제 1면(110a)을 덮도록 형성되며, 상기 반도체 다이(110)에 형성된 본드 패드(120)의 에지를 덮는다. 상기 패시베이션층(130)은 상기 본드 패드(120)의 외주연인 반도체 다이(110)의 제 1면(110a)을 보호하는 역할을 한다. 상기 패시베이션층(130)은 통상의 산화막, 질화막 및 폴리이미드 또는 그 등가물 중 선택된 어느 하나의 재질로 형성될 수 있으나, 본 발명의 내용을 상기 재질로서 한정하는 것은 아니다.
상기 관통 전극(140)은 상기 본드 패드(120)를 관통하여 형성될 수 있다. 또한, 상기 관통 전극(140)은 상기 본드 패드(120)의 하부에 위치한 반도체 다이(110)를 관통하도록 형성된다. 즉, 상기 관통 전극(140)은 상기 본드 패드(120)로부터 상기 반도체 다이(110)의 제 2면(110b)에 이르는 전기적인 통로를 형성한다. 또한, 별도로 도시하지는 않았지만, 상기 반도체 다이(110)와 관통 전극(140)의 사이에는 절연체가 더 형성되어 반도체 다이(110)와 관통 전극(140) 사이의 열팽창 계수 차이에 따른 스트레스를 완화시킬 수도 있다.
상기 관통 전극(140)은 그 단부에 상기 반도체 다이(110)의 제 2면(110b)으로 노출된 돌출부(141)를 갖는다. 상기 돌출부(141)는 공정 중 웨이퍼 상태인 반도체 다이의 하부를 식각하여 형성된다. 즉, 반도체 다이의 하부를 선택성이 있는 물질로 식각함으로써 상기 관통 전극(140)의 돌출부(141)만을 남길 수 있다.
상기 돌출부(141)의 길이(h)는 상기 반도체 다이(110)의 제 2면(110b)으로부터 5㎛ 내지 50㎛의 길이로 형성될 수 있다. 상기 돌출부(141)의 길이(h)가 5㎛ 미만인 경우, 이후 상기 돌출부(141)를 감싸는 상기 금속층(150) 및 솔더(160)의 구조를 형성하기 어렵다. 또한, 상기 돌출부(141)의 길이(h)가 50㎛를 초과하는 경우, 상기 돌출부(141)의 형성을 위한 식각 공정 시간이 과도하게 길어지고, 스택된 반도체 디바이스 간의 간격이 넓어지게 되어 반도체 디바이스의 경박단소화에 제약이 된다.
상기 금속층(150)은 상기 관통 전극(140)의 돌출부(141)의 외주연에 형성된다. 즉, 상기 금속층(150)은 상기 반도체 다이(110)의 제 2면(110b)에 상기 돌출부(141)를 감싸도록 형성된다. 또한, 상기 금속층(150)은 상호간에 이격되도록 배열되어 각각 전기적으로 독립된다. 상기 금속층(150)은 전기적으로 전도성이 좋은 도체인 금속이며, 무전해 도금으로 형성될 수 있다. 상기 금속층(150)은 전기 전도도가 높은 금, 은, 구리 등일 수 있다.
상기 솔더(160)는 상기 금속층(150)의 외주연에 형성된다. 그리고 상기 솔더(160)는 상기 반도체 다이(110)의 제 2면(110b)에 상기 금속층(150)을 감싸도록 형성된다. 상기 솔더(160)도 역시 상호간에 이격되도록 배열되므로 각각 전기적으로 독립될 수 있다. 상기 솔더(160)는 반도체 디바이스(100)에 솔더볼이 부착되거나 또는 반도체 디바이스(100)가 스택되는 경우 결합력을 증가시킨다. 상기 솔더(160)는 주석을 이용하여 형성될 수 있고, 상기 솔더(160)를 형성하는 방법으로는 무전해 주석 도금이 가능하다.
도 1b에 도시되어 있듯이, 본 발명의 일 실시예에 따른 스택된 반도체 디바이스(1100)는 상기 반도체 다이(110)의 제 2면(110b)을 마주보게 하여 반도체 디바이스(100)를 스택함으로써 형성될 수 있다. 이 경우, 상기 솔더(160)가 접하면서 두 개의 반도체 디바이스(100)가 스택된다. 또한, 상기 관통 전극(140)의 돌출부(141)에 비해 상기 솔더(160)의 단면적이 더 넓으므로 정밀한 반도체 다이 본딩 장치가 없더라도 반도체 다이(110) 또는 본 발명의 일 실시예에 따른 반도체 디바이스(100)가 용이하게 스택될 수 있다.
상기와 같이 하여, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 반도체 다이(110)의 제 2면(110b)을 통해 돌출되는 관통 전극(140)의 돌출부(141)를 구비하고, 상기 돌출부(141)의 외주연에 금속층(150)과 솔더(160)를 더 형성한다. 따라서, 상기 관통 전극(140)과 전기적으로 연결되는 부분의 단면적이 넓어지게 되므로, 정밀한 반도체 다이 본딩 장치가 없더라도 반도체 디바이스(100)를 용이하게 스택할 수 있다. 또한, 정밀한 반도체 다이 본딩 장치는 고가이기 때문에 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 이러한 고가 장비를 사용하지 않아도 되므로 그 제조 비용을 줄일 수 있다.
이하에서는 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 구조를 설명하도록 한다.
도 2a를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)가 단면도로서 도시되어 있다. 도 2b를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)가 스택된 구조가 도시되어 있다. 동일한 구성 및 작용을 갖는 부분에 대해서는 동일한 도면 부호를 붙였으며, 이하에서는 앞서 설명한 실시예와의 차이점을 위주로 설명하도록 한다.
도 2a 및 도 2b에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 반도체 다이(110), 본드 패드(120), 패시베이션층(130), 돌출부(141)를 갖는 관통 전극(140), 상기 돌출부(141)의 외주연에 형성된 UBM(245), 상기 UBM(245)의 외주연에 형성된 금속층(250), 상기 금속층(250)의 외주연에 형성된 솔더(260)를 포함할 수 있다.
상기 UBM(Under Bump Metal, 245)(이하, UBM이라 한다)은 상기 관통 전극(140)의 돌출부(141)의 외주연에 형성된다. 즉, 상기 UBM(245)은 상기 반도체 다이(110)의 제 2면(110b)에 상기 관통 전극(140)의 돌출부(141)를 감싸도록 형성된다. 상기 UBM(245)은 상기 관통 전극(140)과 상기 금속층(250)을 용이하게 결합하도록 한다. 상기 UBM(245)은 도면에 하나의 층으로 도시되어 있지만, 크롬/크롬-구리 합금/구리, 티타늄-텅스텐 합금/구리 또는 알루미늄/니켈/구리 등의 다층으로 구성될 수 있다.
또한, 상기 UBM(245)은 상기 금속층(250) 및 솔더(260)가 형성되기 위한 시드층(seed layer)의 역할을 할 수 있다. 상기 금속층(250)과 솔더(260)를 형성하기 위해 전기 도금 공정이 이용될 수 있고, 이 경우 상기 UBM은 반도체 다이(110)의 전면에 도포되어 전류가 흐르는 경로를 제공하여 상기 금속층(250) 및 솔더(260)가 도금될 수 있도록 한다.
상기 금속층(250)은 상기 UBM(245)의 외주연에 형성된다. 상기 금속층(250)은 상기 반도체 다이(110)의 제 2면(110b)에 상기 UBM(245)을 감싸도록 형성된다. 상기 금속층(250)은 내부에 상기 UBM(245)을 감싸면서 형성되는 것을 제외하고는 앞에서 설명한 반도체 디바이스(100)의 금속층(150)과 동일하다.
상기 솔더(260)는 상기 금속층(250)의 하부에 형성된다. 상기 솔더(260)는 상기 금속층(250)의 하면을 감싼다. 다만, 상기 솔더(260)는 상기 금속층(250)을 감싸도록 상기 금속층(250)의 외주연에 형성될 수도 있다. 즉, 도 2b에 도시된 바와 같이, 상기 솔더(260)는 상기 금속층(250)의 외부에 형성된다. 그리고 반도체 디바이스(100)를 스택하여 스택된 반도체 디바이스(1200)를 형성할 때, 상기 솔더(260)가 용융되어 스택을 용이하게 돕는다.
상기와 같이 하여, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 관통 전극(140)의 돌출부(141)를 감싸는 UBM(245), 금속층(250), 솔더(260)를 형성한다. 따라서 정밀한 반도체 다이 본딩 장치가 없어도 반도체 디바이스(200)가 용이하게 스택될 수 있다. 또한, 그 결과 반도체 디바이스(200)의 제조 단가를 낮출 수 있다.
이하에서는 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)의 구성에 대해 설명하도록 한다.
도 3a는 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)의 구성을 나타낸 단면도이다. 도 3b는 본 발명의 또다른 실시예에 따른 반도체 디바이스(300) 가 스택된 구성을 나타낸 단면도이다. 동일한 구성 및 작용을 갖는 부분에 대해서는 동일한 도면 부호를 붙였으며, 이하에서는 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
도 3a 및 도 3b에 도시된 바와 같이, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)는 반도체 다이(110), 본드 패드(120), 패시베이션층(130), 관통 전극(140), 상기 관통 전극(140)의 돌출부(141)의 외주연을 감싸는 UBM(345), 상기 UBM(345)의 일부를 감싸는 금속층(350), 상기 금속층(350)의 하부에 형성되는 솔더(360)를 포함할 수 있다.
상기 UBM(345)은 상기 관통 전극(140)의 돌출부(141)의 외주연을 감싸면서 형성된다. 상기 UBM(345)은 그 단부에 상기 반도체 다이(110)의 제 2면(110b)을 따라 연장되어 형성된 연장부(345a)를 포함한다. 또한, 상기 UBM(345)은 상기 반도체 다이(110)의 제 2면(110b)에서 다수개로 형성되며 같은 방향으로 정렬되고 상호간에 접하지 않도록 배열되어 각자 전기적으로 독립될 수 있다.
도 3b에 도시되어 있듯이, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)가 스택되어 형성된 스택된 반도체 디바이스(1300)의 경우, 상기 연장부(345a)에 스택되는 다른 반도체 디바이스의 솔더(360)가 결합될 수 있다. 즉, 반도체 디바이스(300)가 스택되는 경우 솔더(360)를 상호간에 정렬시켜서 연결하지 않더라도, 솔더(360)가 다른 반도체 디바이스(300)의 연장부(345a)에 연결되도록 지그재그로 배열할 수 있다. 또한, 상기 연장부(345a)의 연장된 길이는 상기 솔 더(360)의 폭보다도 길게 형성될 수 있으므로 반도체 디바이스(300)의 스택시 솔더(360)를 정렬하던 구조에 비해 상대적으로 정밀도가 낮게 요구된다. 따라서, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)는 고가의 정밀한 반도체 다이 본딩 장치 없이도 반도체 디바이스(300)를 용이하게 스택할 수 있고, 반도체 디바이스(300)를 스택하는 공정에서의 단가를 낮출 수 있다. 더불어, 상기 솔더(360)가 서로 엇갈려서 스택되므로 전체적인 반도체 디바이스(300)의 높이를 줄일 수 있다.
상기 금속층(350)은 상기 UBM(345)의 상기 연장부(345a)를 제외한 영역을 감싸면서 형성된다. 이점을 제외하면, 상기 금속층(350)은 앞서 설명한 실시예에서의 금속층(150)과 동일하다.
상기 솔더(360)는 상기 금속층(350)의 하부에 형성된다. 도 3b에 도시된 바와 같이, 상기 솔더(360)는 반도체 디바이스(300)가 스택될 때 다른 반도체 디바이스의 상기 UBM(345)의 연장부(345a)에 연결될 수 있다. 상기 솔더(360)는 그 외에는 앞서 설명한 실시예에서의 솔더(360)와 동일하다.
상기와 같이 하여, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)는 UBM(345)의 단부에 연장부(345a)를 구비한다. 따라서, 반도체 디바이스(300)가 지그재그로 배열됨으로써 용이하게 스택될 수 있고, 스택된 전체적인 반도체 디바이스(300)의 높이를 줄일 수 있다. 그리고 정밀한 반도체 다이 본딩 장치가 요구되지 않으므로 반도체 디바이스의 스택시에 그 제조 단가를 낮출 수 있다.
이하에서는 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법에 대해 설명하도록 한다.
도 4는 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법을 설명하기 위한 플로우 챠트이다. 도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법을 설명하기 위한 단면도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 웨이퍼 구비 단계(S1), 웨이퍼 백 에칭 단계(S2), 금속층 형성 단계(S3), 솔더 형성 단계(S4)를 포함할 수 있다. 이하에서는 도 4의 각 단계들을 도 5a 내지 도 5d를 참조하여 설명하도록 한다.
도 4 및 도 5a에 도시된 바와 같이, 우선 상부에 다수의 본드 패드(120)를 갖고, 상기 본드 패드(120)를 관통하는 관통 전극(140)이 형성된 웨이퍼(110')를 구비하는 웨이퍼 구비 단계(S1)가 이루어진다. 상기 관통 전극(140)은 상기 본드 패드(120) 및 상기 웨이퍼(110')를 관통하도록 형성된다.
도 4 및 도 5b에 도시된 바와 같이, 이후 상기 웨이퍼(110')의 하부를 식각하여 상기 관통 전극(140)의 단부인 노출부(141)가 노출되도록 하는 웨이퍼 백 에 칭 단계(S2)가 이루어진다. 상기 웨이퍼 백 에칭 단계(S2)는 상기 웨이퍼(110')의 하부를 건식 식각함으로써 이루어질 수 있다. 이 때, 건식 식각을 위한 기체로는 선택성이 좋은 SF6 가스 또는 CF4 가스가 이용될 수 있다.
또한, 상술한 바와 같이 상기 관통 전극(140)의 노출부(141)는 백 에칭 되어 형성된 상기 웨이퍼(110')의 하부면으로부터 5㎛ 내지 50㎛의 길이를 가지면서 노출될 수 있다.
도 4 및 도 5c에 도시된 바와 같이, 이후 상기 관통 전극(140)의 노출부(141)를 금속층(150)으로 감싸는 금속층 형성 단계(S3)가 이루어진다. 상기 금속층(150)은 금, 은, 구리 등일 수 있다. 또한, 상기 금속층(150)은 무전해 도금 방법을 이용하여 형성될 수 있다. 그리고, 상기 금속층(150)은 상호간에 이격되어 배열되므로 각자 전기적으로 독립될 수 있다.
도 4 및 도 5d에 도시된 바와 같이, 이후 상기 금속층(150)을 솔더(160)로 감싸는 솔더 형성 단계(S4)가 이루어진다. 상기 솔더(160)는 주석일 수 있다. 또한, 상기 솔더(160)는 무전해 주석 도금 방법을 이용하여 형성될 수 있다.
그리고 별도로 도시하지 않았지만, 이후 블레이드를 통해 상기 웨이퍼(110')를 낱개로 소잉(sawing)하여 본 발명의 일 실시예에 사용되는 반도체 다이(110)가 형성될 수 있다. 상기와 같이 하여 본 발명의 일 실시예에 따른 반도체 디바이스(100)가 제조될 수 있다. 또한, 별도로 도시하지 않았지만 상기 솔더(160)를 접합하도록 하여, 두 개의 반도체 디바이스(100)가 스택되는 것이 가능하다.
이하에서는 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 제조 방법에 대해 설명하도록 한다.
도 6은 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 제조 방법을 설명하기 위한 플로우 챠트이다. 도 7a 내지 도 7h는 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 제조 방법을 설명하기 위한 단면도이다. 동일한 구성 및 작용을 갖는 부분에 대해서는 동일한 도면 부호를 붙였으며, 이하에서는 앞선 실시예와의 차이점을 위주로 설명하도록 한다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 제조 방법은 웨이퍼 구비 단계(S1), 웨이퍼 백 에칭 단계(S2), UBM 형성 단계(S3), 포토레지스트 도포 단계(S4), 포토레지스트 패턴 단계(S5), 금속층 및 솔더 형성 단계(S6), 포토레지스트 제거 단계(S7), UBM 식각 단계(S8)를 포함하여 형성될 수 있다. 이하에서는 도 6의 각 단계들을 도 7a 내지 도 7h를 참조하여 설명하도록 한다.
도 6 및 도 7a에 도시된 바와 같이, 먼저 상부에 다수의 본드 패드(120)를 갖고, 상기 본드 패드(120)를 관통하는 관통 전극(140)을 갖는 웨이퍼(110')가 구비되는 웨이퍼 구비 단계(S1)가 이루어진다. 상기 관통 전극(140)은 상기 웨이퍼(110') 및 본드 패드(120)를 모두 관통하도록 구비된다.
도 6 및 도 7b에 도시된 바와 같이, 이후 웨이퍼(110')의 하부를 식각하여 관통 전극(140)의 돌출부(141)가 노출되도록 하는 웨이퍼 백 에칭 단계(S2)가 이루어진다. 상기 관통 전극(140)의 돌출부(141)는 상기 웨이퍼(110')의 하부면으로부터 5㎛ 내지 50㎛의 높이로 돌출될 수 있다. 상기 웨이퍼 백 에칭 단계(S2)는 상기 웨이퍼(110')의 하부를 SF6 가스 또는 CF4 가스를 이용하여 건식 식각함으로써 이루어질 수 있다.
도 6 및 도 7c에 도시된 바와 같이, 이후 상기 웨이퍼(110')의 하부면에 전체적으로 UBM층(245')이 도포되는 UBM층 형성 단계(S3)가 이루어진다. 상기 UBM층(245')은 상기 관통 전극(140)의 돌출부(141)와 이후 형성되는 금속층(250) 사이에 결합이 용이하도록 하기 위해 형성된다. 또한, 상기 UBM층(245')은 상기 금속층(250)의 형성을 위한 시드층(seed layer)의 역할을 할 수 있다. 즉, 상기 UBM층(245')을 이용하여 이후에 상기 금속층(250)이 전해 도금으로 형성될 수 있다.
도 6 및 도 7d에 도시된 바와 같이, 이후 상기 UBM층(245')의 하부에 전면적 으로 포토레지스트(10)를 도포하는 포토레지스트 도포 단계(S4)가 이루어진다. 상기 포토레지스트(10)는 빛의 조사 유무에 따라 경화될 수 있다.
도 6 및 도 7e에 도시된 바와 같이, 이후 상기 포토레지스트(10)에 노광 및 현상 공정을 수행하여 패턴된 포토레지스트(10')를 형성하는 포토레지스트 패턴 단계(S5)가 이루어진다. 상기 패턴된 포토레지스트(10')는 이후에 금속층(250)과 솔더(260)가 형성될 영역을 제외한 영역에만 남도록 형성된다. 따라서, 상기 금속층(250)과 솔더(260)는 패턴된 포토레지스트(10')의 패턴들 사이에 형성될 수 있다.
도 6 및 도 7f에 도시된 바와 같이, 이후 상기 패턴된 포토레지스트(10')의 패턴 사이에 금속층(250)과 솔더(260)를 형성하는 금속층 및 솔더 형성 단계(S6)가 이루어진다. 상기 금속층(250)은 상기 패턴된 포토레지스트(10')의 사이에 전해 도금의 방법으로 형성될 수 있다. 또한, 상기 금속층(250)은 금, 은, 구리 등으로 형성될 수 있고, 상기 UBM층(245')을 시드층(seed layer)으로 하여 전해 도금 방법으로 형성될 수 있다. 상기 솔더(260)는 상기 금속층(250)의 하부에 형성될 수 있다. 또한, 상기 솔더(260)는 주석일 수 있으며, 역시 전해 도금 방법에 의해 형성될 수 있다.
도 6 및 도 7g에 도시된 바와 같이, 이후 상기 패턴된 포토레지스트(10')를 제거하는 포토레지스트 제거 단계(S7)가 이루어진다. 상기 패턴된 포토 레지스트(10')를 제거하는 방법으로는 에싱(ashing) 방법이 이용될 수 있다.
도 6 및 도 7h에 도시된 바와 같이, 이후 UBM층(245')을 식각하여 UBM(245)을 형성하는 UBM층 식각 단계(S8)가 이루어진다. 식각 전의 상기 UBM층(245')은 관통 전극(140)의 돌출부(141)를 모두 감싸면서 상기 반도체 다이(110)의 제 2면(110b) 전체에 형성되어 있으므로, 상기 UBM층(245')에 의해 상기 관통 전극(140)들이 전기적으로 단락될 수 있다. 따라서 상기 UBM층(245')을 식각하여 패턴된 형태의 UBM(245)을 형성함으로써, 각 관통 전극(140)들이 전기적으로 독립될 수 있도록 한다.
또한, 블레이드를 통해 상기 웨이퍼(110')를 소잉(sawing)함으로써 반도체 다이(110)를 형성할 수 있고, 결과적으로 본 발명의 다른 실시예에 따른 반도체 디바이스(200)를 제조할 수 있다. 또한, 별도로 도시하지는 않았지만, 반도체 디바이스(200)의 솔더(260)간에 접합하도록 하여 반도체 디바이스(200)를 스택하는 것이 가능하다.
도 1a는 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 평면도이다.
도 1b는 본 발명의 일 실시예에 따른 반도체 디바이스를 스택한 구조를 도시한 평면도이다.
도 2a는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 평면도이다.
도 2b는 본 발명의 다른 실시예에 따른 반도체 디바이스를 스택한 구조를 도시한 평면도이다.
도 3a 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 평면도이다.
도 3b는 본 발명의 또다른 실시예에 따른 반도체 디바이스를 스택한 구조를 도시한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 다른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이다.
도 7a 내지 도 7h는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100,200,300; 본 발명의 실시예에 따른 반도체 디바이스
1100,1200,1300; 본 발명의 실시예에 따른 반도체 디바이스의 스택된 구조
110; 반도체 다이 120; 본드 패드
130; 패시베이션층 140; 관통 전극
141; 돌출부 150,250,350; 금속층
160,260,360; 솔더 245,345; UBM

Claims (23)

  1. 평평하게 형성된 제 1면 및 상기 제 1면의 반대면으로서 평평하게 형성된 제2면을 갖고, 상기 제 1면에 다수의 본드 패드를 갖는 반도체 다이;
    상기 본드 패드의 에지를 덮도록 상기 반도체 다이의 제 1면에 형성되는 패시베이션층;
    상기 본드 패드가 형성된 영역에서 상기 반도체 다이를 관통하며, 단부에 상기 반도체 다이의 제 2면으로 돌출되는 돌출부를 갖는 관통 전극;
    상기 돌출부를 덮도록 상기 반도체 다이의 제 2면에 형성되는 금속층; 및
    상기 금속층을 덮도록 상기 반도체 다이의 제 2면에 형성되는 솔더를 포함하는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1항에 있어서,
    상기 관통 전극은 금, 은 및 구리 중에서 선택된 어느 하나 또는 이들의 조합으로 형성되는 것을 특징으로 하는 반도체 디바이스.
  3. 제 1항에 있어서,
    상기 돌출부는 상기 반도체 다이의 제 2면으로부터 상기 제 2면에 수직한 방향으로 5㎛ 내지 50㎛로 돌출되어 있는 것을 특징으로 하는 반도체 디바이스.
  4. 제 1항에 있어서,
    상기 금속층은 상호간에 이격되어 배열된 것을 특징으로 하는 반도체 디바이스.
  5. 제 1항에 있어서,
    상기 솔더는 상호간에 이격되어 형성되는 것을 특징으로 하는 반도체 디바이스.
  6. 제 1항에 있어서,
    상기 관통 전극의 돌출부와 상기 금속층 사이에는 UBM이 더 형성되어 있는 것을 특징으로 하는 반도체 디바이스.
  7. 평평하게 형성된 제 1면 및 상기 제 1면의 반대면으로서 평평하게 형성된 제2면을 갖고, 상기 제 1면에 다수의 본드 패드를 갖는 반도체 다이;
    상기 본드 패드의 에지를 덮으면서 상기 반도체 다이의 제 1면에 형성되는 패시베이션층;
    상기 본드 패드가 형성된 영역에서 상기 반도체 다이를 관통하며, 그 단부에 상기 반도체 다이의 제 2면으로 돌출되는 돌출부를 갖는 관통 전극;
    일단이 상기 관통 전극의 돌출부를 덮고, 타단이 상기 돌출부로부터 연장되어 상기 반도체 다이의 제 2면에 형성되는 연장부를 갖는 UBM;
    상기 UBM의 상기 연장부를 제외한 영역을 덮으면서 상기 반도체 다이의 제 2면에 형성되는 금속층; 및
    상기 금속층을 덮으면서 상기 UBM을 따라 접하도록 상기 반도체 다이의 제 2면에 형성되는 솔더를 포함하는 것을 특징으로 하는 반도체 디바이스.
  8. 제 7항에 있어서,
    상기 UBM의 연장부는 상기 반도체 다이의 제 2면에서 상기 관통 전극에 수직한 일방향으로 배열되는 것을 특징으로 하는 반도체 디바이스.
  9. 상부에 다수의 본드 패드를 갖고, 상기 본드 패드가 형성된 영역에서 상기 웨이퍼를 관통하는 관통 전극을 갖는 웨이퍼를 구비하는 웨이퍼 구비 단계;
    상기 웨이퍼의 하면을 식각하여 상기 관통 전극의 단부인 돌출부가 노출되도록 하고, 제 1면 및 그 반대면인 제 2면을 갖는 반도체 다이를 구비하는 웨이퍼 백 에칭 단계;
    상기 돌출부를 덮도록 상기 웨이퍼의 제 2면에 금속층을 형성하는 금속층 형성 단계; 및
    상기 금속층을 덮도록 상기 웨이퍼의 제 2면에 솔더를 형성하는 솔더 형성 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  10. 제 9항에 있어서,
    상기 웨이퍼 백 에칭 단계는 상기 관통 전극의 돌출부가 5㎛ 내지 50㎛로 노출되도록 상기 웨이퍼의 제 2면을 식각하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  11. 제 9항에 있어서,
    상기 웨이퍼 백 에칭 단계는 건식 식각 방법으로 이루어지는 것을 특징으로하는 반도체 디바이스의 제조 방법.
  12. 제 9항에 있어서,
    상기 웨이퍼 백 에칭 단계는 식각 가스로서 SF6 또는 CF4를 사용하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  13. 제 9항에 있어서,
    상기 금속층 형성 단계는 상기 돌출부의 주변에만 상기 금속층을 형성하고, 상기 금속층은 상호간에 이격되어 형성되도록 하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  14. 제 9항에 있어서,
    상기 금속층 형성 단계는 전해 도금 방법을 이용하여 이루어지는 것을 특징 으로 하는 반도체 디바이스의 제조 방법.
  15. 제 9항에 있어서,
    상기 금속층 형성 단계는 상기 금속층을 금, 은, 구리 중에서 선택된 적어도 어느 하나 또는 이들의 조합으로 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  16. 제 9항에 있어서,
    상기 솔더 형성 단계는 상기 금속층의 주변에만 상기 솔더를 형성하고, 상기 솔더를 상호간에 이격되도록 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  17. 제 9항에 있어서,
    상기 솔더 형성 단계는 전해 도금 방법을 이용하여 이루어지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  18. 제 9항에 있어서,
    상기 솔더 형성 단계는 상기 솔더를 주석으로 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  19. 상부면에 다수의 본드 패드를 갖고, 상기 본드 패드가 형성된 영역에서 관통되는 관통 전극을 갖는 웨이퍼를 구비하는 웨이퍼 구비 단계;
    상기 웨이퍼의 하부면을 식각하여 상기 관통 전극의 단부인 돌출부를 노출시키도록 하는 웨이퍼 백 에칭 단계;
    상기 관통 전극의 돌출부를 덮도록 상기 웨이퍼의 하부면에 UBM층을 형성하는 UBM층 형성 단계;
    상기 웨이퍼의 하부면에 전면적으로 포토레지스트를 도포하는 포토레지스트 도포 단계;
    상기 포토레지스트를 노광하고 현상하여 포토레지스트에 패턴을 형성하는 포토레지스트 패턴 단계;
    상기 포토레지스트의 패턴에 금속을 채워넣어 상기 돌출부를 덮는 금속층 및 솔더를 형성하는 금속층 및 솔더 형성 단계;
    상기 포토레지스트를 제거하는 포토레지스트 제거 단계; 및
    상기 UBM층을 패턴하여 전기적으로 독립한 UBM을 형성하는 UBM층 식각 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  20. 제 19항에 있어서,
    상기 금속층 및 솔더 형성 단계는 상기 금속층을 전해 도금 방법을 이용하여 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  21. 제 19항에 있어서,
    상기 금속층 및 솔더 형성 단계는 상기 솔더를 전해 도금 방법을 이용하여 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  22. 제 19항에 있어서,
    상기 금속층 및 솔더 형성 단계는 상기 UBM층을 시드층(seed layer)으로 하는 전해 도금 방법으로 이루어지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  23. 제 19항에 있어서,
    상기 UBM층 식각 단계는 상기 웨이퍼의 하부면을 따라 상기 관통 전극의 돌출부로부터 일방향으로 연장되어 형성되는 연장부를 갖는 UBM을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
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