WO2015079648A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2015079648A1
WO2015079648A1 PCT/JP2014/005771 JP2014005771W WO2015079648A1 WO 2015079648 A1 WO2015079648 A1 WO 2015079648A1 JP 2014005771 W JP2014005771 W JP 2014005771W WO 2015079648 A1 WO2015079648 A1 WO 2015079648A1
Authority
WO
WIPO (PCT)
Prior art keywords
insulating film
organic insulating
semiconductor device
metal wiring
wiring
Prior art date
Application number
PCT/JP2014/005771
Other languages
English (en)
French (fr)
Inventor
由雅 吉岡
Original Assignee
パナソニックＩｐマネジメント株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニックＩｐマネジメント株式会社 filed Critical パナソニックＩｐマネジメント株式会社
Priority to JP2015550555A priority Critical patent/JP6273465B2/ja
Publication of WO2015079648A1 publication Critical patent/WO2015079648A1/ja
Priority to US15/088,265 priority patent/US9570412B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02125—Reinforcing structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02335—Free-standing redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H01L2224/02351—Shape of the redistribution layers comprising interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0236—Shape of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/024—Material of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0391—Forming a passivation layer after forming the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05011—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/0558—Plural external layers being stacked
    • H01L2224/05582—Two-layer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H01L2224/13014—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13021—Disposition the bump connector being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H01L2924/35121—Peeling or delaminating

Definitions

  • the present disclosure relates to a semiconductor device having a large-area metal wiring and an insulating layer made of an organic film.
  • a semiconductor package structure for example, in a dual in-line package (Dual Inline Package) or a quad flat package (Quad Flat Package) in which a semiconductor chip is sealed with resin, metal lead wires are arranged on the side surface of the resin package.
  • Peripheral terminal arrangement type was the mainstream.
  • a semiconductor package structure that has been rapidly spread in recent years for example, there is a chip scale package (CSP). This is because the area of the package is approximately equal to the area of the semiconductor chip by arranging the electrodes in a planar shape on the flat surface of the package (Ball Grid Array: hereinafter abbreviated as BGA).
  • Adopt technology The chip scale package has a package structure that enables a semiconductor chip having the same number of electrode terminals as that of the prior art and having the same projected area to be mounted on an electronic circuit board with a smaller area than that of the prior art.
  • the chip scale package is a package obtained by cutting a silicon wafer on which a circuit is formed and individually performing a packaging process on each semiconductor chip.
  • an insulating layer, a rewiring layer, a sealing layer, and the like are sequentially formed on a silicon wafer to form solder bumps. Further, in the final step, the wafer is cut into a predetermined chip size to obtain a semiconductor chip having a package structure.
  • a photosensitive organic film such as polyimide or benzocyclobutene (BCB) is used for the insulating layer.
  • BCB benzocyclobutene
  • Cu copper
  • FIG. 17 shows a cross-sectional configuration of a main part of a conventional semiconductor device.
  • a plurality of metal wirings 4 are formed on a semiconductor substrate 1, and an insulating film 2 is provided so as to cover the metal wirings 4.
  • An upper metal wiring 5 is provided on the insulating film 2, and a sealing resin 3 and a solder bump 6 are formed on the metal wiring 5.
  • a thermal stress difference is generated between each layer of the insulating film 2, the metal wirings 4, 5 and the semiconductor substrate 1 due to heat during the manufacturing process, for example, heat at the time of connection with the solder bump 6. Due to the physical factor and mechanical external force due to the thermal stress difference, there is a problem that the connection failure between the solder bump 6 and the semiconductor substrate 1 occurs, and the reliability of the semiconductor device is lowered.
  • the bump-shear strength and bump-pull strength in the solder bump 12 can be improved, and the reliability against the stress caused by the difference in the thermal expansion coefficient in the semiconductor device can be improved.
  • a technique for improving the adhesion between the insulating film and the metal wiring and between the metal wiring and the solder bump is important.
  • a higher temperature for example, a temperature exceeding 300 ° C. is applied to the semiconductor device being processed.
  • a photosensitive organic film such as polyimide or BCB is generally used as the insulating film, and a high-temperature cure process is required to chemically stabilize the film quality of the organic film.
  • An object of the present disclosure is to solve the above-described problems and to suppress the peeling due to the gas between the organic insulating film and the metal wiring, thereby improving the reliability of the semiconductor device.
  • the present disclosure provides a semiconductor device and a method for manufacturing the same in a structure in which a gas generated from the organic insulating film is easily transmitted through a part of the organic insulating film or a part of the wiring made of metal.
  • the configuration is a semiconductor device and a method for manufacturing the same in a structure in which a gas generated from the organic insulating film is easily transmitted through a part of the organic insulating film or a part of the wiring made of metal.
  • one embodiment of a semiconductor device includes a semiconductor substrate, a first wiring formed on the semiconductor substrate, and a first organic insulating film formed so as to cover the first wiring And comprising. Then, the second wiring is formed on the first organic insulating film and has a connection portion connected to the first wiring, and the second wiring is formed on the first organic insulating film so as to cover the second wiring. And a second organic insulating film having an opening exposing the second wiring. And a bump formed on the exposed portion from the opening of the second wiring, and a saddle portion formed so as to contact the second wiring or the first organic insulating film. The part is provided so as to overlap the second wiring.
  • the gas generated from the organic insulating film is discharged directly or indirectly to the outside of the semiconductor device through the tunnel.
  • the pressure at the interface between the first organic insulating film and the second wiring due to the gas generated from the first organic insulating film is high.
  • peeling between the first organic insulating film and the second wiring or bump can be suppressed.
  • the tunnel portion may be a cavity, or an insulating film having a density lower than that of the first organic insulating film may be filled in at least a part of the cavity.
  • the gas generated from the first organic insulating film can diffuse through the cavity or through the insulating film having a density lower than that of the first organic insulating film.
  • the second organic insulating film can be diffused from the periphery or the outside of the second wiring and discharged to the outside of the semiconductor device.
  • the tunnel portion may be formed in a plurality of lines.
  • the tunnel portion may be provided on the first organic insulating film in contact with the second wiring.
  • one end of the tunnel portion may be disposed below the second wiring.
  • the other end portion of the tunnel portion may be disposed in a region outside the second wiring.
  • the second organic insulating film may further include an upper tunnel portion connected to the other end portion of the tunnel portion and formed upward from the tunnel portion.
  • the tunnel portion may be provided in contact with the first organic insulating film below the second wiring.
  • the tunnel portion may be provided below the first organic insulating film, and the upper end portion may be covered with an inorganic insulating film.
  • one end portion of the tunnel portion may be provided so as to coincide with the end portion of the second wiring.
  • the tunnel portion may be provided so that both end portions are located inside the second wiring.
  • the tunnel portion may be a concave portion provided in the lower portion of the second wiring.
  • the semiconductor device may further include an upper tunnel portion that penetrates the second wiring, is connected to the end portion of the tunnel portion, and is formed upward from the tunnel portion.
  • the tunnel part may be provided in a plurality of parallel lines.
  • the width Wm of the second wiring may satisfy the following expression.
  • the semiconductor device > 2 ⁇ (metal / apoly) ⁇ To (Where ametal is the specific gravity of the metal constituting the second wiring, apoly is the specific gravity of the first organic insulating film, and To is the thickness of the first organic insulating film.) According to the semiconductor device according to the present disclosure, the gas separation between the organic insulating film and the metal wiring is suppressed, so that the reliability of the semiconductor device can be improved.
  • FIG. 1A is a plan view showing a main part of the semiconductor device according to the first embodiment.
  • 1B is a cross-sectional view of the semiconductor device shown in FIG. 1A taken along line IB-IB.
  • FIG. 2A is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 2B is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 2C is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 2D is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 3A is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 3B is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 3C is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 3D is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 4A is a plan view of the semiconductor device in the process according to the first embodiment.
  • 4B is a cross-sectional view taken along the line IVB-IVB of the semiconductor device according to the step shown in FIG. 4A.
  • FIG. 5 is a plan view of the semiconductor device in the steps shown in FIG. 6A is a cross-sectional view taken along line YY of the semiconductor device of FIG. 5 in the step shown in FIG. 2C.
  • FIG. 6B is a cross-sectional view corresponding to the YY line of the semiconductor device of FIG. 5 in the step shown in FIG. 2D.
  • 6C is a cross-sectional view corresponding to the YY line of the semiconductor device of FIG. 5 in the step shown in FIG. 3A.
  • 6D is a cross-sectional view corresponding to the YY line of the semiconductor device of FIG. 5 in the step shown in FIG. 3B.
  • FIG. 7A is a plan view showing a main part of a semiconductor device according to a first modification of the first embodiment.
  • 7B is a cross-sectional view taken along the line VIIB-VIIB of the semiconductor device shown in FIG. 7A.
  • FIG. 8A is a plan view showing a modification of the tunnel portion constituting the semiconductor device according to the first embodiment (solder bumps are omitted).
  • FIG. 8B is a plan view showing another modified example of the tunnel portion constituting the semiconductor device according to the first embodiment (solder bumps are omitted).
  • FIG. 8C is a plan view showing another modified example of the tunnel portion constituting the semiconductor device according to the first embodiment (solder bumps are omitted).
  • FIG. 9A is a plan view showing a main part of a semiconductor device according to a second modification of the first embodiment.
  • 9B is a cross-sectional view of the semiconductor device shown in FIG. 9A taken along line IXB-IXB.
  • FIG. 10A is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the second modification example of the first embodiment.
  • FIG. 10B is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the second modification example of the first embodiment.
  • FIG. 10C is a cross-sectional view showing the method of manufacturing the semiconductor device according to the second modification example of the first embodiment.
  • FIG. 10D is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the second modification example of the first embodiment.
  • FIG. 11A is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the second modification example of the first embodiment.
  • FIG. 11B is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the second modification example of the first embodiment.
  • FIG. 11C is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the second modification example of the first embodiment.
  • FIG. 12A is a plan view showing the main part of the semiconductor device according to the second embodiment.
  • 12B is a cross-sectional view taken along line XIIB-XIIB of the semiconductor device shown in FIG. 12A.
  • FIG. 13A is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the second embodiment.
  • FIG. 13B is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the second embodiment.
  • FIG. 13C is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 12A is a plan view showing the main part of the semiconductor device according to the second embodiment.
  • 12B is a cross-sectional view taken along line XIIB-XIIB of the semiconductor device shown in FIG. 12A.
  • FIG. 13A is a cross-sectional
  • FIG. 13D is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 14A is a plan view showing a main part of a semiconductor device according to a modification of the second embodiment.
  • 14B is a cross-sectional view of the semiconductor device shown in FIG. 14A taken along line XIVB-XIVB.
  • FIG. 15 is a cross-sectional view showing a main part of a semiconductor device according to the third embodiment.
  • FIG. 16A is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the third embodiment.
  • FIG. 16B is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the third embodiment.
  • FIG. 16C is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the third embodiment.
  • FIG. 16D is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the third embodiment.
  • FIG. 17 is a plan view showing the main part of the semiconductor device according to the first conventional example.
  • FIG. 18 is a plan view showing a main part of a semiconductor device according to a second conventional example.
  • FIG. 1A and 1B schematically show a main part of the semiconductor device according to the first embodiment.
  • 1A is a plan view of the semiconductor device
  • FIG. 1B is a cross-sectional view taken along the line IB-IB of the semiconductor device shown in FIG. 1A.
  • a plurality of first metal wirings 102 are formed on a semiconductor substrate 100 on which a semiconductor element (not shown) is formed.
  • the first metal wiring 102 is a normal routing wiring with respect to the semiconductor substrate 100.
  • Each first metal wiring 102 is arranged in the depth direction with respect to the drawing.
  • a first organic insulating film 103 is formed on the semiconductor substrate 100 so as to cover the first metal wiring 102.
  • a second metal wiring 110 having a relatively large area and having a pad electrode and the like connected to the first metal wiring 102 through the via 110a is formed. .
  • a second organic insulating film 112 having an opening 112a on the upper surface of the second metal wiring 110 is formed. Solder bumps 115 are formed on the exposed portions of the second metal wiring 110 from the openings 112a.
  • seed layers 101 and 107 made of, for example, titanium (Ti) or the like for forming the metal wiring by copper plating are formed on the lower surfaces of the first metal wiring 102 and the second metal wiring 110, respectively. May be.
  • the second metal wiring 110 has a wide portion such as a pad electrode and has a larger area than the first metal wiring 102.
  • the tunnel portion 103 a that contacts the second metal wiring 110 is formed on the first organic insulating film 103.
  • the tunnel portion 103 a is a hollow portion provided in contact with the lower surface of the second metal wiring 110.
  • the tunnel portion 103 a may be a space in which a gas generated from the first organic insulating film 103 can move to a peripheral region of the second metal wiring 110 in a region below the second metal wiring 110. Therefore, the tunnel portion 103a is not necessarily hollow, and may be formed by embedding a sparse film such as a porous film having a lower density than the first organic insulating film 103 as long as gas can pass therethrough. .
  • a porous low dielectric constant film or a fluorocarbon-based low dielectric constant film can be used as the porous film having a lower density than the first organic insulating film 103.
  • the tunnel part 103a may have a plurality of lines and may be arranged in parallel to each other. One end of each tunnel portion 103a is located in a region below the second metal wiring 110, and the other end is located outside a region below the second metal wiring 110. ing. Further, the other end portion of each tunnel portion 103 a is connected to the upper tunnel portion 112 b extending above the semiconductor substrate 100 through the second organic insulating film 112. That is, each tunnel 103a is connected to the outside of the semiconductor device via the connected upper tunnel 112b. Therefore, the gas generated from the first organic insulating film 103 due to the heat treatment in the process is discharged to the outside of the semiconductor device through each tunnel portion 103a and each upper tunnel portion 112b. For this reason, it is preferable that at least one of the plurality of tunnel portions 103 a is provided in a region below the central portion of the second metal wiring 110 in the first organic insulating film 103.
  • the thickness of the first organic insulating film 103 disposed under the second metal wiring 110 is to, the specific gravity of the first organic insulating film 103 is a poly, and the second metal wiring 110 has a specific gravity.
  • the width is Wm and the specific gravity of the metal constituting the second metal wiring 110 is a metal , the following formula (1) may be satisfied.
  • a metal wiring is formed as a metal pattern having a relatively large area such as a pad region
  • the metal is a dense material, and therefore, an organic insulating film disposed under the metal wiring by heat treatment. There is no escape to the gas generated from the outside. For this reason, the gas accumulated at the interface between the metal pattern and the organic insulating film immediately below the metal pattern having a relatively large area becomes a high pressure, and as a result, peeling occurs between the metal wiring and the organic insulating film.
  • a corridor portion is provided on the organic insulating film so as to be in contact with the lower surface of the metal wiring.
  • a polyimide film having a thickness of 10 ⁇ m is used as the organic insulating film, and a copper wiring is considered as the metal wiring.
  • the specific gravity of polyimide is about 1.5 and the specific gravity of copper is about 9, according to the above formula (1), when Wm is about 120 ⁇ m or more, film peeling of the metal wiring is prevented. For this purpose is provided.
  • FIGS. 4A and 4B are plan views of the semiconductor device in the process
  • FIG. 4B is a cross-sectional view taken along line IVB-IVB of the semiconductor device in the process shown in FIG. 4A.
  • an insulating film (not shown) is formed on a semiconductor substrate 100 on which a semiconductor element (not shown) is formed.
  • a first seed layer 101 having a thickness of about 300 nm is deposited on the formed insulating film by, eg, sputtering.
  • a resist pattern (not shown) that opens a plurality of formation regions of the first metal wiring 102 is formed on the first seed layer 101 by lithography.
  • a first metal wiring 102 having a thickness of about 5 ⁇ m is formed by plating.
  • the resist pattern is removed, and the portion exposed from the first metal wiring 102 of the first seed layer 101 is removed by wet etching.
  • titanium can be used for the first seed layer 101
  • copper can be used for the first metal wiring 102.
  • the first seed layer 101 may be titanium nitride (TiN) or the like.
  • the first metal wiring 102 is not limited to copper, and aluminum (Al), gold (Au), silver (Ag), an alloy thereof, or the like which is a conductor can be used.
  • a first organic insulating film 103 is applied on the semiconductor substrate 100 and the first metal wiring 102.
  • a photosensitive siloxane resin can be used for the first organic insulating film 103.
  • a photosensitive siloxane resin having a thickness of 12 ⁇ m is applied by spin coating, and post-baking (Post-Apply-Bake: PAB) is performed at a temperature of 120 ° C. Thereafter, i-line exposure with a mercury lamp is selectively performed. Subsequently, development is performed by a paddle development method using a tetramethylammonium hydroxide (TMAH) developer having a density of 2.38% to remove the exposed portion.
  • TMAH tetramethylammonium hydroxide
  • the photosensitive organic resin may be an organic resin such as polyimide, phenol, polybenzoxazole (PBO), or BCB instead of the siloxane resin.
  • a resist pattern 105 is formed on the first organic insulating film 103 in a region including the pad formation region of the second metal wiring by i-line exposure.
  • the resist pattern has a plurality of openings 105a each having a width of about 1 ⁇ m. Note that although the plurality of openings 105 a are formed above the first metal wiring 102 here, the openings 105 a are not necessarily formed above the first metal wiring 102. Thereafter, the surface of the first organic insulating film 103 exposed from the formed resist pattern 105 is ashed by about 1 ⁇ m.
  • a groove portion 103 c having a width of about 1 ⁇ m is formed in a region exposed from each opening portion 105 a of the resist pattern 105 in the first organic insulating film 103. Thereafter, a sparse film having a density lower than that of the first organic insulating film 103 may be embedded in at least a part of each formed groove portion 103 c.
  • FIG. 5 shows a planar configuration of the semiconductor device after the step of FIG. 2C. 5 corresponds to FIGS. 2C, 2D, and FIGS. 3A to 3D.
  • 6A to 6D show cross-sectional structures taken along line YY in FIG. 6A to 6D are sectional structures taken along line YY in FIG. 5 corresponding to the respective steps in FIGS. 2C, 2D, 3A, and 3B in order.
  • a plurality of grooves 103c having a width of about 1 ⁇ m are formed in parallel to each other.
  • a second seed 107 layer made of Ti having a thickness of 300 nm is deposited by sputtering.
  • the sputtering angle is inclined by about 15 °.
  • 2D is inclined in the depth direction, that is, the direction perpendicular to the long side direction of the groove 103c.
  • the width of the groove 103c formed through the opening 105a by ashing can be as fine as 1 ⁇ m. Therefore, the second seed layer 7 is not deposited up to the bottom of each groove 103c by performing sputtering from the oblique direction to the groove 103c having a small width. Therefore, metal wiring is not formed in the groove 103c by copper plating performed in a later process.
  • a resist pattern 108 having an opening 108a in the formation region of the second metal wiring is formed on the second seed layer 107 by lithography.
  • each sway portion 103a is hollow, but a sparse film such as a porous film may be embedded in the sway portion 103a. That is, even if a sparse film is embedded in a part of the tunnel part 103 a, the entire plurality of tunnel parts 103 a may be a film that is sparse with respect to the first organic insulating film 103. By doing in this way, the function of discharging the gas generated from the first organic insulating film 103 to the outside of the semiconductor device can be given to the plurality of tunnel portions 103a.
  • a second organic insulating film 112 having a thickness of about 12 ⁇ m is formed on the first organic insulating film 103 so as to cover the second metal wiring 110 by spin coating.
  • a photosensitive siloxane resin is used for the second organic insulating film 112 .
  • post-baking is performed on the second organic insulating film 112 at a temperature of about 120 ° C., followed by selective i-line exposure.
  • the exposed area is removed by a paddle development method using a TMAH developer having a density of 2.38%.
  • the opening 112a exposing the second metal wiring 110 and the upper tunnel portion 112b connected to each tunnel portion 103a and having a diameter of about 5 ⁇ m are formed.
  • the exposed region from the opening 112a of the second metal wiring 110 is a pad region for connection to the solder bump, and has a width of about 600 ⁇ m ⁇ 600 ⁇ m, for example.
  • the patterned second organic insulating film 112 is cured at a temperature of about 320 ° C. for about 60 minutes to cure the second organic insulating film 112.
  • the low-molecular components and the remaining solvent in the first organic insulating film 103 are volatilized to generate gas.
  • the second metal wiring 110 is used as a connection pad with a solder bump, as described above, the area of the pad region is larger than other metal wirings. Therefore, the gas generated from the first organic insulating film 103 below the second metal wiring 110 having a relatively large area has no escape and accumulates below the second metal wiring 110.
  • the pressure of the accumulated gas is increased at the interface between the second metal wiring 110 and the first organic insulating film 103.
  • peeling occurs between the organic film 103 under the metal wiring 110 and the metal wiring 110.
  • a plurality of tunnel portions 103 a are provided in a region below the second metal wiring 110 in the first organic insulating film 103, and the second metal wiring 110 in the second organic insulating film 112 is provided.
  • a plurality of upper tunnel portions 112b are provided on the outside.
  • solder bumps 115 are formed on the regions exposed from the openings 112 a of the second organic insulating film 112.
  • a high-temperature solder that performs heat treatment for about 60 minutes at a temperature of about 350 ° C., for example, is used for forming a solder bump.
  • a process is used.
  • the semiconductor substrate 100 is exposed to a temperature equal to or higher than the cure temperature of the second organic insulating film 112, further gas is generated from the first organic insulating film 103 below the second metal wiring 110.
  • the gas generated in this high-temperature solder process passes through the plurality of tunnel portions 103a and the upper tunnel portions 112b provided in contact with the lower side of the second metal wiring 110, and from the upper surface of the second organic insulating film 112 to the semiconductor device. It is discharged outside. Therefore, in the semiconductor device according to the present embodiment, a highly reliable semiconductor device in which peeling between the first organic insulating film 103 and the second metal wiring 110 is suppressed can be obtained.
  • FIGS. 7A and 7B A first modification of the first embodiment is shown in FIGS. 7A and 7B.
  • 7A is a plan view of the semiconductor device
  • FIG. 7B is a cross-sectional view taken along the line VIIB-VIIB of the semiconductor device shown in FIG. 7A.
  • the same components as those in the first embodiment are denoted by the same reference numerals to simplify the description.
  • the plurality of ridge portions 103 a provided in the semiconductor device may be formed only in a region below the second metal wiring 110. That is, both end portions of each of the tunnel portions 103a may be provided on the inner side so as to be accommodated in a region below the second metal wiring 110 in plan view. Accordingly, the upper tunnel portion 112b may not be provided in each tunnel portion 103a.
  • each tunnel part 103a is hollow or formed using a film that is sparser than the first organic insulating film 103, so that gas is introduced into each tunnel part 103a. Can be stored.
  • the gas generated from the first organic insulating film 103 moves in the direction of the end of the second metal wiring 110 through each tunnel portion 103a. Since the moved gas can diffuse and pass through the first organic insulating film 103 and the second organic insulating film 112, it can be discharged to the outside of the semiconductor device.
  • gas can be temporarily stored in each of the tunnel portions 103a. For this reason, for example, the gas accumulated at the interface between the first organic insulating film 103 and the second metal wiring 110 having a relatively large area does not become a high pressure. Thereby, film peeling of the second metal wiring 110 formed on the first organic insulating film 103 and having a relatively large area can be suppressed.
  • FIG. 8A to FIG. 8C are plan views showing modifications of the tunnel part constituting the semiconductor device according to the first embodiment.
  • solder bumps are omitted.
  • the planar shape of the tunnel portion 103a is not limited to a linear stripe, and may be an arbitrary shape. Note that solder bumps are not shown in FIGS. 8A to 8C. Further, the width of each tunnel portion 103a is about 1 ⁇ m.
  • the plurality of tunnels 103a may be divided in the lower region of the second metal wiring 110, respectively.
  • the plurality of tunnels 103a may cross each other. Furthermore, at least one of the plurality of tunnel portions 103a may be formed to extend to the outside of the lower region of the second metal wiring 110.
  • each tunnel portion 103 a may be arranged concentrically and annularly in the lower region of the second metal wiring 110.
  • the tunnel portion 103a according to each modification is a sparse film or a cavity having a lower density than the first organic insulating film 103, and is formed in contact with the lower surface of the second metal wiring 110. .
  • the gas generated from the first organic insulating film 103 below the vicinity of the central portion of the second metal wiring 110 having a relatively large area passes through each of the tunnel portions 103a. Can diffuse to the edge.
  • the gas diffused to the end portion of the second metal wiring 110 diffuses through the first organic insulating film 103 and the second organic insulating film 112 and is discharged outside the semiconductor device.
  • the plurality of tunnels 103a may be arranged so as to pass through a region inside the second metal wiring 110 having a relatively large area in plan view. More preferably, at least one of the plurality of tunnel portions 103 a may be disposed so as to pass through a region below the center portion of the second metal wiring 110.
  • FIGS. 9A and 9B are plan views of the semiconductor device
  • FIG. 9B is a cross-sectional view of the semiconductor device shown in FIG. 9A taken along line IXB-IXB.
  • a plurality of tunnels 103a are provided in a region between the first metal wirings 102. Further, the plurality of tunnels 103 a are provided so as to penetrate the first organic insulating film 103 in a direction perpendicular to the main surface of the semiconductor substrate 100. In addition, both end portions of each tunnel portion 103 a are arranged so as to remain in the inner region of the second metal wiring 110.
  • the inorganic insulating film 104 is formed so as to cover the first organic insulating film 103 and the plurality of tunnel portions 103a.
  • silicon oxide (SiO 2 ) or silicon nitride (SiN) can be used for the inorganic insulating film 104.
  • the inorganic insulating film 104 only needs to have a thickness that can block the opening at the upper end of each tunnel portion 103a.
  • a third organic insulating film 106 made of the same material as the first organic insulating film 103 is formed on the inorganic insulating film 104. Therefore, the third organic insulating film 106 can be regarded as a part of the first organic insulating film 103. In the third organic insulating film 106, the connection portion between the via 110a of the second metal wiring 110 and the first metal wiring 102 is removed.
  • each tunnel portion 103a may be an arbitrary planar shape as shown in FIGS. 8A to 8C.
  • the first organic insulating film 103 and the third organic film are located in the vicinity of the central portion of the second metal wiring 110 having a relatively large area and in the lower region.
  • the gas generated from the insulating film 106 diffuses in the direction of the end portion of the second metal wiring 110 through each tunnel portion 103a.
  • the first organic insulating film 103, the third organic insulating film 106, and the second organic insulating film 112 are diffused from the end of the second metal wiring 110 to discharge the gas to the outside of the semiconductor device. be able to.
  • the gas present at the interface between the third organic insulating film 106 and the second metal wiring 110 does not become a high pressure, and the area formed immediately above the third organic insulating film 106 is relatively large.
  • the film peeling of the second metal wiring 110 can be prevented.
  • an insulating film (not shown) is formed on a semiconductor substrate 100 on which a semiconductor element (not shown) is formed. Thereafter, similarly to the first embodiment, a plurality of first seed layers 101 made of Ti and a plurality of first metal wirings 102 made of Cu, for example, are sequentially formed on the formed insulating film. .
  • a first organic insulating film 103 is applied on the semiconductor substrate 100 so as to cover the first metal wiring 102 by spin coating. Subsequently, an opening 103b for exposing at least one first metal wiring 102 by a lithography method, and a plurality of openings 103d located in a region between the first metal wirings 102 adjacent to each other, A resist pattern (not shown) is provided to provide Subsequently, the first organic insulating film 103 is etched using the formed resist pattern as a mask.
  • an opening 103b exposing at least one first metal wiring 102 in the first organic insulating film 103 and a plurality of openings extending in parallel with each other between the first metal wirings 102 are provided.
  • the opening 103b exposing the first metal wiring 102 has a rectangular shape with a width of about 15 ⁇ m.
  • the width of each of the plurality of openings 103 d provided in the region between the first metal wirings 102 in the first organic insulating film 103 is a line shape of about 1 ⁇ m.
  • curing is performed at a temperature of 320 ° C. for about 60 minutes to cure the first organic insulating film 103.
  • a sputtering method in which the angle of the main surface of the semiconductor substrate 100 is inclined by 15 ° as the sputtering angle is formed on the first organic insulating film 103 in which the plurality of openings 103d are formed.
  • an inorganic insulating film 104 made of silicon oxide having a thickness of 30 nm is deposited.
  • the direction in which the sputtering angle is applied is a direction perpendicular to the longitudinal direction of each of the line-shaped openings 103d.
  • each opening 103d since the upper end portion of each opening 103d is blocked by the inorganic insulating film 104, the inorganic insulating film 104 does not enter the inside of each opening 103d.
  • silicon nitride or the like can be used instead of silicon oxide.
  • a third organic insulating film 106 is deposited on the deposited inorganic insulating film 104.
  • the third organic insulating film 106 is not filled in each opening 103 d.
  • the plurality of tunnels 103a penetrating the first organic insulating film 103 covering the first metal wiring 102 in the vertical direction are formed in the formation region of the second metal wiring 110 having a relatively wide width above it.
  • an opening 106a for providing the via 110a is formed in the third organic insulating film 106 at a position where the opening 103b of the first organic insulating film 103 is formed by lithography and subsequent development.
  • the portion of the inorganic insulating film 104 exposed from the opening 106a is removed by ashing.
  • an opening 104 a that exposes the first metal wiring 102 is formed in the inorganic insulating film 104.
  • the second seed layer 107 and the second metal wiring 110 are formed.
  • the opening 112a is formed.
  • a second organic insulating film 112 having the following is formed.
  • a solder bump 115 is formed on a region exposed from the opening 112a of the second organic insulating film 112 in the second metal wiring 110 to obtain the semiconductor device shown in FIGS. 9A and 9B.
  • the second organic insulating film 112 is cured, for example, at a temperature of about 320 ° C. for about 60 minutes.
  • gas is generated from the first organic insulating film 103 and the third organic insulating film 106.
  • Each tunnel 103a is a hollow or formed by a film that is sparser than the organic insulating film. Therefore, the gas generated from each organic insulating film 103, 106 near the central portion of the second metal wiring 110 having a relatively large area passes through each tunnel portion 103a in the direction of the end of the second metal wiring 110. To spread.
  • the gas diffused to the end portion of the second metal wiring 110 can be diffused from the end portion of the second metal wiring 110 through the organic insulating films 103, 106, and 112 to be discharged outside the semiconductor device. .
  • the gas accumulated at the interface between the third organic insulating film 106 and the second metal wiring 110 does not become a high pressure, so that the area formed immediately above the third organic insulating film 106 is relatively small. The film peeling of the large second metal wiring 110 can be prevented.
  • FIG. 12A and FIG. 12B schematically show the main part of an exemplary semiconductor device according to the second embodiment.
  • 12A is a plan view of the semiconductor device
  • FIG. 12B is a cross-sectional view taken along line XIIB-XIIB of the semiconductor device shown in FIG. 12A.
  • the difference between the semiconductor device according to the second embodiment and the semiconductor device according to the first embodiment is that the tunnel portion 110 b according to the second embodiment has the first organic This is a point provided in a region between the insulating film 103 and the second metal wiring 110. More specifically, the second metal wiring 110 is provided as a concave portion of the second metal wiring 110 under the second metal wiring 110. The plurality of tunnels 110b are provided in a line extending in parallel with each other.
  • each of the tunnel portions 110b has one end portion located inside the second metal wiring 110 in plan view, and the other end portion being an end portion (side portion) of the second metal wiring 110. They are arranged to match. That is, the other end portion (opening end) of the tunnel portion 110 b is not terminated inside the second metal wiring 110 and faces the second organic insulating film 112.
  • both end portions of each tunnel portion 110b do not have to coincide with the opposite side surfaces of the second metal wiring 110. In other words, one end portion of each tunnel portion 110 b only needs to coincide with one side surface of the second metal wiring 110.
  • the open ends of the plurality of tunnels 110 b may be provided alternately on the second metal wiring 110.
  • the gas generated from the first organic insulating film 103 in the process in the lower region of the second metal wiring 110 having a relatively large area is It diffuses in the direction of both end portions of the second metal wiring 110 through the tunnel portion 110b. That is, the first organic insulating film 103 can be diffused from both ends of the second metal wiring 110 and discharged outside the semiconductor device. For this reason, since the gas present at the interface between the first organic insulating film 103 and the second metal wiring 110 does not become a high pressure, it is formed immediately above the first organic insulating film 103 and has a relatively large area. The film peeling of the second metal wiring 110 can be prevented.
  • an insulating film (not shown) is formed on a semiconductor substrate 100 on which a semiconductor element (not shown) is formed.
  • a plurality of first seed layers 101 made of Ti and a plurality of first metal wirings 102 made of Cu, for example, are sequentially formed on the formed insulating film.
  • a first organic insulating film 103 is applied on the semiconductor substrate 100 so as to cover the first metal wiring 102 by spin coating.
  • a resist pattern (not shown) for providing an opening 103b exposing at least one first metal wiring 102 is formed by lithography. Necessary curing is applied to the resist pattern.
  • the first organic insulating film 103 is etched using the formed resist pattern as a mask to provide at least one opening 103 b in the first organic insulating film 103. Thereafter, the resist pattern is removed.
  • a plurality of sacrificial films 111 made of silicon oxide extending in a line shape are formed in a region excluding the opening 103 b on the first organic insulating film 103 and in a formation region of the second metal wiring 110. .
  • a silicon oxide film is formed on the entire surface of the first organic insulating film 103 by sputtering.
  • a sacrificial film 111 having a formation pattern in the tunnel formation region is formed from the silicon oxide film by a known lithography process and etching process.
  • the thickness of the sacrificial film 111 is about 100 nm.
  • the sacrificial film 111 is not limited to silicon oxide, and may be an insulating film such as silicon nitride.
  • a second seed layer 107 made of Ti is deposited on the first organic insulating film 103 including the sacrificial film 111.
  • a resist pattern (not shown) having a second metal wiring formation region as an opening is formed on the deposited second seed layer 107 by lithography.
  • a second metal wiring 110 made of Cu is formed by plating using the resist pattern as a mask.
  • the unnecessary resist pattern is removed by ashing or the like. Further, the second seed layer 107 remaining in the region excluding the second metal wiring 110 is removed.
  • the sacrificial film 111 formed on the first organic insulating film 103 and below the second metal wiring 110 is removed by wet etching.
  • a plurality of recesses are formed below the second metal wiring 110, each serving as a tunnel portion 110b.
  • a hydrofluoric acid (HF) aqueous solution having a concentration of about 0.06% is used to remove the sacrificial film 111 made of silicon oxide.
  • the second seed layer 107 existing between the second metal wiring 110 and each tunnel portion 110b is not removed and remains on the lower surface of the second metal wiring 110.
  • a second organic insulating film 112 is deposited on the first organic insulating film 103 including the second metal wiring 110 by spin coating. Subsequently, an opening 112a that exposes a pad formation region in the second metal wiring 110 is formed by lithography. Thereafter, necessary curing is applied to the second organic insulating film 112. Subsequently, a solder bump 115 is formed on the region exposed from the opening 112 a of the second organic insulating film 112 in the second metal wiring 110.
  • the first organic insulating film 103 and the second organic insulating film 112 are cured by heat applied to the semiconductor device when the second organic insulating film 112 is cured and when the solder bump 115 is formed. Gas is generated from Gases generated from the organic insulating films 103 and 112 are discharged to the outside through the respective tunnel portions 110b. Therefore, it is possible to suppress peeling of the second metal wiring 110 from the first organic insulating film 103 due to the gas generated from the first organic insulating film 103 located below the second metal wiring 110. it can.
  • FIGS. 14A and 14B A semiconductor device according to a modification of the second embodiment will be described below with reference to FIGS. 14A and 14B.
  • 14A is a plan view of the semiconductor device
  • FIG. 14B is a cross-sectional view of the semiconductor device shown in FIG. 14A along the line XIVB-XIVB.
  • the tunnel portion 110b constituting the semiconductor device according to the present modification is arranged so that both end portions thereof are located in a region inside the second metal wiring 110 in plan view.
  • the sacrificial film 111 needs to be exposed from the side surface of the second metal wiring 110 when the sacrificial film 111 is removed by wet etching.
  • a pinhole reaching the sacrificial film 111 from the upper surface of the second metal wiring 110 is formed, and the sacrificial film 111 is formed.
  • the pinhole can be formed by, for example, a laser method or a lithography method.
  • the sacrificial film 111 can be removed by wet etching. Further, the formed pinhole becomes an upper tunnel portion 110 c connected in a direction perpendicular to the tunnel portion 110.
  • FIG. 15 schematically shows the main part of the semiconductor device according to the third embodiment.
  • the semiconductor device according to the third embodiment is different from the semiconductor device according to the second embodiment in the shape and formation position of the tunnel portion 110b. That is, the plurality of tunnels 110b according to this embodiment are provided so as to penetrate the second metal wiring 110 in the vertical direction (direction perpendicular to the main surface of the semiconductor substrate 100).
  • the plurality of narrow path portions 110b provided in the second metal wiring 110 are arranged in a region overlapping with the solder bumps 115 in a plan view, and a material for forming the solder bumps 115 is formed in each narrow path portion 110b. Embedded.
  • the tunnel portion 110b according to the present embodiment can discharge the gas generated from the first organic insulating film 103 to the outside in a process prior to the solder bump manufacturing process.
  • an insulating film (not shown) is formed on a semiconductor substrate 100 on which a semiconductor element (not shown) is formed.
  • a plurality of first seed layers 101 made of Ti and a plurality of first metal wirings 102 made of Cu, for example, are sequentially formed on the formed insulating film.
  • a first organic insulating film 103 is applied on the semiconductor substrate 100 so as to cover the first metal wiring 102 by spin coating.
  • a resist pattern (not shown) for providing an opening 103b exposing at least one first metal wiring 102 is formed by lithography. Necessary curing is applied to the resist pattern.
  • the first organic insulating film 103 is etched using the formed resist pattern as a mask to provide at least one opening 103 b in the first organic insulating film 103. Thereafter, the resist pattern is removed. Subsequently, a second seed layer 107 made of Ti having a thickness of about 30 nm is deposited on the first organic insulating film 103. Subsequently, a resist pattern 109 having a thickness of about 7 ⁇ m is formed on the deposited second seed layer 107 by lithography.
  • the resist pattern 109 includes an opening pattern that opens the formation region of the second metal wiring 110, and a dot-like pattern for forming a plurality of tunnels 110b in the bump formation region inside the opening pattern. including.
  • Cu plating is performed using the resist pattern 109 as a mask to form a second metal wiring 110 made of Cu.
  • each tunnel part 110b is about 3 ⁇ m.
  • each tunnel portion 110b is formed at the same time as the second metal wiring 110 by a plating method, but is not limited thereto.
  • each tunnel portion 110b may be formed by laser etching on the formed second metal wiring 110.
  • the respective ridge portions 110b may be formed by a normal lithography process and a dry etching or wet etching process.
  • a second organic insulating film 112 covering the second metal wiring 110 is formed on the first organic insulating film 103.
  • an opening 112 a is formed in the pad formation region of the second organic insulating film 112.
  • necessary curing is applied to the second organic insulating film 112.
  • solder bumps 115 are formed in the pad formation region on the second metal wiring 110.
  • the forming material of the solder bump 115 fills each tunnel portion 110b.
  • the forming material of the solder bump 115 does not necessarily fill the tunnel portion 110b.
  • each of the tunnel portions 110b that are paths for discharging the generated gas is soldered.
  • the bump 115 is filled with a forming material, and there is no gas discharge path.
  • the material for forming the solder bumps 115 is buried in the respective ridge portions 110 b formed in the second metal wiring 110. Absent. For this reason, the gas generated from the first organic insulating film 103 can be discharged from each of the tunnel portions 110b.
  • the curing temperature for the second organic insulating film 112 is set higher than the formation temperature of the solder bump 115, thereby generating the first organic insulating film 103 in the curing process of the second organic insulating film 112.
  • the gas to be discharged can be discharged in advance through each of the tunnel portions 110b. Thereby, it is possible to prevent film peeling between the first organic insulating film 103 and the second metal wiring 110 when the solder bump 115 is formed.
  • solder bumps are sequentially brought into close contact with a semiconductor substrate by heat. In such a case, it may take 60 minutes or more to complete the formation of all the solder bumps on the semiconductor substrate. During this time, for example, each organic insulating film is exposed to a high temperature of about 350 ° C.
  • the second organic insulating film 112 is generated from the first organic insulating film 103 when it is cured. Gas can be discharged to the outside in advance. Accordingly, peeling between the second metal wiring 110 having a relatively large area and the first organic insulating film 103 can be suppressed.
  • each of the tunnel portions 110 b provided in the second metal wiring 110 has an open end in the first organic insulating film 103. There is a need.
  • the planar shape of each tunnel part 110b was made into the shape of a hole, arbitrary shapes can be taken.
  • a tunnel portion is provided in the organic insulating film
  • the tunnel portion is provided in the metal wiring.
  • the tunnel portion may be provided on at least one of the organic insulating film and the metal wiring.
  • the tunnel portion of the present disclosure is formed of a sparse film that is hollow or has a lower density than the organic insulating film, and gas generated from the organic insulating film is discharged to the outside through the tunnel portion. For this reason, it can suppress that metal wiring peels from an organic insulating film.
  • an organic insulating film such as polyimide, BCB, siloxane, phenol, and PBO
  • a temperature higher than the curing temperature a low molecular weight component, a part of the crosslinking agent, and the like are volatilized.
  • the gas generated from the organic insulating film cannot permeate through a film having a high density such as a metal film disposed on the organic insulating film. For this reason, delamination occurs between the metal film and the organic film by increasing the gas pressure between the metal film and the organic insulating film.
  • the semiconductor device according to the present disclosure can increase the reliability of a semiconductor device in which an organic insulating film is exposed to a high temperature during the process, and a high breakdown voltage of a semiconductor device or an inverter device that is required to have high reliability such as in-vehicle use. Useful for semiconductor devices and the like.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

　有機絶縁膜と金属配線との間のガスによる剥離を抑制して、半導体装置の信頼性を向上できるようにする。　半導体基板（１００）の上に形成された第１の金属配線（１０２）と、第１の金属配線の上に形成された第１の有機絶縁膜（１０３）と、第１の有機絶縁膜を覆うように形成され、第１の金属配線と接続されるビア（１１０ａ）を有する第２の金属配線（１１０）とを備えている。そして第１の有機絶縁膜の上に形成され、第２の金属配線を露出する開口部（１１２ａ）を有する第２の有機絶縁膜（１１２）とを備えている。さらに第２の金属配線における開口部からの露出部分の上に形成されたバンプ（１１５）と、半導体基板の主面に沿って形成され、第２の金属配線と接するように形成された隧道部（１０３ａ）とを備えている。平面視において、隧道部（１０３ａ）は、第２の金属配線と重なるように設けられている。

Description

半導体装置
　本開示は、大面積の金属配線と有機膜からなる絶縁層とを有する半導体装置に関する。
　従来、半導体パッケージ構造として、例えば半導体チップを樹脂により封止したパッケージである、デュアルインラインパッケージ（Dual In line Package）又はクアッドフラットパッケージ（Quad Flat Package）では、樹脂パッケージの側面に金属リード線を配置する周辺端子配置型が主流であった。一方、近年急速に普及している半導体パッケージ構造として、例えばチップスケールパッケージ（Chip Scale Package：ＣＳＰ）がある。これは、パッケージの平坦な表面に電極を平面状に配置することにより、該パッケージの面積が半導体チップの面積とほぼ等しくなる、いわゆるボールグリッドアレイ（Ball Grid Array：以下、ＢＧＡと略記する。）技術を採用している。チップスケールパッケージは、従来と同一の電極端子数を持ち且つ同一の投影面積を持つ半導体チップを、従来よりも小さい面積で電子回路基板上に高密度実装することを可能にしたパッケージ構造である。
　チップスケールパッケージは、回路を形成したシリコンウエハを切断し、個々の半導体チップに対して個別にパッケージ工程を施したパッケージである。
　これに対し、一般に、ウエハレベルＣＳＰを作製する作製法においては、シリコンウエハの上に、絶縁層、再配線層及び封止層等を順次形成し、半田バンプを形成する。さらに、最終工程において、ウエハを所定のチップ寸法に切断することにより、パッケージ構造を備えた半導体チップを得る。
　従来の半導体装置においては、絶縁層に感光性有機膜、例えば、ポリイミド又はベンゾシクロブテン（Benzocyclobutene：ＢＣＢ）等が用いられている。また、再配線層には銅（Ｃｕ）が用いられることが多い。
　図１７に従来の半導体装置の要部の断面構成を示す。図１７に示すように、従来の半導体装置は、半導体基板１の上に複数の金属配線４が形成され、該金属配線４を覆うように絶縁膜２が設けられている。絶縁膜２の上には上層の金属配線５が設けられ、該金属配線５の上には、封止樹脂３及び半田バンプ６が形成されている。
　従来の半導体装置においては、製造プロセスにおける熱処理、例えば半田バンプ６との接続時の熱により、絶縁膜２、金属配線４、５及び半導体基板１の各層間に熱応力差が生じる。この熱応力差による物理的要因及び機械的な外力から、半田バンプ６と半導体基板１との間の接続不良等が生じ、半導体装置の信頼性が低下するという問題がある。
　そこで、図１８に示すように、金属配線１１と該金属配線１１の下の絶縁膜８との膜剥がれを防止するために、金属配線１１に楔部１３を設ける構造が提案されている（例えば、特許文献１を参照。）。このように、金属配線１１の下部に絶縁膜８に差し込む楔部１３を設けて、絶縁膜８と金属配線１１との密着性を向上させることにより、半田バンプ１２及び金属配線１１が応力等により剥離することを防ぎ、該半導体装置の信頼性を高めている。
　以上により、半田バンプ１２における、バンプシア（bump-shear）強度及びバンププル（bump-pull）強度を向上でき、半導体装置における熱膨張率の差異に起因する応力に対する信頼性を向上することができる。
特開２００４－２０７３２４号公報
　半導体装置の信頼性を高めるには、絶縁膜と金属配線、及び金属配線と半田バンプとのそれぞれの密着性を向上させる技術が重要である。特に、車載デバイス及び高電圧用途インバータに使用される半導体装置では、金属配線と半田バンプとの密着性を向上させるため、金属配線と半田バンプとの接続を通常より高温で行う必要がある。例えば、３００℃を超える温度がプロセス中の半導体装置に印加されることになる。また、絶縁膜は、一般にポリイミド又はＢＣＢ等の感光性有機膜が用いられており、該有機膜の膜質を化学的に安定化させるための高温のキュア（ｃｕｒｅ：硬化）プロセスが必要となる。
　このように、半導体装置の製造工程に高温プロセスが必要となる場合は、有機膜内に残存する溶媒及び低分子量成分がガスとして膜内から発生する。この膜内から発生したガスが金属配線を持ち上げて剥離を引き起こすことが問題となる。特許文献１に記載の半導体装置に設けられた楔部は、熱膨張率の差異に起因する応力に対しては有効であっても、有機膜内から発生するガスに対しては、該膜内にガスを閉じ込める作用をするために有効でない。
　本開示は、前記の問題を解決し、有機絶縁膜と金属配線との間のガスによる剥離を抑制して、半導体装置の信頼性を向上させることを目的とする。
　前記の目的を達成するため、本開示は、半導体装置及びその製造方法を、有機絶縁膜の一部又は金属からなる配線の一部に有機絶縁膜から発生したガスを容易に透過させる構造を設ける構成とする。
　具体的に、本開示に係る半導体装置の一態様は、半導体基板と、半導体基板の上に形成された第１の配線と、第１の配線を覆うように形成された第１の有機絶縁膜と、を備える。そして第１の有機絶縁膜の上に形成され、第１の配線と接続される接続部を有する第２の配線と、第１の有機絶縁膜の上に第２の配線を覆うように形成され、第２の配線を露出する開口部を有する第２の有機絶縁膜と、を備える。そして第２の配線の開口部からの露出部分の上に形成されたバンプと、第２の配線又は第１の有機絶縁膜と接するように形成された隧道部とを備え、平面視において、隧道部は、第２の配線と重なるように設けられている。
　本半導体装置の一態様によると、半導体装置の製造プロセスにおいて、有機絶縁膜から発生したガスが隧道部を通って、直接又は間接に半導体装置の外部に排出される。これにより、面積が比較的に大きい第２の配線の下側の領域においても、第１の有機絶縁膜から発生するガスによる第１の有機絶縁膜と第２の配線との界面の圧力が高くなることがない。従って、第１の有機絶縁膜と第２の配線又はバンプとの剥離を抑制することができる。
　一態様において、隧道部は、空洞であるか又は該空洞の少なくとも一部に第１の有機絶縁膜よりも密度が低い絶縁膜が埋められて形成されていてもよい。
　このようにすると、第１の有機絶縁膜から発生するガスは、空洞を通って又は第１の有機絶縁膜よりも密度が低い絶縁膜を通って拡散することができる。さらに、第２の配線の周辺部又は外部から第２の有機絶縁膜を拡散して、半導体装置の外部に排出することができる。
　一態様において、隧道部は、複数のライン状に形成されていてもよい。
　一態様において、隧道部は、第１の有機絶縁膜の上部に第２の配線と接して設けられていてもよい。
　一態様において、隧道部の一方の端部は、第２の配線の下方に配置されていてもよい。
　この場合に、隧道部の他方の端部は、第２の配線の外側の領域に配置されていてもよい。
　この場合に、第２の有機絶縁膜に、隧道部の他方の端部と接続され且つ隧道部から上方に向かって形成された上方隧道部をさらに備えていてもよい。
　また、一態様において、隧道部は、第２の配線の下側に第１の有機絶縁膜と接して設けられていてもよい。
　また、この場合に、隧道部は、第１の有機絶縁膜の下部に設けられ、上端部は無機絶縁膜で覆われていてもよい。
　また、この場合に、隧道部の一方の端部は、第２の配線の端部と一致するように設けられていてもよい。
　また、この場合に、隧道部は、両方の端部が第２の配線の内側に位置するように設けられていてもよい。
　また、この場合に、隧道部は、第２の配線の下部に設けられた凹部であってもよい。
　この場合に、一態様に係る半導体装置は、第２の配線を貫通し、隧道部の端部と接続され且つ隧道部から上方に向かって形成された上方隧道部をさらに備えていてもよい。
　この場合に、隧道部は、複数の平行なライン状に設けられていてもよい。
　一態様において、第２の配線の幅Ｗｍは、以下の式を満たしてもよい。
　Ｗｍ＞２×（ａｍｅｔａｌ／ａｐｏｌｙ）×Ｔｏ
（但し、ａｍｅｔａｌは、第２の配線を構成する金属の比重とし、ａｐｏｌｙは、第１の有機絶縁膜の比重とし、Ｔｏは、第１の有機絶縁膜の厚さとする。）
　本開示に係る半導体装置によると、有機絶縁膜と金属配線との間のガスによる剥離が抑制されるので、半導体装置の信頼性を向上することができる。
図１Ａは第１の実施形態に係る半導体装置の要部を示す平面図である。 図１Ｂは図１Ａに示す半導体装置のＩＢ－ＩＢ線における断面図である。 図２Ａは第１の実施形態に係る半導体装置の製造方法を示す断面図である。 図２Ｂは第１の実施形態に係る半導体装置の製造方法を示す断面図である。 図２Ｃは第１の実施形態に係る半導体装置の製造方法を示す断面図である。 図２Ｄは第１の実施形態に係る半導体装置の製造方法を示す断面図である。 図３Ａは第１の実施形態に係る半導体装置の製造方法を示す断面図である。 図３Ｂは第１の実施形態に係る半導体装置の製造方法を示す断面図である。 図３Ｃは第１の実施形態に係る半導体装置の製造方法を示す断面図である。 図３Ｄは第１の実施形態に係る半導体装置の製造方法を示す断面図である。 図４Ａは第１の実施形態に係る工程での半導体装置の平面図である。 図４Ｂは図４Ａに示す工程に係る半導体装置のIVＢ－IVＢ線における断面図である。 図５は図２Ｃ以降に示す工程における半導体装置の平面図である。 図６Ａは図２Ｃに示す工程における図５の半導体装置のＹ－Ｙ線における断面図である。 図６Ｂは図２Ｄに示す工程における図５の半導体装置のＹ－Ｙ線と対応する断面図である。 図６Ｃは図３Ａに示す工程における図５の半導体装置のＹ－Ｙ線と対応する断面図である。 図６Ｄは図３Ｂに示す工程における図５の半導体装置のＹ－Ｙ線と対応する断面図である。 図７Ａは第１の実施形態の第１変形例に係る半導体装置の要部を示す平面図である。 図７Ｂは図７Ａに示す半導体装置のVIIＢ－VIIＢ線における断面図である。 図８Ａは第１の実施形態に係る半導体装置を構成する隧道部の変形例を示す平面図である（半田バンプは省略）。 図８Ｂは第１の実施形態に係る半導体装置を構成する隧道部の別の変形例を示す平面図である（半田バンプは省略）。 図８Ｃは第１の実施形態に係る半導体装置を構成する隧道部の別の変形例を示す平面図である（半田バンプは省略）。 図９Ａは第１の実施形態の第２変形例に係る半導体装置の要部を示す平面図である。 図９Ｂは図９Ａに示す半導体装置のIXＢ－IXＢ線における断面図である。 図１０Ａは第１の実施形態の第２変形例に係る半導体装置の製造方法を示す断面図である。 図１０Ｂは第１の実施形態の第２変形例に係る半導体装置の製造方法を示す断面図である。 図１０Ｃは第１の実施形態の第２変形例に係る半導体装置の製造方法を示す断面図である。 図１０Ｄは第１の実施形態の第２変形例に係る半導体装置の製造方法を示す断面図である。 図１１Ａは第１の実施形態の第２変形例に係る半導体装置の製造方法を示す断面図である。 図１１Ｂは第１の実施形態の第２変形例に係る半導体装置の製造方法を示す断面図である。 図１１Ｃは第１の実施形態の第２変形例に係る半導体装置の製造方法を示す断面図である。 図１２Ａは第２の実施形態に係る半導体装置の要部を示す平面図である。 図１２Ｂは図１２Ａに示す半導体装置のXIIＢ－XIIＢ線における断面図である。 図１３Ａは第２の実施形態に係る半導体装置の製造方法を示す断面図である。 図１３Ｂは第２の実施形態に係る半導体装置の製造方法を示す断面図である。 図１３Ｃは第２の実施形態に係る半導体装置の製造方法を示す断面図である。 図１３Ｄは第２の実施形態に係る半導体装置の製造方法を示す断面図である。 図１４Ａは第２の実施形態の一変形例に係る半導体装置の要部を示す平面図である。 図１４Ｂは図１４Ａに示す半導体装置のXIVＢ－XIVＢ線における断面図である。 図１５は第３の実施形態に係る半導体装置の要部を示す断面図である。 図１６Ａは第３の実施形態に係る半導体装置の製造方法を示す断面図である。 図１６Ｂは第３の実施形態に係る半導体装置の製造方法を示す断面図である。 図１６Ｃは第３の実施形態に係る半導体装置の製造方法を示す断面図である。 図１６Ｄは第３の実施形態に係る半導体装置の製造方法を示す断面図である。 図１７は第１の従来例に係る半導体装置の要部を示す平面図である。 図１８は第２の従来例に係る半導体装置の要部を示す平面図である。
　（第１の実施形態）
　第１の実施形態に係る、層間絶縁膜に隧道部を有する半導体装置及びその製造方法について図面を参照しながら説明する。
　図１Ａ及び図１Ｂは第１の実施形態に係る半導体装置の要部を模式的に表している。図１Ａは半導体装置の平面図であり、図１Ｂは図１Ａに示す半導体装置のＩＢ－ＩＢ線における断面図である。
　図１Ａ及び図１Ｂに示すように、本実施形態に係る半導体装置は、半導体素子（図示せず）が形成された半導体基板１００の上に、複数の第１の金属配線１０２が形成されている。この第１の金属配線１０２は、半導体基板１００に対する通常の引き回し配線である。各第１の金属配線１０２は、図面に対して奥行き方向に配設されている。半導体基板１００の上には、第１の金属配線１０２を覆うように、第１の有機絶縁膜１０３が形成されている。第１の有機絶縁膜１０３の上には、ビア１１０ａを介して第１の金属配線１０２と接続された、パッド電極等を有する比較的に面積が大きい第２の金属配線１１０が形成されている。第１の有機絶縁膜１０３及び第２の金属配線１１０の上には、第２の金属配線１１０の上面に開口部１１２ａを有する第２の有機絶縁膜１１２が形成されている。第２の金属配線１１０の開口部１１２ａからの露出部分の上には、半田バンプ１１５が形成されている。なお、第１の金属配線１０２及び第２の金属配線１１０のそれぞれ下面には、該金属配線を銅めっきにより形成するための、例えばチタン（Ｔｉ）等からなるシード層１０１、１０７が形成されていてもよい。なお、上述したように、第２の金属配線１１０はパッド電極等の幅広の部分を有しており、第１の金属配線１０２と比べて面積が大きい。
　本実施形態においては、第１の有機絶縁膜１０３の上部に第２の金属配線１１０と接する少なくとも１つの隧道部１０３ａが形成されている。隧道部１０３ａは、第２の金属配線１１０の下面と接して設けられた空洞部である。隧道部１０３ａは、第２の金属配線１１０の下方の領域で第１の有機絶縁膜１０３から発生するガスが第２の金属配線１１０の周辺領域に移動することができる空間であればよい。従って、隧道部１０３ａは、必ずしも空洞である必要はなく、ガスが通過できれば、第１の有機絶縁膜１０３よりも密度が低い多孔質膜等の疎な膜が埋め込まれて形成されていてもよい。第１の有機絶縁膜１０３よりも密度が低い多孔質膜には、例えば、ポーラス低誘電率膜又はフロロカーボン系の低誘電率膜等を用いることができる。
　隧道部１０３ａは、複数のライン状であって、互いに並行して配置されていてもよい。各隧道部１０３ａにおける一方の端部は、第２の金属配線１１０の下方の領域に位置し、他方の端部は、第２の金属配線１１０の下方の領域の外側に位置するように設けられている。さらに、各隧道部１０３ａにおける他方の端部は、第２の有機絶縁膜１１２を半導体基板１００の上方に延びる上方隧道部１１２ｂとそれぞれ接続されている。すなわち、各隧道部１０３ａは、それぞれ接続された上方隧道部１１２ｂを介して半導体装置の外部と接続されている。従って、プロセス中の熱処理に起因して第１の有機絶縁膜１０３から発生するガスは、各隧道部１０３ａ及び各上方隧道部１１２ｂを通して半導体装置の外部に排出される。このため、複数の隧道部１０３ａの少なくとも１つは、第１の有機絶縁膜１０３における第２の金属配線の１１０の中央部分の下側の領域に設けられることが好ましい。
　ここで、第２の金属配線１１０の下に配置される第１の有機絶縁膜１０３の厚さをＴｏとし、第１の有機絶縁膜１０３の比重をａｐｏｌｙとし、第２の金属配線１１０の幅をＷｍとし、第２の金属配線１１０を構成する金属の比重をａｍｅｔａｌとすると、下記の式（１）を満たしてもよい。
　２×（ａｍｅｔａｌ／ａｐｏｌｙ）×Ｔｏ＜Ｗｍ　・・・（１）
　式（１）を満たす場合には、隧道部１０３ａ及び上方隧道部１１２ｂを設けることにより、金属配線の下層に配置された有機絶縁膜からの膜剥がれをより確実に防止することができる。
　一般に、金属配線が、パッド領域のような比較的に大きい面積を持つ金属パターンとして形成されている場合に、金属は緻密な材料であるため、熱処理により金属配線の下層に配された有機絶縁膜から発生するガスは、外部への逃げ道がない。このため、面積が比較的に大きい金属パターンの直下において、該金属パターンと有機絶縁膜との界面に溜まるガスは、高圧となり、その結果、金属配線と有機絶縁膜との間で剥離を生じる。
　そこで、本実施形態においては、熱処理に伴って有機絶縁膜から発生するガスの逃げ道として、有機絶縁膜の上部に金属配線の下面と接するように隧道部を設ける。例えば、有機絶縁膜として、膜厚が１０μｍのポリイミドとし、金属配線として、銅からなる配線を考える。この場合、ポリイミドの比重が約１．５であり、銅の比重が約９であることから、上記の式（１）により、Ｗｍが約１２０μｍ以上の場合に、金属配線の膜剥がれを防止するための隧道部１０３ａを設ける。
　（製造方法）
　以下、第１の実施形態に係る半導体装置の製造方法について図２Ａ～図２Ｄ、図３Ａ～図３Ｄ及び図４Ａ、図４Ｂを参照しながら説明する。なお、図４Ａは工程での半導体装置の平面図を示し、図４Ｂは図４Ａに示す工程に係る半導体装置のIVＢ－IVＢ線における断面図を示す。
　まず、図２Ａに示すように、半導体素子（図示せず）が形成された半導体基板１００の上に、絶縁膜（図示せず）を形成する。その後、形成した絶縁膜の上に、例えば、スパッタ法により、厚さが約３００ｎｍの第１のシード層１０１を堆積する。続いて、リソグラフィ法により、第１のシード層１０１の上に、第１の金属配線１０２の複数の形成領域を開口するレジストパターン（図示せず）を形成する。その後、めっき法により、厚さが約５μｍの第１の金属配線１０２を形成する。続いて、レジストパターンを除去し、ウェットエッチングにより、第１のシード層１０１の第１の金属配線１０２から露出する部分を除去する。ここで、第１のシード層１０１にはチタンを用い、第１の金属配線１０２には銅を用いることができる。なお、第１のシード層１０１は、窒化チタン（ＴｉＮ）等であってもよい。また、第１の金属配線１０２は、銅に限られず、導電体であるアルミニウム（Ａｌ）、金（Ａｕ）若しくは銀（Ａｇ）又はこれらの合金等を用いることができる。
　次に、図２Ｂに示すように、半導体基板１００及び第１の金属配線１０２の上に、第１の有機絶縁膜１０３を塗布する。例えば、第１の有機絶縁膜１０３には、感光性シロキサン樹脂を用いることができる。スピンコート法により、厚さが１２μｍの感光性シロキサン樹脂を塗布し、１２０℃の温度でポストベーク（Post Apply Bake：ＰＡＢ）を行う。その後、水銀灯によるｉ線露光を選択的に行う。続いて、濃度が２．３８％の水酸化テトラメチルアンモニウム（ＴＭＡＨ）現像液を用いたパドル現像法により現像を行って、被露光部を除去する。これにより、少なくとも１本の第１の金属配線１０２の上面を露出する、幅が約１５μｍの開口部１０３ｂを得る。その後、キュア炉にて、温度が約３２０℃で６０分間程度のキュアを行って、第１の有機絶縁膜１０３を硬化する。ここで、感光性有機樹脂は、シロキサン樹脂に代えて、ポリイミド、フェノール、ポリベンゾオキサゾール（ＰＢＯ）又はＢＣＢ等の有機樹脂であってもよい。
　次に、図２Ｃに示すように、第１の有機絶縁膜１０３の上であって、第２の金属配線のパッド形成領域を含む領域に、ｉ線露光によりレジストパターン１０５を形成する。当該レジストパターンは、それぞれの幅が約１μｍの複数の開口部１０５ａを有する。なお、ここでは、複数の開口部１０５ａを第１の金属配線１０２の上側に形成したが、開口部１０５ａは、必ずしも第１の金属配線１０２の上側に形成する必要はない。その後、形成したレジストパターン１０５から露出する第１の有機絶縁膜１０３の表面を約１μｍだけアッシングする。これにより、第１の有機絶縁膜１０３におけるレジストパターン１０５の各開口部１０５ａから露出する領域に、幅がそれぞれ約１μｍの溝部１０３ｃを形成する。この後、形成された各溝部１０３ｃの少なくとも一部に、第１の有機絶縁膜１０３よりも密度が低い疎な膜を埋め込んでもよい。
　ここで、図５に図２Ｃの工程以降における半導体装置の平面構成を示す。図５のＸ－Ｘ線における断面が図２Ｃ、図２Ｄ及び図３Ａ～図３Ｄに相当する。また、図６Ａ～図６Ｄに図５のＹ－Ｙ線における断面構成を示す。なお、図６Ａ～図６Ｄは、順に図２Ｃ、図２Ｄ、図３Ａ及び図３Ｂの各工程に対応する図５のＹ－Ｙ線における断面構成である。図２Ｃ、図５及び図６Ａに示すように、幅が約１μｍの複数の溝部１０３ｃを互いに平行に形成する。
　レジストパターン１０５を除去した後、図２Ｄ及び図６Ｂに示すように、スパッタ法により、厚さが３００ｎｍのＴｉからなる第２のシード１０７層を堆積する。このとき、スパッタ角度に約１５°の傾きを持たせる。図２Ｄに対しては奥行き方向、すなわち溝部１０３ｃの長辺方向に対して垂直な方向に傾きを持たせる。このようにすると、アッシングによって開口部１０５ａを通して形成した溝部１０３ｃの幅は、それぞれ１μｍと微細にできる。そのため、幅が小さい溝部１０３ｃに対して斜めの方向からスパッタを行うことにより、各溝部１０３ｃの底部にまで、第２のシード層７が堆積されることがない。従って、後工程で行う銅めっきによって、溝部１０３ｃに金属配線が形成されることがない。
　次に、図３Ａ及び図６Ｃに示すように、リソグラフィ法により、第２のシード層１０７の上に、第２の金属配線の形成領域に開口部１０８ａを有するレジストパターン１０８を形成する。
　次に、図３Ｂ及び図６Ｄに示すように、電解めっき法により、レジストパターン１０８の開口部１０８ａに銅を埋め込み、厚さが約５μｍの銅からなる第２の金属配線１１０を得る。その後、レジストパターン１０８を除去する。
　次に、図３Ｃに示すように、酸性溶液を用いたウェットエッチング法により、第２のシード層１０７の第２の金属配線１１０から露出する部分を除去する。これにより、銅が埋め込まれていない各溝部１０３ｃから、それぞれ隧道部１０３ａを形成することができる。ここで、各隧道部１０３ａは空洞としているが、該隧道部１０３ａには、例えば、多孔質膜のような疎な膜が埋め込まれていてもよい。すなわち、隧道部１０３ａの一部に疎な膜が埋め込まれていたとしても、複数の隧道部１０３ａの全体が第１の有機絶縁膜１０３に対して疎な膜であればよい。このようにすることで、複数の隧道部１０３ａに、第１の有機絶縁膜１０３から発生するガスを半導体装置の外部に排出する機能を持たせることができる。
　次に、図３Ｄに示すように、スピンコート法により、第１の有機絶縁膜１０３の上に第２の金属配線１１０を覆うように、厚さが約１２μｍの第２の有機絶縁膜１１２を塗布する。第２の有機絶縁膜１１２には、例えば、感光性シロキサン樹脂を用いる。その後、第２の有機絶縁膜１１２に対して約１２０℃の温度でポストベークを行い、続いて、ｉ線露光を選択的に行う。その後、濃度が２．３８％のＴＭＡＨ現像液を用いて、パドル現像法により露光領域を除去する。このようにして、第２の金属配線１１０を露出する開口部１１２ａと、各隧道部１０３ａと接続され、かつ径が約５μｍの上方隧道部１１２ｂとが形成される。第２の金属配線１１０の開口部１１２ａからの露出領域は、半田バンプとの接続用のパッド領域であって、例えばその幅は約６００μｍ×６００μｍである。
　続いて、パターニングされた第２の有機絶縁膜１１２に、温度が約３２０℃で６０分間程度のキュアを行って、第２の有機絶縁膜１１２を硬化させる。ここで、第２の有機絶縁膜１１２に高温のキュアを行うと、第１の有機絶縁膜１０３中の低分子成分及び残留している溶媒が揮発してガスが発生する。図３Ｄに示すように、第２の金属配線１１０を半田バンプとの接続パッドとして用いる場合は、上述したように、該パッド領域の面積は、他の金属配線と比較して大きい。従って、面積が比較的に大きい第２の金属配線１１０の下側の第１の有機絶縁膜１０３から発生したガスは逃げ場がなく、第２の金属配線１１０の下側に溜まる。このため、第２の金属配線１１０と第１の有機絶縁膜１０３との界面では、溜まったガスの圧力が高まる。その結果、金属配線１１０下の有機膜１０３と金属配線１１０で剥離が生じる。本実施形態においては、第１の有機絶縁膜１０３における第２の金属配線１１０の下側の領域に複数の隧道部１０３ａを設け、且つ第２の有機絶縁膜１１２における第２の金属配線１１０の外側に複数の上方隧道部１１２ｂを設けている。これにより、第１の有機絶縁膜１０３から発生したガスが第２の金属配線１１０の下側の領域から各隧道部１０３ａ及び各上方隧道部１１２ｂを通って外部に排出される。これにより、第２の金属配線１１０と第１の有機絶縁膜１０３との剥離が生じにくくなって、半導体装置の信頼性を確保することができる。
　次に、図４Ａ及び図４Ｂに示すように、第２の有機絶縁膜１１２の開口部１１２ａから露出する領域の上に、半田バンプ１１５を形成する。ここで、高い信頼性が要求される車載用の半導体装置及び産業向けの高耐圧インバータ装置等の場合は、半田バンプの形成に、例えば約３５０℃の温度で６０分間程度の熱処理を行う高温半田プロセスが用いられる。このとき、半導体基板１００が第２の有機絶縁膜１１２のキュア温度以上の温度にさらされることによって、第２の金属配線１１０の下側の第１の有機絶縁膜１０３からガスがさらに発生する。この高温半田プロセスにおいて発生したガスは、第２の金属配線１１０の下側に接して設けられた複数の隧道部１０３ａ及び上方隧道部１１２ｂを通して、第２の有機絶縁膜１１２の上面から半導体装置の外部に排出される。このため、本実施形態に係る半導体装置において、第１の有機絶縁膜１０３と第２の金属配線１１０との剥離が抑制された信頼性が高い半導体装置を得ることができる。
　（第１の実施形態の第１変形例）
　第１の実施形態の第１変形例を図７Ａ及び図７Ｂに示す。図７Ａは半導体装置の平面図であり、図７Ｂは図７Ａに示す半導体装置のVIIＢ－VIIＢ線における断面図である。
　本変形例においては、第１の実施形態と同一の構成部材には同一の符号を付すことにより、その説明を簡略化する。これは、第２の実施形態及び第３の実施形態においても同様である。図７Ｂに示すように、半導体装置に設ける複数の隧道部１０３ａは、第２の金属配線１１０の下側の領域にのみ形成されていてもよい。すなわち、各隧道部１０３ａの両端部が、平面視で、第２の金属配線１１０の下側の領域に収まるように内側に設けられていてもよい。従って、各隧道部１０３ａには、上方隧道部１１２ｂが設けられていなくてもよい。このような構成であっても、各隧道部１０３ａは空洞であるか、又は第１の有機絶縁膜１０３よりも疎な膜を用いて形成されているため、各隧道部１０３ａの内部にガスを溜めることができる。また、第１の有機絶縁膜１０３から発生したガスは、各隧道部１０３ａを通って第２の金属配線１１０の端部の方向に移動する。移動したガスは、第１の有機絶縁膜１０３及び第２の有機絶縁膜１１２の内部を拡散して通過することができるので、半導体装置の外部に排出することができる。
　このように、第１変形例に係る半導体装置においては、各隧道部１０３ａの内部にガスを一時的に溜めることができる。そのため、例えば、第１の有機絶縁膜１０３と面積が比較的に大きい第２の金属配線１１０との界面に溜まるガスが高圧とはならない。それにより、第１の有機絶縁膜１０３の上に形成された、面積が比較的に大きい第２の金属配線１１０の膜剥がれを抑制することができる。
　（隧道部の他の変形例）
　図８Ａ～図８Ｃは第１の実施形態に係る半導体装置を構成する隧道部の変形例を示す平面図である。なお、図８Ａ～Ｃにおいて半田バンプは省略している。
　図８Ａ～図８Ｃに示すように、隧道部１０３ａの平面形状は、直線状のストライプに限られず、任意の形状であってもよい。なお、図８Ａ～図８Ｃにおいては、半田バンプは図示していない。また、各隧道部１０３ａの幅は約１μｍである。
　例えば、図８Ａに示すように、複数の隧道部１０３ａは、第２の金属配線１１０の下側の領域においてそれぞれ分断されていてもよい。
　また、図８Ｂに示すように、複数の隧道部１０３ａは、互いに交差していてもよい。さらに、複数の隧道部１０３ａのうちの少なくとも１本は、第２の金属配線１１０の下側の領域の外側にまで延びて形成されていてもよい。
　また、図８Ｃに示すように、各隧道部１０３ａは、第２の金属配線１１０の下方領域において、同心で環状に配置されていてもよい。
　各変形例に係る隧道部１０３ａは、いずれの場合も、第１の有機絶縁膜１０３よりも密度が低い疎な膜か又は空洞であり、第２の金属配線１１０の下面と接して形成される。このため、面積が比較的に大きい第２の金属配線１１０の中央部付近の下方において、第１の有機絶縁膜１０３から発生したガスは、各隧道部１０３ａを通って第２の金属配線１１０の端部に拡散することができる。第２の金属配線１１０の端部に拡散したガスは、第１の有機絶縁膜１０３及び第２の有機絶縁膜１１２を拡散して半導体装置の外部に排出される。なお、複数の隧道部１０３ａは、平面視において、面積が比較的に大きい第２の金属配線１１０の内側の領域を通るように配置するとよい。より好ましくは、複数の隧道部１０３ａのうちの少なくとも１本は、第２の金属配線１１０の中央部の下側の領域を通るように配置するとよい。
　（第１の実施形態の第２変形例）
　以下、第１の実施形態の第２の変形例に係る半導体装置について図９Ａ及び図９Ｂを参照しながら説明する。図９Ａは半導体装置の平面図であり、図９Ｂは図９Ａに示す半導体装置のIXＢ－IXＢ線における断面図である。
　図９Ａ及び図９Ｂに示すように、第２変形例に係る半導体装置においては、複数の隧道部１０３ａが第１の金属配線１０２同士の間の領域に設けられている。また、複数の隧道部１０３ａは、第１の有機絶縁膜１０３を半導体基板１００の主面に垂直な方向に貫通するように設けられている。また、各隧道部１０３ａの両端部は、第２の金属配線１１０の内側の領域に留まるように配置されている。
　さらに、本変形例においては、第１の有機絶縁膜１０３と複数の隧道部１０３ａを覆うように、無機絶縁膜１０４が形成されている。該無機絶縁膜１０４には、例えば、酸化シリコン（ＳｉＯ２）又は窒化シリコン（ＳｉＮ）等を用いることができる。後述するように、無機絶縁膜１０４は、各隧道部１０３ａの上端の開口部をそれぞれ塞ぐことができる程度の膜厚であればよい。
　無機絶縁膜１０４の上には、第１の有機絶縁膜１０３と同等の材料からなる第３の有機絶縁膜１０６が形成されている。従って、第３の有機絶縁膜１０６は、第１の有機絶縁膜１０３の一部と見なすことができる。第３の有機絶縁膜１０６において、第２の金属配線１１０のビア１１０ａと第１の金属配線１０２との接続部分は除去されている。
　なお、本変形例に係る複数の隧道部１０３ａの延伸方向は、図１Ａに示した複数の隧道部１０３ａの延伸方向に対して９０°ずれているが、図１Ａと同一の方向に配設されていてもよい。また、複数の隧道部１０３ａは、面積が比較的に大きい第２の金属配線１１０の下側の領域のどの位置に形成されていてもよい。また、各隧道部１０３ａの形状は、図８Ａ～図８Ｃに示したように、任意の平面形状であってもよい。
　第２変形例に係る半導体装置によると、面積が比較的に大きい第２の金属配線１１０の中央部付近で、且つその下側の領域に位置する第１の有機絶縁膜１０３及び第３の有機絶縁膜１０６から発生するガスは、各隧道部１０３ａを通って、第２の金属配線１１０の端部の方向に拡散する。その結果、第２の金属配線１１０の端部から、第１の有機絶縁膜１０３、第３の有機絶縁膜１０６及び第２の有機絶縁膜１１２を拡散して半導体装置の外部にガスを排出することができる。これにより、第３の有機絶縁膜１０６と第２の金属配線１１０との界面に存在するガスが高圧とはならず、第３の有機絶縁膜１０６の直上に形成された面積が比較的に大きい第２の金属配線１１０の膜剥がれを防止することができる。
　（製造方法）
　以下、第１の実施形態の第２変形例に係る半導体装置の製造方法について図１０Ａ～図１０Ｄ及び図１１Ａ～図１１Ｃを参照しながら説明する。
　まず、図１０Ａに示すように、半導体素子（図示せず）が形成された半導体基板１００の上に、絶縁膜（図示せず）を形成する。その後、第１の実施形態と同様に、形成した絶縁膜の上に、例えば、Ｔｉからなる複数の第１のシード層１０１と、Ｃｕからなる複数の第１の金属配線１０２とを順次形成する。
　次に、図１０Ｂに示すように、スピンコート法により、半導体基板１００の上に第１の金属配線１０２を覆うように第１の有機絶縁膜１０３を塗布する。続いて、リソグラフィ法により、少なくとも１本の第１の金属配線１０２を露出するための開口部１０３ｂと、互いに隣接する第１の金属配線１０２同士の間の領域に位置する複数の開口部１０３ｄとを設けるためのレジストパターン（図示せず）を形成する。続いて、形成したレジストパターンをマスクとして第１の有機絶縁膜１０３をエッチングする。このエッチングにより、第１の有機絶縁膜１０３に、少なくとも１本の第１の金属配線１０２を露出する開口部１０３ｂと、第１の金属配線１０２同士の間に互いに並行して延びる複数の開口部１０３ｄとを設ける。ここで、第１の金属配線１０２を露出する開口部１０３ｂは、幅が約１５μｍの方形状である。また、第１の有機絶縁膜１０３における第１の金属配線１０２同士の間の領域に設けた複数の開口部１０３ｄのそれぞれの幅は、約１μｍのライン状である。その後、温度が３２０℃で６０分間程度のキュアを行って、第１の有機絶縁膜１０３を硬化させる。
　次に、図１０Ｃに示すように、スパッタ角度として半導体基板１００の主面の角度を１５°だけ傾けたスパッタ法により、複数の開口部１０３ｄが形成された第１の有機絶縁膜１０３の上に、例えば３０ｎｍの厚さの酸化シリコンからなる無機絶縁膜１０４を堆積する。このとき、スパッタ角度を付与する方向は、ライン状の各開口部１０３ｄの長手方向に対して垂直な方向とする。このように、スパッタに角度を付与することにより、各開口部１０３ｄは、それぞれ開口幅が十分に小さいため、無機絶縁膜１０４にピンチオフが生じる。すなわち、各開口部１０３ｄの上端部は、無機絶縁膜１０４によって塞がれるため、無機絶縁膜１０４は各開口部１０３ｄの内部に進入しない。なお、無機絶縁膜１０４は、酸化シリコンに代えて、例えば、窒化シリコン等を用いることができる。
　次に、図１０Ｄに示すように、堆積した無機絶縁膜１０４の上に、第３の有機絶縁膜１０６を堆積する。このとき、第１の有機絶縁膜１０３の複数の開口部１０３ｄは、無機絶縁膜１０４によって塞がれているため、各開口部１０３ｄに第３の有機絶縁膜１０６が充填されることはない。これにより、第１の金属配線１０２を覆う第１の有機絶縁膜１０３を上下方向に貫通する複数の隧道部１０３ａを、その上方に比較的に幅が広い第２の金属配線１１０の形成領域に設けることができる。その後、リソグラフィ法及びその後の現像により、第３の有機絶縁膜１０６における第１の有機絶縁膜１０３の開口部１０３ｂが形成された位置に、ビア１１０ａを設けるための開口部１０６ａを形成する。
　次に、図１１Ａに示すように、無機絶縁膜１０４における開口部１０６ａから露出する部分をアッシングにより除去する。これにより、無機絶縁膜１０４には、第１の金属配線１０２を露出する開口部１０４ａが形成される。
　図１１Ｂに示すように、この後は、第１の実施形態と同様に、第２のシード層１０７及び第２の金属配線１１０を形成し、続いて、図１１Ｃに示すように、開口部１１２ａを有する第２の有機絶縁膜１１２を形成する。
　次に、第２の金属配線１１０における第２の有機絶縁膜１１２の開口部１１２ａから露出する領域の上に、半田バンプ１１５を形成して、図９Ａおよび図９Ｂに示す半導体装置を得る。
　図１１Ｃにおいては、第２の有機絶縁膜１１２に対して、例えば、温度が約３２０℃で６０分間程度のキュアを行う。このとき、第１の有機絶縁膜１０３及び第３の有機絶縁膜１０６からガスが発生する。各隧道部１０３ａは空洞であるか、又は有機絶縁膜よりも疎な膜によって形成されている。そのため、面積が比較的に大きい第２の金属配線１１０の中央部付近において各有機絶縁膜１０３、１０６から発生するガスは、各隧道部１０３ａを通って第２の金属配線１１０の端部の方向に拡散する。さらに、第２の金属配線１１０の端部に拡散したガスは、第２の金属配線１１０の端部から各有機絶縁膜１０３、１０６及び１１２を拡散して半導体装置の外部に排出することができる。これにより、第３の有機絶縁膜１０６と第２の金属配線１１０との界面に溜まるガスは高圧とはならず、従って、第３の有機絶縁膜１０６の直上に形成された面積が比較的に大きい第２の金属配線１１０の膜剥がれを防止することができる。
　（第２の実施形態）
　以下、第２の実施形態に係る、金属配線に隧道部を有する半導体装置及びその製造方法について図面を参照しながら説明する。
　図１２Ａ及び図１２Ｂは第２の実施形態に係る例示的半導体装置の要部を模式的に表している。図１２Ａは半導体装置の平面図であり、図１２Ｂは図１２Ａに示す半導体装置のXIIＢ－XIIＢ線における断面図である。
　図１２Ａ及び図１２Ｂに示すように、第２の実施形態に係る半導体装置の第１の実施形態に係る半導体装置との違いは、第２の実施形態に係る隧道部１１０ｂが、第１の有機絶縁膜１０３と第２の金属配線１１０との間の領域に設けられている点である。より具体的には、第２の金属配線１１０の下部に、該第２の金属配線１１０の凹部として設けられている点である。複数の隧道部１１０ｂは、互いに並行して延びるライン状に設けられている。
　さらに、各隧道部１１０ｂは、その一方の端部が平面視で第２の金属配線１１０の内側に位置すると共に、その他方の端部が第２の金属配線１１０の端部（側部）と一致するように配置されている。すなわち、隧道部１１０ｂの他方の端部（開口端）は、第２の金属配線１１０の内部で終端せずに、第２の有機絶縁膜１１２と対向している。
　なお、上述したように、各隧道部１１０ｂの両端部が共に、第２の金属配線１１０の対向する側面と一致している必要はない。すなわち、各隧道部１１０ｂの一端部が第２の金属配線１１０のいずれか一方の側面と一致していればよい。また、図１２Ａに示すように、複数の隧道部１１０ｂの開口端が、第２の金属配線１１０に交互に設けられていてもよい。
　第２の実施形態に係る半導体装置によると、面積が比較的に大きい第２の金属配線１１０の下側の領域であって、プロセス中の第１の有機絶縁膜１０３から発生したガスは、各隧道部１１０ｂを通って、第２の金属配線１１０の両端部の方向に拡散する。すなわち、第２の金属配線１１０の両端部から第１の有機絶縁膜１０３を拡散して半導体装置の外部に排出することができる。このため、第１の有機絶縁膜１０３と第２の金属配線１１０との界面に存在するガスが高圧とはならないので、第１の有機絶縁膜１０３の直上に形成され、面積が比較的に大きい第２の金属配線１１０の膜剥がれを防止することができる。
　（製造方法）
　以下、第２の実施形態に係る半導体装置の製造方法について図１３Ａ～図１３Ｄを参照しながら説明する。
　まず、図１３Ａに示すように、半導体素子（図示せず）が形成された半導体基板１００の上に、絶縁膜（図示せず）を形成する。その後、第１の実施形態と同様に、形成した絶縁膜の上に、例えば、Ｔｉからなる複数の第１のシード層１０１と、Ｃｕからなる複数の第１の金属配線１０２とを順次形成する。続いて、スピンコート法により、半導体基板１００の上に第１の金属配線１０２を覆うように第１の有機絶縁膜１０３を塗布する。続いて、リソグラフィ法により、少なくとも１本の第１の金属配線１０２を露出する開口部１０３ｂを設けるためのレジストパターン（図示せず）を形成する。レジストパターンには、必要なキュアを施す。続いて、形成したレジストパターンをマスクとして第１の有機絶縁膜１０３をエッチングして、第１の有機絶縁膜１０３に少なくとも１つの開口部１０３ｂを設ける。その後、レジストパターンを除去する。
　続いて、第１の有機絶縁膜１０３の上の開口部１０３ｂを除く領域で、且つ、第２の金属配線１１０の形成領域に、ライン状に延びる酸化シリコンからなる複数の犠牲膜１１１を形成する。具体的には、スパッタ法により、第１の有機絶縁膜１０３の上の全面にシリコン酸化膜を形成する。続いて、公知のリソグラフィ工程及びエッチング工程により、シリコン酸化膜から、隧道部形成領域に形成パターンを持つ犠牲膜１１１を形成する。ここで、犠牲膜１１１の厚さは約１００ｎｍである。なお、犠牲膜１１１は、酸化シリコンに限られず、例えば、窒化シリコン等の絶縁膜であってもよい。
　次に、図１３Ｂに示すように、犠牲膜１１１を含む第１の有機絶縁膜１０３の上に、Ｔｉからなる第２のシード層１０７を堆積する。続いて、リソグラフィ法により、堆積した第２のシード層１０７の上に、第２の金属配線形成領域を開口部に持つレジストパターン（図示せず）を形成する。その後、めっき法により、レジストパターンをマスクとして、Ｃｕからなる第２の金属配線１１０を形成する。その後、不要となったレジストパターンをアッシング等によって除去する。さらに、第２の金属配線１１０を除く領域に残存する第２のシード層１０７を除去する。
　次に、図１３Ｃに示すように、ウェットエッチング法により、第１の有機絶縁膜１０３の上で、且つ第２の金属配線１１０の下部に形成された犠牲膜１１１を除去する。これにより、第２の金属配線１１０の下部に、それぞれが隧道部１１０ｂとなる複数の凹部を形成する。ここで、酸化シリコンからなる犠牲膜１１１の除去には、濃度が約０．０６％のフッ酸（ＨＦ）水溶液を用いる。このとき、第２の金属配線１１０と各隧道部１１０ｂとの間に存在する第２のシード層１０７は除去されずに、第２の金属配線１１０の下面に残存する。
　次に、図１３Ｄに示すように、スピンコート法により、第２の金属配線１１０を含む第１の有機絶縁膜１０３の上に、第２の有機絶縁膜１１２を堆積する。続いて、リソグラフィ法により、第２の金属配線１１０におけるパッド形成領域を露出する開口部１１２ａを形成する。その後、第２の有機絶縁膜１１２に必要なキュアを施す。続いて、第２の金属配線１１０における第２の有機絶縁膜１１２の開口部１１２ａから露出する領域の上に、半田バンプ１１５を形成する。
　本製造方法においては、第２の有機絶縁膜１１２をキュアする際、及び半田バンプ１１５を形成する際に、半導体装置に加わる熱によって、第１の有機絶縁膜１０３及び第２の有機絶縁膜１１２からガスが発生する。該有機絶縁膜１０３及び１１２から発生したガスは、各隧道部１１０ｂを通して外部に排出される。そのため、第２の金属配線１１０の下側に位置する第１の有機絶縁膜１０３から発生するガスに起因する第２の金属配線１１０の第１の有機絶縁膜１０３からの剥離を抑制することができる。
　（第２の実施形態の一変形例）
　以下、第２の実施形態の一変形例に係る半導体装置について図１４Ａ及び図１４Ｂを参照しながら説明する。図１４Ａは半導体装置の平面図であり、図１４Ｂは図１４Ａに示す半導体装置のXIVＢ－XIVＢ線における断面図である。
　図１４Ａ及び図１４Ｂに示すように、本変形例に係る半導体装置を構成する隧道部１１０ｂは、その両端部が、平面視で第２の金属配線１１０の内側の領域に位置するように配置される。第２の実施形態に係る半導体装置の場合は、犠牲膜１１１をウェットエッチングによって除去する際に、該犠牲膜１１１が第２の金属配線１１０の側面から露出している必要がある。
　これに対し、犠牲膜１１１が第２の金属配線１１０の側面から露出しない本変形例においては、例えば、第２の金属配線１１０の上面から犠牲膜１１１に達するピンホールを形成し、犠牲膜１１１を該ピンホールから露出させる方法を採る。ピンホールは、例えばレーザ法又はリソグラフィ法により形成することができる。このように、犠牲膜１１１を第２の金属配線１１０に設けたピンホールから露出することによって、該犠牲膜１１１をウェットエッチングによって除去することができる。また、形成されたピンホールは、隧道部１１０と垂直な方向に接続される上方隧道部１１０ｃとなる。
　（第３の実施形態）
　以下、第３の実施形態に係る、金属配線に隧道部を有する半導体装置及びその製造方法について図面を参照しながら説明する。
　図１５は第３の実施形態に係る半導体装置の要部を模式的に表している。
　図１５に示すように、第３の実施形態に係る半導体装置の第２の実施形態に係る半導体装置との違いは、隧道部１１０ｂの形状及び形成位置である。すなわち、本実施形態に係る複数の隧道部１１０ｂは、第２の金属配線１１０を上下方向（半導体基板１００の主面に垂直な方向）に貫通して設けられている。
　さらに、第２の金属配線１１０に設けられた複数の隧道部１１０ｂは、平面視で、半田バンプ１１５と重なる領域に配置されており、各隧道部１１０ｂには、半田バンプ１１５を形成する材料が埋め込まれている。後述するように、本実施形態に係る隧道部１１０ｂは、半田バンプの製造プロセスよりも前の工程において、第１の有機絶縁膜１０３から発生するガスを外部に排出することができる。
　（製造方法）
　以下、第３の実施形態に係る半導体装置の製造方法について図１６Ａ～図１６Ｄを参照しながら説明する。
　まず、図１６Ａに示すように、半導体素子（図示せず）が形成された半導体基板１００の上に、絶縁膜（図示せず）を形成する。その後、第１の実施形態と同様に、形成した絶縁膜の上に、例えば、Ｔｉからなる複数の第１のシード層１０１と、Ｃｕからなる複数の第１の金属配線１０２とを順次形成する。続いて、スピンコート法により、半導体基板１００の上に第１の金属配線１０２を覆うように第１の有機絶縁膜１０３を塗布する。続いて、リソグラフィ法により、少なくとも１本の第１の金属配線１０２を露出する開口部１０３ｂを設けるためのレジストパターン（図示せず）を形成する。レジストパターンには、必要なキュアを施す。続いて、形成したレジストパターンをマスクとして第１の有機絶縁膜１０３をエッチングして、第１の有機絶縁膜１０３に少なくとも１つの開口部１０３ｂを設ける。その後、レジストパターンを除去する。続いて、第１の有機絶縁膜１０３の上に、厚さが約３０ｎｍのＴｉからなる第２のシード層１０７を堆積する。続いて、リソグラフィ法により、堆積した第２のシード層１０７の上に、厚さが約７μｍのレジストパターン１０９を形成する。ここで、レジストパターン１０９は、第２の金属配線１１０の形成領域を開口する開口パターンを含み、該開口パターンの内側のバンプ形成領域には、複数の隧道部１１０ｂを形成するためのドット状パターンを含む。
　次に、図１６Ｂに示すように、レジストパターン１０９をマスクとして、Ｃｕめっきを行って、Ｃｕからなる第２の金属配線１１０を形成する。
　次に、図１６Ｃに示すように、不要となったレジストパターン１０９を除去し、その後、第１の有機絶縁膜１０３上に露出する第２のシード層１０７を除去する。このとき、第２の金属配線１１０におけるバンプ形成領域には、該第２の金属配線１１０を上下方向に貫通する複数の隧道部１１０ｂが形成される。各隧道部１１０ｂの径は、それぞれ約３μｍである。
　本実施形態においては、各隧道部１１０ｂを、めっき法によって第２の金属配線１１０と同時に形成したが、これに限られない。例えば、第２の金属配線１１０を形成した後に、形成された第２の金属配線１１０に対してレーザエッチングにより各隧道部１１０ｂを形成してもよい。また、第２の金属配線１１０を形成した後に、通常のリソグラフィ工程と、ドライエッチング又はウェットエッチング工程とによって各隧道部１１０ｂを形成してもよい。
　次に、図１６Ｄに示すように、第１の有機絶縁膜１０３の上に、第２の金属配線１１０を覆う第２の有機絶縁膜１１２を形成する。続いて、第２の有機絶縁膜１１２のパッド形成領域に開口部１１２ａを形成する。その後、第２の有機絶縁膜１１２に必要なキュアを施す。続いて、第２の金属配線１１０の上のパッド形成領域に半田バンプ１１５を形成する。このとき、半田バンプ１１５の形成材料が各隧道部１１０ｂを充填する。但し、半田バンプ１１５の形成材料は、必ずしも隧道部１１０ｂを充填しなくてもよい。
　第３の実施形態に係る構成では、半田バンプ１１５を形成した後に加熱プロセスによって第１の有機絶縁膜１０３からガスが発生しても、発生したガスを排出する経路である各隧道部１１０ｂは半田バンプ１１５の形成材料によって埋められており、ガスの排出経路がない。しかしながら、半田バンプ１１５を形成する前工程の第２の有機絶縁膜１１２に対するキュア工程では、第２の金属配線１１０に形成された各隧道部１１０ｂには、半田バンプ１１５の形成材料が埋められていない。このため、第１の有機絶縁膜１０３から発生するガスを各隧道部１１０ｂから排出することができる。
　具体的には、第２の有機絶縁膜１１２に対するキュア温度を、半田バンプ１１５の形成温度よりも高くすることにより、第２の有機絶縁膜１１２のキュア工程において第１の有機絶縁膜１０３から発生するガスを、各隧道部１１０ｂを通してあらかじめ排出しておくことが可能となる。これにより、半田バンプ１１５の形成時における第１の有機絶縁膜１０３と第２の金属配線１１０との膜剥がれを防ぐことが可能となる。
　なお、通常の半田バンプ形成工程においては、半導体基板の上に半田バンプを熱によって順次密着させる方法が採られる場合が多い。このような場合、半導体基板のすべての半田バンプの形成が完了するには、６０分以上の時間を要することがある。この間、例えば、各有機絶縁膜は３５０℃程度の高温にさらされることになる。
　従って、本実施形態のように、半田バンプ１１５を形成した後に、複数の隧道部１１０ｂのほぼすべてが埋まるとしても、第２の有機絶縁膜１１２のキュア時に第１の有機絶縁膜１０３から発生するガスをあらかじめ外部に排出しておくことができる。したがって、面積が比較的に大きい第２の金属配線１１０と第１の有機絶縁膜１０３との剥離を抑制することができる。
　なお、第１の有機絶縁膜１０３から発生したガスが各隧道部１１０ｂを通過するには、第２の金属配線１１０に設ける各隧道部１１０ｂは、第１の有機絶縁膜１０３に開口端を持つ必要がある。また、各隧道部１１０ｂの平面形状はホール状としたが、任意の形状を採ることができる。
　以上説明したように、第１の実施形態及びその変形例においては、有機絶縁膜に隧道部を設け、第２の実施形態及びその変形例並びに第３の実施形態においては、金属配線に隧道部を設けたが、隧道部は有機絶縁膜及び金属配線の少なくとも一方に設ければよい。本開示の隧道部は、空洞であるか又は有機絶縁膜よりも密度が低い疎な膜により形成されており、該隧道部を介して有機絶縁膜から発生するガスが外部に排出される。このため、有機絶縁膜から金属配線が剥離することを抑止することができる。
　一般に、ポリイミド、ＢＣＢ、シロキサン、フェノール及びＰＢＯ等の有機絶縁膜は、キュア温度以上の温度が加わると、低分子量成分及び架橋剤の一部等が揮発する。有機絶縁膜から発生するガスは、該有機絶縁膜の上に配置された金属膜のような密度が高い膜を透過することができない。このため、金属膜と有機絶縁膜との間でガスの圧力が高まることにより、金属膜と有機膜との間で剥離が生じる。
　本開示は、上述したように、金属配線と有機絶縁膜との界面に隧道部を形成することにより、該隧道部を通して有機絶縁膜から発生するガスを排出できることから、有機絶縁膜を用い、熱処理にさらされる半導体装置の全般に有効である。
　本開示に係る半導体装置は、有機絶縁膜がプロセス中の高温にさらされる半導体装置の信頼性を高めることができ、車載用途等の高信頼性が求められる半導体装置、又はインバータ装置等の高耐圧向け半導体装置等に有用である。
１００　　半導体基板
１０１　　第１のシード層
１０２　　第１の金属配線（第１の配線）
１０３　　第１の有機絶縁膜
１０３ａ　隧道部
１０３ｂ　開口部
１０３ｃ　溝部
１０３ｄ　開口部
１０４　　無機絶縁膜
１０４ａ　開口部
１０５　　レジストパターン
１０５ａ　開口部
１０６　　第３の有機絶縁膜
１０６ａ　開口部
１０７　　第２のシード層
１０８　　レジストパターン
１０８ａ　開口部
１０９　　レジストパターン
１１０　　第２の金属配線（第２の配線）
１１０ａ　ビア（接続部）
１１０ｂ　隧道部
１１０ｃ　上方隧道部
１１１　　犠牲膜
１１２　　第２の有機絶縁膜
１１２ａ　開口部
１１２ｂ　上方隧道部
１１５　　半田バンプ

Claims (15)

  1. 　半導体基板と、
    　前記半導体基板の上に形成された第１の配線と、
    　前記第１の配線を覆うように形成された第１の有機絶縁膜と、
    　前記第１の有機絶縁膜の上に形成され、前記第１の配線と接続される接続部を有する第２の配線と、
    　前記第１の有機絶縁膜の上に前記第２の配線を覆うように形成され、前記第２の配線を露出する開口部を有する第２の有機絶縁膜と、
    　前記第２の配線の前記開口部からの露出部分の上に形成されたバンプと、
    　前記第２の配線又は前記第１の有機絶縁膜と接するように形成された隧道部とを備え、
    　平面視において、前記隧道部は、前記第２の配線と重なるように設けられていることを特徴とする半導体装置。
  2. 　請求項１において、
    　前記隧道部は、空洞であるか、又は該空洞の少なくとも一部に前記第１の有機絶縁膜よりも密度が低い絶縁膜が埋められて形成されていることを特徴とする半導体装置。
  3. 　請求項１又は２において、
    　前記隧道部は、複数のライン状に形成されていることを特徴とする半導体装置。
  4. 　請求項１から３のいずれか１項において、
    　前記隧道部は、前記第１の有機絶縁膜の上部に前記第２の配線と接して設けられていることを特徴とする半導体装置。
  5. 　請求項１から４のいずれか１項において、
    　前記隧道部の一方の端部は、前記第２の配線の下方に配置されていることを特徴とする半導体装置。
  6. 　請求項５に記載の半導体装置において、
    　前記隧道部の他方の端部は、前記第２の配線の外側の領域に配置されていることを特徴とする半導体装置。
  7. 　請求項６において、
    　前記第２の有機絶縁膜に、前記隧道部の他方の端部と接続され且つ前記隧道部から上方に向かって形成された上方隧道部をさらに備えていることを特徴とする半導体装置。
  8. 　請求項１に記載の半導体装置において、
    　前記隧道部は、前記第２の配線の下側に前記第１の有機絶縁膜と接して設けられていることを特徴とする半導体装置。
  9. 　請求項８において、
    　前記隧道部は前記第１の有機絶縁膜の下部に設けられ、前記隧道部の上端部は無機絶縁膜で覆われていることを特徴とする半導体装置。
  10. 　請求項８において、
    　前記隧道部の一方の端部は、前記第２の配線の端部と一致するように設けられていることを特徴とする半導体装置。
  11. 　請求項８において、
    　前記隧道部は、両方の端部が前記第２の配線の内側に位置するように設けられていることを特徴とする半導体装置。
  12. 　請求項１０又は１１において、
    　前記隧道部は、前記第２の配線の下部に設けられた凹部であることを特徴とする半導体装置。
  13. 　請求項１１において、
    　前記第２の配線を貫通し、前記隧道部の端部と接続され且つ前記隧道部から上方に向かって形成された上方隧道部をさらに備えていることを特徴とする半導体装置。
  14. 　請求項８～１３のいずれか１項において、
    　前記隧道部は、複数の平行なライン状に設けられていることを特徴とする半導体装置。
  15. 　請求項１から１４のいずれか１項において、
    　前記第２の配線の幅Ｗｍは、以下の式を満たす。
    　Ｗｍ＞２×（ａｍｅｔａｌ／ａｐｏｌｙ）×Ｔｏ
    （但し、ａｍｅｔａｌは、前記第２の配線を構成する金属の比重とし、ａｐｏｌｙは、前記第１の有機絶縁膜の比重とし、Ｔｏは、前記第１の有機絶縁膜の厚さとする。）
PCT/JP2014/005771 2013-11-29 2014-11-18 半導体装置 WO2015079648A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015550555A JP6273465B2 (ja) 2013-11-29 2014-11-18 半導体装置
US15/088,265 US9570412B2 (en) 2013-11-29 2016-04-01 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013-246946 2013-11-29
JP2013246946 2013-11-29

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US15/088,265 Continuation US9570412B2 (en) 2013-11-29 2016-04-01 Semiconductor device

Publications (1)

Publication Number Publication Date
WO2015079648A1 true WO2015079648A1 (ja) 2015-06-04

Family

ID=53198623

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2014/005771 WO2015079648A1 (ja) 2013-11-29 2014-11-18 半導体装置

Country Status (3)

Country Link
US (1) US9570412B2 (ja)
JP (1) JP6273465B2 (ja)
WO (1) WO2015079648A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022202015A1 (ja) * 2021-03-24 2022-09-29 ソニーセミコンダクタソリューションズ株式会社 半導体装置、半導体装置製造方法
JP7403083B2 (ja) 2019-08-28 2023-12-22 パナソニックＩｐマネジメント株式会社 半導体装置、半導体装置の実装構造、及び半導体装置の製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017050358A (ja) * 2015-08-31 2017-03-09 トヨタ自動車株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0697299A (ja) * 1992-09-11 1994-04-08 Nec Yamagata Ltd 半導体装置
JP2002170929A (ja) * 2000-11-29 2002-06-14 Fujitsu Ltd 半導体装置
JP2003273210A (ja) * 2002-03-12 2003-09-26 Fujitsu Ltd 半導体装置及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3074713B2 (ja) * 1990-09-18 2000-08-07 日本電気株式会社 半導体装置の製造方法
JP2001217312A (ja) * 2000-02-07 2001-08-10 Sony Corp 半導体装置およびその製造方法
JP2002093903A (ja) * 2000-07-12 2002-03-29 Matsushita Electric Ind Co Ltd 半導体装置
US6727533B2 (en) 2000-11-29 2004-04-27 Fujitsu Limited Semiconductor apparatus having a large-size bus connection
JP4436989B2 (ja) * 2001-05-23 2010-03-24 パナソニック株式会社 半導体装置の製造方法
JP4397583B2 (ja) * 2002-12-24 2010-01-13 株式会社フジクラ 半導体装置
JP4921945B2 (ja) * 2006-12-13 2012-04-25 株式会社東芝 半導体装置の製造方法及び半導体装置
JP5589907B2 (ja) * 2011-03-10 2014-09-17 富士通セミコンダクター株式会社 半導体装置、電子デバイス及び電子デバイスの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0697299A (ja) * 1992-09-11 1994-04-08 Nec Yamagata Ltd 半導体装置
JP2002170929A (ja) * 2000-11-29 2002-06-14 Fujitsu Ltd 半導体装置
JP2003273210A (ja) * 2002-03-12 2003-09-26 Fujitsu Ltd 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7403083B2 (ja) 2019-08-28 2023-12-22 パナソニックＩｐマネジメント株式会社 半導体装置、半導体装置の実装構造、及び半導体装置の製造方法
WO2022202015A1 (ja) * 2021-03-24 2022-09-29 ソニーセミコンダクタソリューションズ株式会社 半導体装置、半導体装置製造方法

Also Published As

Publication number Publication date
US20160218073A1 (en) 2016-07-28
JP6273465B2 (ja) 2018-02-07
US9570412B2 (en) 2017-02-14
JPWO2015079648A1 (ja) 2017-03-16

Similar Documents

Publication Publication Date Title
JP4596001B2 (ja) 半導体装置の製造方法
JP2007329396A (ja) 半導体装置、その製造方法及びその実装方法
JP2006060219A (ja) 半導体素子の電極構造及びその製造方法
CN108242437B (zh) 半导体装置以及半导体装置的制造方法
JP6273465B2 (ja) 半導体装置
US11244915B2 (en) Bond pads of semiconductor devices
JP2006261323A (ja) 半導体装置及びその製造方法
CN109727942B (zh) 半导体装置以及半导体装置的制造方法
KR101349373B1 (ko) 반도체 소자 및 그 제조 방법
JP2004140115A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2006287094A (ja) 半導体装置及びその製造方法
JP2008244383A (ja) 半導体装置およびその製造方法
JP2007027482A (ja) 半導体装置及びその製造方法
JP2005109171A (ja) 半導体装置およびその製造方法
JP2010093273A (ja) 半導体装置の製造方法
JP2005101144A (ja) 半導体装置および半導体装置の製造方法
JP2008218494A (ja) 半導体装置およびその製造方法
JP2004140116A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2004079797A (ja) 電解めっきを用いた配線の形成方法
JP2006148021A (ja) 半導体回路装置及びその製造方法
JP4049127B2 (ja) 半導体装置の製造方法
JP3729680B2 (ja) 半導体装置の製造方法および半導体装置
KR100919080B1 (ko) 반도체 디바이스 및 그 제조 방법
KR100866687B1 (ko) 퓨즈를 갖는 반도체 소자의 제조 방법
KR100594219B1 (ko) 퓨즈를 포함하는 반도체 장치를 제조하는 방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14865551

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2015550555

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 14865551

Country of ref document: EP

Kind code of ref document: A1