CN1540420A - 电子装置及其制造方法 - Google Patents

电子装置及其制造方法 Download PDF

Info

Publication number
CN1540420A
CN1540420A CNA2004100328987A CN200410032898A CN1540420A CN 1540420 A CN1540420 A CN 1540420A CN A2004100328987 A CNA2004100328987 A CN A2004100328987A CN 200410032898 A CN200410032898 A CN 200410032898A CN 1540420 A CN1540420 A CN 1540420A
Authority
CN
China
Prior art keywords
electrode
substrate
elastically deformable
deformable portion
wiring pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100328987A
Other languages
English (en)
Other versions
CN1316309C (zh
Inventor
桥元伸晃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of CN1540420A publication Critical patent/CN1540420A/zh
Application granted granted Critical
Publication of CN1316309C publication Critical patent/CN1316309C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13452—Conductors connecting driver circuitry and terminals of panels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/06102—Disposition the bonding areas being at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

一种电子装置，具有：在内部形成有集成电路的半导体基板、形成于半导体基板上并具有可弹性变形部的绝缘层、与半导体基板的内部电连接并形成于可弹性变形部上的电极、和形成有与电极相面对并电连接的布线图案的基板。可弹性变形部发生弹性变形，在电极的下方凹进，利用弹力向布线图案推压电极。

Description

电子装置及其制造方法
技术领域
本发明涉及一种电子装置及其制造方法。
背景技术
已知象COG(Chip On Glass)那样，将半导体芯片倒装焊接在坚硬的基板上的方法。该实施方式中，由于基板基本没有弹性，因此，半导体芯片和基板的电连接部分的接合力的强化成为问题。
发明内容
本发明的目的在于，强化半导体基板和基板的电连接部分的接合力。
(1)本发明的电子装置具有：
在内部形成有集成电路的半导体基板、
形成于所述半导体基板上并具有可弹性变形部的绝缘层、
与所述半导体基板的内部电连接并形成于所述可弹性变形部上的电极、和
形成有与所述电极相面对并电连接的布线图案的基板，
所述可弹性变形部发生弹性变形，在所述电极的下方凹进，利用弹力向所述布线图案推压所述电极。
根据本发明，由于绝缘层利用其弹力向布线图案推压电极，因此就可以强化半导体基板和基板的电连接部分的接合力。
(2)该电子装置也可以还具有设于所述电极及所述布线图案之间的突起(bump)，利用所述突起将所述电极和所述布线图案电连接在一起。
(3)在该电子装置中，所述突起也可以包含镍层。
(4)本发明的电子装置的制造方法包括将半导体装置安装在形成有布线图案的基板上的工序；
所述半导体装置包括：在内部形成有集成电路的半导体基板、形成于所述半导体基板上并具有可弹性变形部的绝缘层、和与所述半导体基板的内部电连接并形成于所述可弹性变形部上的电极；
所述安装工序中，将所述半导体装置和所述基板按照所述电极与所述布线图案相面对的方式配置，使得所述可弹性变形部按照在所述电极的下方凹进的方式弹性变形。
根据本发明，由于使绝缘层弹性变形，因此可以利用绝缘层的弹力向布线图案推压电极，从而可以强化半导体基板和基板的电连接部分的接合力。
(5)在该电子装置的制造方法中，所述半导体装置也可以还具有设于所述电极上的突起，借助该突起使所述可弹性变形部发生弹性变形。
附图说明
图1是说明本发明的实施方式的电子装置的图。
图2是图3的II-II线剖面图。
图3是说明半导体装置的图。
图4A～图4D是说明半导体装置的制造方法的图。
图5A～图5C是说明半导体装置的制造方法的图。
图6是说明本实施方式的电子装置的制造方法的图。
图7是说明本实施方式的其它的电子装置的制造方法的图。
图8是说明本实施方式的电子装置的变形例的图。
图9是表示具有本实施方式的电子装置的电子机器的图。
图10是表示具有本实施方式的电子装置的电子机器的图。
具体实施方式
图1是说明本发明的实施方式的电子装置的图。电子装置具有半导体装置1。图2及图3是说明半导体装置的图，图2是图3的II-II线剖面图。
半导体装置1具有半导体基板(例如半导体芯片)10。在半导体基板10的内部，形成有集成电路12。在半导体基板10上，形成有多个衬垫14。衬垫14与半导体基板10的内部电连接在一起。衬垫14也可以为与集成电路12电连接的布线的一部分(端部)。衬垫14也可以形成于半导体基板10的表面的周缘部(端部)。例如，既可以将多个衬垫14沿半导体基板10的表面的四边排列，也可以沿两边排列。衬垫14例如由Al制成。另外，虽然没有图示，但也可以按照与集成电路12交迭的方式形成衬垫14。
在半导体基板10上，形成有绝缘层(具体来说是电绝缘层)20。绝缘层20也可以包含钝化膜22。钝化膜22既可以仅用非树脂的材料(例如SiO2或SiN)制成，也可以含有树脂层。在钝化膜22上，形成有使衬垫(pad)14的至少一部分(例如中央部)显露出来的开口。即，钝化膜22避开衬垫14的至少中央部形成。也可以在衬垫14的端部上放置钝化膜22。
绝缘层20具有可弹性变形部24。可弹性变形部24具有发生弹性变形的性质(或应力松弛功能)。可弹性变形部24形成于钝化膜22上。可弹性变形部24最好由聚亚胺树脂、硅酮改性聚亚胺树脂、环氧树脂、硅酮改性环氧树脂、苯并环丁烯(BCB；benzocyclobutene)、聚苯并恶唑(PBO；polybenzoxazole)等具有弹性的树脂制成。另外，只要是具有弹性的材料，也可以是无机材料(玻璃等)。可弹性变形部24也可以形成于钝化膜22的局部的区域内。例如，也可以在从半导体基板10的中央偏向任意一个端部的位置上，形成可弹性变形部24。也可以将可弹性变形部24的至少一部分(例如仅一部分)形成于与集成电路12交迭的区域内。可弹性变形部24也可以具有倾斜的侧面。
绝缘层20具有第1及第2面26、28。第2面是按照比第1面26更高出半导体基板10的方式形成的。第1面26也可以是钝化膜22的表面(上表面)。第2面也可以是可弹性变形部24的表面(上表面)。
半导体装置1具有第1及第2电极32、34。第1及第2电极32、34也可以不在半导体基板10的外侧被电连接在一起。第1电极32避开第2面28形成。第1电极32是所述的衬垫14。第1电极32与半导体基板10的内部(例如集成电路12)电连接。也可以在第1电极32上形成突起36。另外，第1电极32既可以在钝化膜22上再配置(变换间距)，也可以排列成多列。当以多列进行排列时，也可以排列成锯齿形。
第2电极34形成于可弹性变形部24(第2面28)上。第2电极34形成于比第1电极32更高的位置上。如果将多个第2电极34排列成锯齿形，则可以拓宽间距(参照图3)。另外，可以将第2电极34配置成单列。在第2电极34上，也可以形成突起38。也可以将突起36、38用相同材料制成。突起36、38也可以具有如下的构造，即，包含Ni层，在Ni层上层叠由Au、Cr或Al制成的层。
第2电极34与半导体基板10的内部(例如集成电路12)电连接。所以，也可以利用布线40将任意的衬垫14和第2电极34电连接。布线40从衬垫14上延伸至第2面28上形成。布线40也可以穿过第1面26上。
电子装置具有支撑构件50。支撑构件50具有第1支撑面52和比第1支撑面52更低的第2支撑面54。支撑构件50也可以包括第1及第2基板56、58。按照使第1及第2基板56、58具有交迭区域的方式进行安装。在其安装中也可以使用粘接剂等。第1基板56例如为柔性基板。在第1基板56上也可以安装电子零件72。第2基板58例如为电子面板(液晶面板、有机电致发光面板等)的至少一部分。对于液晶面板，按照与第2基板58相面对的方式设置另一个基板74。也可以使第2基板58从基板74向外突出，在第2基板58的第2支撑面54上、在基板74的周缘部，设置树脂76。
位于第1基板56的与第2基板58交迭的区域内并处于第2基板58相反一侧的面是第1支撑面52。位于第2基板58的与第1基板56交迭的区域外的第1基板56侧的面是第2支撑面52。
在第1支撑面52上形成第1布线图案60，在第2支撑面54上形成第2布线图案62。半导体装置1的第1电极32和第1布线图案60相面对并电连接。半导体装置1的第2电极34和第2布线图案62相面对并电连接。而且，在第1电极32和第1布线图案60之间夹隔突起36，在第2电极34和第2布线图案62之间夹隔突起38。所以，利用突起36将第1电极32和第1布线图案60电连接，利用突起38将第2电极34和第2布线图案62电连接。在电连接中，也可以使用各向异性导电材料(各向异性导电膜或各向异性导电糊等)64。另外，也可以不使用各向异性导电材料，而使用绝缘性的粘接剂或粘接薄膜等。
如图1所示，利用例如粘接剂(各向异性导电材料64的粘合剂或绝缘性的粘接剂、粘接薄膜等)的收缩力，将半导体基板10和支撑构件50(第2基板58)吸引粘接在一起。这样，可弹性变形部24就能够按照在第2电极34的下方凹进的方式发生弹性变形。此后，利用可弹性变形部24的弹力，将第2电极34(或突起38)向第2布线图案62推压。根据本实施方式，由于绝缘层20(具体来说是可弹性变形部24)利用其弹力将第2电极34(或突起38)向第2布线图案62推压，因此可以强化半导体基板10和第2基板58的电连接部分的接合力。
另外，根据本实施方式，半导体装置1具有在不同高度的面上形成的第1及第2电极32、34，被安装在具有高低差的区域(第1及第2支撑面52、54)上。另外，在本实施方式中，由于仅半导体装置1的一部分与第1基板56交迭，因此可以实现第1基板56的小型化。
图4A～图5C是说明半导体装置的制作方法的图。如图4A所示，在半导体基板10上，形成具有第1面26和比第1面26更高的第2面28的绝缘层20。当半导体基板10为半导体晶片时，在各个构成半导体晶片的区域内形成可弹性变形部24。可弹性变形部24在与集成电路12交迭的区域内形成。也可以通过对形成于半导体基板10(例如其全面)上的绝缘层(例如树脂层)进行图案处理(例如蚀刻)来形成可弹性变形部24。
如图4B所示，形成一层或多层的导电膜80。也可以利用例如TiW膜和其上的Cu膜来形成导电膜80。也可以利用溅射来形成导电膜80。还可以在第1及第2面26、28的整体上形成导电膜80。
如图4C所示，在导电膜80上，按照去除第1及第2电极32、34的区域的方式，形成第1抗蚀层(例如树脂层)82。在形成布线40(参照图3)的情况下，按照去除布线40的区域的方式，形成第1抗蚀层82。也可以经过光刻等工序，对设于导电膜80(例如其全面)上的抗蚀层进行图案处理。
如图4D所示，在导电膜80的从第1抗蚀层82露出的面上，通过将导电膜80作为电极进行电解电镀，形成第1金属层(例如Cu层)84。而且，在第1金属层84的形成中，也可以使用非电解电镀。其后，将第1抗蚀层82除去。
如图5A所示，将第1金属层84作为掩模，对导电膜80进行蚀刻。这样就可以形成第2电极34及布线40。第2电极34形成于第2面28上。而且，在本实施方式中，衬垫14为第1电极32。
如图5B所示，在除去突起36、38的形成区域(第1及第2电极32、34的至少中央部)内，形成第2抗蚀层(例如树脂层)86。
如图5C所示，在第1金属层84的从第2抗蚀层86显露出来的面(突起36、38的形成区域)上，设置1层或多层第2金属层(Ni、Au、Cr、Al等)88。这样就可以形成突起36、38。
当半导体基板10为半导体晶片时，半导体装置的制作方法也可以包括对其进行切断(例如切割)的工序。其它的制作方法是从所述的半导体装置的构成导出的内容。根据本实施方式，由于第1及第2电极32、34形成于不同高度的面上，因此可以实现在具有高低差的区域上的安装。
图6是说明本实施方式的电子装置的制造方法的图。该制造方法包括将半导体装置1安装在形成有第2布线图案62的第2基板58上的工序。或者，该制造方法包括将半导体装置1安装在具有第1支撑面52和比第1支撑面52更低的第2支撑面54的支撑构件50上的工序。在进行半导体装置1的安装前，先安装第1及第2基板56、58。此后，使半导体装置1的第1电极32和第1布线图案60相面对并电连接。使半导体装置1的第2电极34和第2布线图案62相面对并电连接。在它们的电连接中，也可以使用各向异性导电材料(各向异性导电膜或各向异性导电糊等)64。另外，也可以通过利用粘接剂等树脂的压接来进行电连接。
在安装工序中，将半导体装置1和第2基板58按照第2电极34与第2布线图案62相面对的方式配置。此后，使可弹性变形部24按照在第2电极34的下方凹进的方式发生弹性变形。例如，向半导体装置1和第2基板58之间施加推压力。也可以借助突起38，使可弹性变形部24发生弹性变形。此后，利用粘接剂(例如各向异性导电材料64的粘合剂等)的收缩力等，向半导体装置1和第2基板58之间施加将两者吸合的力。如果粘接剂发生硬化，即可以维持该吸合力。
根据本实施方式，使绝缘层20(具体来说是它的可弹性变形部24)弹性变形，并维持它的弹性变形。所以，可以利用弹力将第2电极34向第2布线图案62推压，从而可以强化半导体基板20和第2基板58的电连接部分的接合力。另外，根据本实施方式，由于半导体装置1的第1及第2电极32、34形成于不同高度的面上，因此可以实现在具有高低差的区域(第1及第2支撑面52、54)上的安装。
图7是说明本实施方式的其它的电子装置的制造方法的图。在该制造方法中，使半导体装置1的第1电极32和形成于第1基板56上的第1布线图案60相面对并电连接。即，在将半导体装置1安装到第2基板58上之前，先安装在第1基板56上。在其接合中，也可以利用使用各向异性导电材料或树脂的压接、或者其它的COF(Chip On Film)安装中使用的Au-Su合金接合或Au-Au金属接合来进行接合。此后，将半导体装置1及第1基板56安装在第2基板58上。具体来说，使半导体装置1的第2电极34与形成于第2基板58上的第2布线图案62相面对并电连接。在其电连接中，也可以使用各向异性导电材料(各向异性导电膜或各向异性导电糊等)64。或者也可以进行使用树脂的压接。另外，按照第1布线图案60的和第1电极32的电连接部分与第2基板58交迭的方式，将第1基板56安装在第2基板58上。在其安装中，也可以使用各向异性导电材料64。根据本实施方式，虽然通过使第1及第2基板56、58交迭而形成高低差，但是，由于半导体装置1的第1及第2电极32、34形成于不同高度的面上，因此可以与该高低差对应。除此以外的内容，与参照图6所说明的内容相同。
图8是说明本实施方式的电子装置的变形例的图。图8所示的电子装置在支撑构件50上安装有多个半导体装置1。关于半导体装置1的构造和安装的形式等详细内容，与上述的内容相同。本发明也包括该形式。
作为具有本发明的实施方式的电子装置的电子机器，在图9中显示有笔记本型个人电脑1000，在图10中显示有携带电话2000。
本发明并不限定于所述的实施方式，可以进行各种变形。例如，本发明包括与实施方式中说明的构成实质上相同的构成(例如，功能、方法及结果相同的构成，或目的及结果相同的构成)。另外，本发明包括将实施方式中说明的构成的非本质的部分置换后的构成。另外，本发明包括可以取得与实施方式中说明的构成相同的作用效果的构成，或可以达到相同目的的构成。另外，本发明包括在实施方式中说明的构成中附加了公知技术的构成。

Claims (5)

1.一种电子装置，其特征是，具有：
在内部形成有集成电路的半导体基板、
形成于所述半导体基板上并具有可弹性变形部的绝缘层、
与所述半导体基板的内部电连接并形成于所述可弹性变形部上的电极、和
形成有与所述电极相面对并电连接的布线图案的基板，
所述可弹性变形部发生弹性变形，在所述电极的下方凹进，利用弹力向所述布线图案推压所述电极。
2.根据权利要求1所述的电子装置，其特征是，
还具有设于所述电极及所述布线图案之间的突起(bump)，利用所述突起将所述电极和所述布线图案电连接在一起。
3.根据权利要求2所述的电子装置，其特征是，
所述突起包含镍层。
4.一种电子装置的制造方法，其特征是，
包括将半导体装置安装在形成有布线图案的基板上的工序；
所述半导体装置包括：在内部形成有集成电路的半导体基板、形成于所述半导体基板上并具有可弹性变形部的绝缘层、和与所述半导体基板的内部电连接并形成于所述可弹性变形部上的电极；
所述安装工序中，将所述半导体装置和所述基板按照所述电极与所述布线图案相面对的方式配置，使得所述可弹性变形部按照在所述电极的下方凹进的方式弹性变形。
5.根据权利要求4所述的电子装置的制造方法，其特征是，
所述半导体装置还具有设于所述电极上的突起，借助该突起使所述可弹性变形部发生弹性变形。
CNB2004100328987A 2003-04-22 2004-04-14 电子装置及其制造方法 Expired - Fee Related CN1316309C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003116896 2003-04-22
JP2003116896A JP2004327527A (ja) 2003-04-22 2003-04-22 電子装置及びその製造方法並びに電子機器

Publications (2)

Publication Number Publication Date
CN1540420A true CN1540420A (zh) 2004-10-27
CN1316309C CN1316309C (zh) 2007-05-16

Family

ID=33496970

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100328987A Expired - Fee Related CN1316309C (zh) 2003-04-22 2004-04-14 电子装置及其制造方法

Country Status (3)

Country Link
US (1) US6965164B2 (zh)
JP (1) JP2004327527A (zh)
CN (1) CN1316309C (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109558029A (zh) * 2017-09-27 2019-04-02 乐金显示有限公司 具有触摸结构的显示装置和制造该显示装置的方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4412143B2 (ja) * 2004-01-14 2010-02-10 セイコーエプソン株式会社 検査用治具の製造方法
DE102004003275B4 (de) * 2004-01-21 2007-04-19 Infineon Technologies Ag Halbleiterbauteil mit Verbindungselementen auf Halbleiterchips und Verfahren zur Herstellung derselben
JP4742624B2 (ja) * 2005-03-04 2011-08-10 セイコーエプソン株式会社 電気光学装置、その製造方法、画像印刷装置および画像読み取り装置
JP4311376B2 (ja) 2005-06-08 2009-08-12 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、電子部品、回路基板及び電子機器
JP2007088142A (ja) * 2005-09-21 2007-04-05 Fujikura Ltd 半導体装置及びその製造方法並びに電子装置
JP5177948B2 (ja) * 2005-10-11 2013-04-10 東京エレクトロン株式会社 レジスト膜の除去方法およびコンピュータ読取可能な記憶媒体
US7674701B2 (en) * 2006-02-08 2010-03-09 Amkor Technology, Inc. Methods of forming metal layers using multi-layer lift-off patterns
US7932615B2 (en) * 2006-02-08 2011-04-26 Amkor Technology, Inc. Electronic devices including solder bumps on compliant dielectric layers
JP4997895B2 (ja) * 2006-09-25 2012-08-08 富士通株式会社 半導体装置の製造方法
US8178965B2 (en) * 2007-03-14 2012-05-15 Infineon Technologies Ag Semiconductor module having deflecting conductive layer over a spacer structure
JP4936010B2 (ja) * 2008-03-03 2012-05-23 セイコーエプソン株式会社 半導体モジュール及びその製造方法
JP5088489B2 (ja) * 2008-03-03 2012-12-05 セイコーエプソン株式会社 半導体モジュール及びその製造方法
JP5333367B2 (ja) * 2010-07-08 2013-11-06 セイコーエプソン株式会社 電気光学装置及び電子モジュール
US10120971B2 (en) * 2016-08-30 2018-11-06 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and layout method thereof
KR102471275B1 (ko) * 2019-01-24 2022-11-28 삼성전자주식회사 칩 온 필름(cof) 및 이의 제조방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0933940A (ja) 1995-07-14 1997-02-07 Citizen Watch Co Ltd 表示パネル駆動用半導体チップの実装構造
JP2798027B2 (ja) * 1995-11-29 1998-09-17 日本電気株式会社 液晶表示装置およびその製造方法
JP2843315B1 (ja) * 1997-07-11 1999-01-06 株式会社日立製作所 半導体装置およびその製造方法
JPH09298257A (ja) * 1996-04-30 1997-11-18 Shin Etsu Polymer Co Ltd 半導体パッケージ接続用ソケット
JPH09304472A (ja) * 1996-05-10 1997-11-28 Hitachi Ltd 接続装置
TW480636B (en) 1996-12-04 2002-03-21 Seiko Epson Corp Electronic component and semiconductor device, method for manufacturing and mounting thereof, and circuit board and electronic equipment
TW571373B (en) 1996-12-04 2004-01-11 Seiko Epson Corp Semiconductor device, circuit substrate, and electronic machine
TW448524B (en) 1997-01-17 2001-08-01 Seiko Epson Corp Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment
JP3335575B2 (ja) * 1997-06-06 2002-10-21 松下電器産業株式会社 半導体装置およびその製造方法
JPH11220069A (ja) 1998-02-02 1999-08-10 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US6333565B1 (en) 1998-03-23 2001-12-25 Seiko Epson Corporation Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
JP3116926B2 (ja) 1998-11-16 2000-12-11 日本電気株式会社 パッケージ構造並びに半導体装置、パッケージ製造方法及び半導体装置製造方法
JP2002170839A (ja) 2000-11-30 2002-06-14 Nec Corp 半導体装置とその製造方法及び半導体装置の実装構造とその実装方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109558029A (zh) * 2017-09-27 2019-04-02 乐金显示有限公司 具有触摸结构的显示装置和制造该显示装置的方法

Also Published As

Publication number Publication date
US6965164B2 (en) 2005-11-15
JP2004327527A (ja) 2004-11-18
CN1316309C (zh) 2007-05-16
US20040262758A1 (en) 2004-12-30

Similar Documents

Publication Publication Date Title
CN1540420A (zh) 电子装置及其制造方法
CN1577813A (zh) 电路模块及其制造方法
CN1692682A (zh) 使用弹性体芯和导电金属外壳或网孔制造的岸面栅格阵列
CN1697127A (zh) 制造半导体器件的方法
CN1647268A (zh) 载体、制造载体和电子器件的方法
CN1725466A (zh) 垫重分布层与铜垫重分布层的制造方法
CN1655349A (zh) 半导体器件及其制造方法
CN101080958A (zh) 部件内置模块及其制造方法
CN1591841A (zh) 带式电路基板及使用该带式电路基板的半导体芯片封装
CN100380635C (zh) 半导体装置及其制造方法以及电子装置及其制造方法
CN1992246A (zh) 复合凸块
CN1893057A (zh) 半导体装置及其制造方法
CN1909221A (zh) 半导体装置及其制造方法
CN1206729C (zh) 半导体装置及其制造方法、电路板和电子仪器
CN1235277C (zh) 设有再接线部件的集成电路制造方法及相应的集成电路
CN1645602A (zh) 半导体器件及其制造方法以及半导体芯片和电子设备
CN1897261A (zh) 半导体装置
CN1913142A (zh) 电路基板及使用该电路基板的电路装置
CN1612309A (zh) 半导体装置及其制造方法以及半导体装置的制造装置
CN1909224A (zh) 半导体装置和电子模块以及电子模块的制造方法
CN1909225A (zh) 半导体装置及半导体芯片
CN100352028C (zh) 半导体装置及其制造方法
CN1933136A (zh) 半导体装置
CN1747161A (zh) 半导体装置及半导体装置的制造方法
CN1301544C (zh) 半导体装置的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070516

Termination date: 20140414