JPS5987848A - 半導体集積回路基板電極膜の形成方法 - Google Patents
半導体集積回路基板電極膜の形成方法Info
- Publication number
- JPS5987848A JPS5987848A JP19682582A JP19682582A JPS5987848A JP S5987848 A JPS5987848 A JP S5987848A JP 19682582 A JP19682582 A JP 19682582A JP 19682582 A JP19682582 A JP 19682582A JP S5987848 A JPS5987848 A JP S5987848A
- Authority
- JP
- Japan
- Prior art keywords
- metal film
- layer
- film
- layer metal
- etched
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 title claims description 29
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000005530 etching Methods 0.000 claims abstract description 24
- 238000010030 laminating Methods 0.000 claims abstract 2
- 229910052751 metal Inorganic materials 0.000 claims description 125
- 239000002184 metal Substances 0.000 claims description 125
- 229910000679 solder Inorganic materials 0.000 claims description 16
- 229910052802 copper Inorganic materials 0.000 claims description 2
- 239000002689 soil Substances 0.000 claims description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims 1
- 239000010949 copper Substances 0.000 claims 1
- 238000003475 lamination Methods 0.000 claims 1
- 230000008646 thermal stress Effects 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 239000000463 material Substances 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 76
- 239000010931 gold Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 229910052737 gold Inorganic materials 0.000 description 4
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 238000010301 surface-oxidation reaction Methods 0.000 description 3
- XZXYQEHISUMZAT-UHFFFAOYSA-N 2-[(2-hydroxy-5-methylphenyl)methyl]-4-methylphenol Chemical compound CC1=CC=C(O)C(CC=2C(=CC=C(C)C=2)O)=C1 XZXYQEHISUMZAT-UHFFFAOYSA-N 0.000 description 2
- ZCYVEMRRCGMTRW-UHFFFAOYSA-N 7553-56-2 Chemical compound [I] ZCYVEMRRCGMTRW-UHFFFAOYSA-N 0.000 description 2
- 229940107816 ammonium iodide Drugs 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004927 fusion Effects 0.000 description 2
- 229910052740 iodine Inorganic materials 0.000 description 2
- 239000011630 iodine Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910000510 noble metal Inorganic materials 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229910017813 Cu—Cr Inorganic materials 0.000 description 1
- 239000003082 abrasive agent Substances 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- -1 potassium ferricyanide Chemical compound 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
Landscapes
- Engineering & Computer Science (AREA)
- Ceramic Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing Of Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、はんだ溶融接続方式によるフリップチップボ
ンディングにおける回路基板への市、極膜の形成方法の
改良に係り、回路基板に形成し7た電極の強度を向上さ
せると共に製造上程を少なくしてコスト低減を計った雷
、極膜の形成方法に関する。
ンディングにおける回路基板への市、極膜の形成方法の
改良に係り、回路基板に形成し7た電極の強度を向上さ
せると共に製造上程を少なくしてコスト低減を計った雷
、極膜の形成方法に関する。
はんだ溶融接続方式によるフリップチップボンデングに
おける基板筒7極は、2M以上の金属膜によって形成さ
れる。
おける基板筒7極は、2M以上の金属膜によって形成さ
れる。
即ち基板の上には、はんだにぬれない第1金属層を形成
し、この第1層金属板の上にはん7yにぬれる第2層金
属膜を形成して、第1層金属板によって、基板と82層
とを接着すると共に、基板上へのはんだ流れを防止する
ようにしている。
し、この第1層金属板の上にはん7yにぬれる第2層金
属膜を形成して、第1層金属板によって、基板と82層
とを接着すると共に、基板上へのはんだ流れを防止する
ようにしている。
又はんだによる第2層金属膜のくわれを防止すると共に
基板との接着強度をより向上させるために、上記第1層
金属膜と第2層金属膜との間に複数層の金属膜が介在さ
れる。更に第2層金属膜の表面酸化を防止するために、
第2層金属膜の上にv1金属膜が形成される。
基板との接着強度をより向上させるために、上記第1層
金属膜と第2層金属膜との間に複数層の金属膜が介在さ
れる。更に第2層金属膜の表面酸化を防止するために、
第2層金属膜の上にv1金属膜が形成される。
このようにして形成された金属膜は、ホト1/ソスト或
は印刷レジストによってエッチ・ング加工されて、電極
膜が形成される。
は印刷レジストによってエッチ・ング加工されて、電極
膜が形成される。
従来の2層以」二の金属膜のパターニングは、第即ち第
1図において、第1層金属膜3と第2層金属膜4から成
る2層金属膜について説明すると、先ず基板1上に第1
層金属膜3を形成し、この上に更に第2層金属膜4を形
成し、この第2層金属膜4上にレジスト2を形成して上
層の第2層金属膜4から順次下層(第1層金属膜3)へ
とエツチング除去した後、レジスト2を除去して電極膜
を形成していた。その結果、最下層(第1層金属膜3)
にサイドエッチ7が生じた状態で′…1極膜が形成され
ていた。
1図において、第1層金属膜3と第2層金属膜4から成
る2層金属膜について説明すると、先ず基板1上に第1
層金属膜3を形成し、この上に更に第2層金属膜4を形
成し、この第2層金属膜4上にレジスト2を形成して上
層の第2層金属膜4から順次下層(第1層金属膜3)へ
とエツチング除去した後、レジスト2を除去して電極膜
を形成していた。その結果、最下層(第1層金属膜3)
にサイドエッチ7が生じた状態で′…1極膜が形成され
ていた。
この1M、極膜に第2図に示すように、半導体素子5を
はんだ・6によって接続すると、はんだ6の溶融熱およ
び接続後の温度変動によって、サイドエッチ7部に集中
熱応力が発生して、極部的に弾度が低下し、サイドエッ
チ7部での破断を誘発する原因となって、電極膜の信頼
性を低下させるという欠点があった。
はんだ・6によって接続すると、はんだ6の溶融熱およ
び接続後の温度変動によって、サイドエッチ7部に集中
熱応力が発生して、極部的に弾度が低下し、サイドエッ
チ7部での破断を誘発する原因となって、電極膜の信頼
性を低下させるという欠点があった。
この欠点をなくすためには、第3図に示すように、第1
層金属膜3を第2層膜よシも大きなパターンにすればよ
いのであるが、従来の方法でこのようなパターンにする
のは、先ず第1図に示す段階まで/IPタニングした後
、レジスト2を除去し、更に新らたなレジストを塗布し
て、第4図に示すようにパタニングした後、第2層金属
膜4のエツチングを行なう必要があるので、加工工程が
多くなりコスト高になるという欠点があった。
層金属膜3を第2層膜よシも大きなパターンにすればよ
いのであるが、従来の方法でこのようなパターンにする
のは、先ず第1図に示す段階まで/IPタニングした後
、レジスト2を除去し、更に新らたなレジストを塗布し
て、第4図に示すようにパタニングした後、第2層金属
膜4のエツチングを行なう必要があるので、加工工程が
多くなりコスト高になるという欠点があった。
又配管ノやターンの端部に匍、極膜を形成するような場
合は、第5図に示すように、第2層金属膜4の上に更に
はんだにぬれない金属膜8を形成し、この金属膜8をホ
トエツチングによってノeタニノグしなければならず、
ホトエツチング工程が2回必要となって、コスト高にな
る欠点があった。
合は、第5図に示すように、第2層金属膜4の上に更に
はんだにぬれない金属膜8を形成し、この金属膜8をホ
トエツチングによってノeタニノグしなければならず、
ホトエツチング工程が2回必要となって、コスト高にな
る欠点があった。
本発明は、従来の欠点を解決し、回路基板上に形成され
た電極膜の信頼性を向上させると共に、低コストで製造
できる半導体集積回路基板面極膜の形成方法を提供せん
とするものであ、゛る。
た電極膜の信頼性を向上させると共に、低コストで製造
できる半導体集積回路基板面極膜の形成方法を提供せん
とするものであ、゛る。
即ち本発明は、1回のレジストパターンを第2層金属膜
に形成して輿造工程をf?ii略化し、且つサイドエッ
チの部分をなくすようにエツチングして電極膜の信頼性
を向上するようにしたものであって、第2層金属膜の上
にレジストパターンを形成し、次にこのレジストと第1
層金属膜との間の金属膜をエツチングして第1層金属膜
を露出し、次いでこの露出した第1層金属膜をエツチン
グして所定の寸法形状にした後、前記レジストと該第1
層金属膜との間の金属膜を再度エツチングすることによ
って、サイドエッチをなりシ、最後にレジストを除去し
て、第1層金属板摸よシも小さい寸法の金属膜を順次積
層し、基板上に電極膜を形成したことを特徴とする。
に形成して輿造工程をf?ii略化し、且つサイドエッ
チの部分をなくすようにエツチングして電極膜の信頼性
を向上するようにしたものであって、第2層金属膜の上
にレジストパターンを形成し、次にこのレジストと第1
層金属膜との間の金属膜をエツチングして第1層金属膜
を露出し、次いでこの露出した第1層金属膜をエツチン
グして所定の寸法形状にした後、前記レジストと該第1
層金属膜との間の金属膜を再度エツチングすることによ
って、サイドエッチをなりシ、最後にレジストを除去し
て、第1層金属板摸よシも小さい寸法の金属膜を順次積
層し、基板上に電極膜を形成したことを特徴とする。
又、各金属膜の材料を選んで紹合せ、エツチング速度な
順次第1層金属膜から第2層金属膜に行くにつれて速く
なるようにすることによって、第1層金属膜の寸法を基
準に徐々に寸法を小さくした金属膜の積層にすることが
できサイドエッチのない凸状の電極膜を得るようにした
ことを特徴とする特 〔発明の実施例〕 以下本発明の一実施例について詳細に説明する。
順次第1層金属膜から第2層金属膜に行くにつれて速く
なるようにすることによって、第1層金属膜の寸法を基
準に徐々に寸法を小さくした金属膜の積層にすることが
できサイドエッチのない凸状の電極膜を得るようにした
ことを特徴とする特 〔発明の実施例〕 以下本発明の一実施例について詳細に説明する。
先ず詳細な説明に肖って、第6図を用い実施例の概略を
説明する。図の(イ)において、基板1上に第1層金属
膜3を形成し、その上に金属膜1(lを介して第2層金
属膜4が形成されている。なお9は、第2層金属膜4の
表面酸化を防止するための貴金属膜である。この真金属
膜9の土にレジストパターン2が形成される。
説明する。図の(イ)において、基板1上に第1層金属
膜3を形成し、その上に金属膜1(lを介して第2層金
属膜4が形成されている。なお9は、第2層金属膜4の
表面酸化を防止するための貴金属膜である。この真金属
膜9の土にレジストパターン2が形成される。
この状態から図(ロ)のように、金属膜9 、4 、1
0をエツチングし、第1層金属膜3を露出させる。
0をエツチングし、第1層金属膜3を露出させる。
次に図(ハ)のように、露出した第1層金属膜3をエツ
チングした後、図に))のように再度金属膜9゜4 、
10をエツチングし、第1層金属膜3の寸法を基準に徐
々に小さい寸法の金属膜1(1−,4−,9を積層し、
酷後にレジスト2を除去して、サイドエッチのない信頼
性の高い可、極膜を基板1上に形成することができる。
チングした後、図に))のように再度金属膜9゜4 、
10をエツチングし、第1層金属膜3の寸法を基準に徐
々に小さい寸法の金属膜1(1−,4−,9を積層し、
酷後にレジスト2を除去して、サイドエッチのない信頼
性の高い可、極膜を基板1上に形成することができる。
又金属膜9 、4 、1+1 、3の拐料を選んで組合
せることにより、よシ確実にサイドエッチをなくすこと
ができ、信頼性の高い電極とすることができる。
せることにより、よシ確実にサイドエッチをなくすこと
ができ、信頼性の高い電極とすることができる。
ヌ上記工程に訃いて、レジストパターンは、−回形成す
ればよく、その分工程がt、1rI略化されコスト低減
を削ることができる。
ればよく、その分工程がt、1rI略化されコスト低減
を削ることができる。
、り下その詳細について更に詳しく説明する。第6図の
図(・〕)において、基板1上に、−ニんだにぬれない
例えばCrかも成る第1層金属膜3を形成する。4は、
はんだにぬれる例えばCuから成る第2層金属膜であシ
、この第1層金属膜3 (Cr)と第1層金属膜以外(
Cu)との間に、例えばCu−Cr層(混合層)10を
介在さぜる。ILお9ば、第2層金属膜4の表面酸化を
防止するための、例えrj: Au等のr1金属膜であ
る。2はyt金金属9上に形成されたレジストノやター
ンである。
図(・〕)において、基板1上に、−ニんだにぬれない
例えばCrかも成る第1層金属膜3を形成する。4は、
はんだにぬれる例えばCuから成る第2層金属膜であシ
、この第1層金属膜3 (Cr)と第1層金属膜以外(
Cu)との間に、例えばCu−Cr層(混合層)10を
介在さぜる。ILお9ば、第2層金属膜4の表面酸化を
防止するための、例えrj: Au等のr1金属膜であ
る。2はyt金金属9上に形成されたレジストノやター
ンである。
以下説明を容易にするために、■゛を金属膜9をAl1
層、第2層金属膜4をCu層、金属膜10をCr −C
u層、及び第1M金す膜3をCr14として説明する。
層、第2層金属膜4をCu層、金属膜10をCr −C
u層、及び第1M金す膜3をCr14として説明する。
前記図(イ)のように積層し7た金居層の内、Au層9
゜Cu層4及びCr −Cu層10をヨウ素ヨウ化アン
モニウムの混液にて、図(ロ)に示すようにエツチング
し、Cr層3を露出させる。 次に図し→に゛示すよう
に、露出しfcCr層3をフェリシアン化カリウムと水
酸化カリウムの混液を用いてエツチングする。
゜Cu層4及びCr −Cu層10をヨウ素ヨウ化アン
モニウムの混液にて、図(ロ)に示すようにエツチング
し、Cr層3を露出させる。 次に図し→に゛示すよう
に、露出しfcCr層3をフェリシアン化カリウムと水
酸化カリウムの混液を用いてエツチングする。
このエツチング工程において、Au及びCuのエツチン
グ速度は、Crの17100以下であるから、Au層9
とCu層4はほとんどエツチングされず、又Cr −C
u層10は、若干エツチングされる。次に再びヨウ素ヨ
ウ化アンモニウムの混液を用いてエツチング処理をする
ことにより、Au層9 、 Cu層4、Cr−Cu層1
0 u、図に)に示すように小さい寸法になり、これら
各層は、サイドエッチもなく、なめらかに積層される。
グ速度は、Crの17100以下であるから、Au層9
とCu層4はほとんどエツチングされず、又Cr −C
u層10は、若干エツチングされる。次に再びヨウ素ヨ
ウ化アンモニウムの混液を用いてエツチング処理をする
ことにより、Au層9 、 Cu層4、Cr−Cu層1
0 u、図に)に示すように小さい寸法になり、これら
各層は、サイドエッチもなく、なめらかに積層される。
次に第7図乃至第11図は、レジス) ノ9ターン2が
変形したものに適用したものである。
変形したものに適用したものである。
即ち第7図に示すレジメ)/fターン2を第8図(イ)
に示すように、多層膜基板上に形成する。以下第6図で
説明したのと同じように工゛ソチング処理を行なうこと
により、第9図に示すよ、″うに端子部11と配線部1
2の間のくびれdをよシ小さくし、はんだ流れ止め効果
を大きくした電極を得る。第10図に示すものは、第8
図に)に示したサイドエッチ2をよシ大きく行なう・母
ターンにすることによシ・第9図に示したくびれdをゼ
ロにし、孤立電極11を得る。第11図は、第10図で
示した電極11を、配線の途中に形成したものである。
に示すように、多層膜基板上に形成する。以下第6図で
説明したのと同じように工゛ソチング処理を行なうこと
により、第9図に示すよ、″うに端子部11と配線部1
2の間のくびれdをよシ小さくし、はんだ流れ止め効果
を大きくした電極を得る。第10図に示すものは、第8
図に)に示したサイドエッチ2をよシ大きく行なう・母
ターンにすることによシ・第9図に示したくびれdをゼ
ロにし、孤立電極11を得る。第11図は、第10図で
示した電極11を、配線の途中に形成したものである。
以上のように構成した本実施例の作用について以下説明
する。
する。
第6図の電極膜形成工程にふ・いて、図(イ)で、基板
1上に第1層金属膜3を形成し、その上に中間の金属膜
10を介在して第2層金属膜4を形成し更にこの上に貴
金属膜9を形成して多層金属膜を積層する。この多層金
属膜の上にレジストパターン2を形成する。次に図(ロ
)の過程で金属膜9.第2層金属膜4及び中間の金属膜
10 (以下これらを第1層金属膜以外の金属膜という
)をエツチングし −て、第1層金属膜3を露出する。
1上に第1層金属膜3を形成し、その上に中間の金属膜
10を介在して第2層金属膜4を形成し更にこの上に貴
金属膜9を形成して多層金属膜を積層する。この多層金
属膜の上にレジストパターン2を形成する。次に図(ロ
)の過程で金属膜9.第2層金属膜4及び中間の金属膜
10 (以下これらを第1層金属膜以外の金属膜という
)をエツチングし −て、第1層金属膜3を露出する。
次に図(ハ)の過程で露出した第1層金属膜3をエツチ
ングする。このエツチング過程において、名金属膜の祠
料を適当に選定して組合せることに、i:、!7、第1
層金属膜3以外の金属膜をほとんどエツチングすること
なく、第1層金属膜3のみを所定の寸法形状にエツチン
グする。次に図に))の過程において、第1層金属膜3
の寸法形状に合せて、第1層金属膜以外の金属膜を再度
エツチングする。
ングする。このエツチング過程において、名金属膜の祠
料を適当に選定して組合せることに、i:、!7、第1
層金属膜3以外の金属膜をほとんどエツチングすること
なく、第1層金属膜3のみを所定の寸法形状にエツチン
グする。次に図に))の過程において、第1層金属膜3
の寸法形状に合せて、第1層金属膜以外の金属膜を再度
エツチングする。
このような過程を経ることによって、第1層金属膜3の
寸法を基準にして徐々に小さい寸法の金属膜を形成する
。このようにして得た、徐々に先細シの凸状の金属膜に
、半導体素子5をtまんだ6で溶融接着した場合(第2
図参照)、凸状の電極膜になっているため、電極膜には
、集中熱応力は発生しない。又第6図(イ)〜に)の電
極膜形成過程において、レジス)Aターン2は、図(イ
)の過程で一回行ない、図に)の過程でこのレジストパ
ターン2は除去される。
寸法を基準にして徐々に小さい寸法の金属膜を形成する
。このようにして得た、徐々に先細シの凸状の金属膜に
、半導体素子5をtまんだ6で溶融接着した場合(第2
図参照)、凸状の電極膜になっているため、電極膜には
、集中熱応力は発生しない。又第6図(イ)〜に)の電
極膜形成過程において、レジス)Aターン2は、図(イ
)の過程で一回行ない、図に)の過程でこのレジストパ
ターン2は除去される。
以上詳述した通υ本発明の電極形成方法によれば、基板
上に第1層金属膜を形成し、この上圧第2層金属膜を形
成して成る多層金属膜−[おいて、第2層金属膜の上に
レジストパターンを形成し、先ず、第1層金属膜以外の
金属膜をエツチングしした第1層金属膜をエツチングし
た後、再び第1層金属膜以外の金属膜をエツチングする
ようにしたので、サイドエッチのない′i4.極膜を得
ることができた。又各金属膜の材料をエツチング速度に
適合させて選び組合せることによシ、更になめらかな凸
状の電極膜にすることができる。このようにサイドエッ
チのない凸状の電極にすることにより、電極膜には集中
熱応力は発生ぜず、従って強度上充分であシ、M、極膜
の信頼性を向上させることができit。又レジストノや
ターンの形成は1回でよく、これによって電極膜の形成
工程を簡略化することができ、大1]ブよコスト低減な
nすることができた。
上に第1層金属膜を形成し、この上圧第2層金属膜を形
成して成る多層金属膜−[おいて、第2層金属膜の上に
レジストパターンを形成し、先ず、第1層金属膜以外の
金属膜をエツチングしした第1層金属膜をエツチングし
た後、再び第1層金属膜以外の金属膜をエツチングする
ようにしたので、サイドエッチのない′i4.極膜を得
ることができた。又各金属膜の材料をエツチング速度に
適合させて選び組合せることによシ、更になめらかな凸
状の電極膜にすることができる。このようにサイドエッ
チのない凸状の電極にすることにより、電極膜には集中
熱応力は発生ぜず、従って強度上充分であシ、M、極膜
の信頼性を向上させることができit。又レジストノや
ターンの形成は1回でよく、これによって電極膜の形成
工程を簡略化することができ、大1]ブよコスト低減な
nすることができた。
第1図は従来の電極膜形成法によって得た電極膜の縦断
面、第2図は、第1図の電極に半導体をはんだ接続した
状態を縦断面して示した図、第3図は、理想的な孤立電
極膜を縦断面して示した説明用図、第4図及び第5図は
、従来の方法を用いて理想的なN、極を得る場合の過程
を示した説明用図、第6図乃至第11同社本発明の一実
施例であυ、第6図(イ]〜に)は電極膜を形成してい
く過程を示し7た説明用図、第7図はレジスト・やター
ンの平面図、第8図(イ)へ・に)は、第7図のレジヌ
トノぞターンについて第6図(イ)〜に)の過程に合せ
て電極膜を形成した場合の説明用図、第9図乃至第11
図七r1名種L/ジヌトパターンの平面図である。 1・・・基板、2・・・レジスト、3・・・第1層金属
膜、4・・・第2層金属膜、5・・・半導体素子、6・
・・はんだ口・接続部、7・・・サイドエッチ。 代理人弁理士 秋 本 正 実
面、第2図は、第1図の電極に半導体をはんだ接続した
状態を縦断面して示した図、第3図は、理想的な孤立電
極膜を縦断面して示した説明用図、第4図及び第5図は
、従来の方法を用いて理想的なN、極を得る場合の過程
を示した説明用図、第6図乃至第11同社本発明の一実
施例であυ、第6図(イ]〜に)は電極膜を形成してい
く過程を示し7た説明用図、第7図はレジスト・やター
ンの平面図、第8図(イ)へ・に)は、第7図のレジヌ
トノぞターンについて第6図(イ)〜に)の過程に合せ
て電極膜を形成した場合の説明用図、第9図乃至第11
図七r1名種L/ジヌトパターンの平面図である。 1・・・基板、2・・・レジスト、3・・・第1層金属
膜、4・・・第2層金属膜、5・・・半導体素子、6・
・・はんだ口・接続部、7・・・サイドエッチ。 代理人弁理士 秋 本 正 実
Claims (1)
- 【特許請求の範囲】 1、基板の上にはんだにぬれない第1層金属膜を形成し
、この第1層金属膜の上にはんだにぬれる第2金属膜を
形成し、或は、上記第1層と第2層の金属膜の間に禅数
層の金属膜を介在させて成るN@膜の形成方法において
、第2層金属膜の上にレジストを形成し、次に該レジス
トと第1層金属膜との間の金属膜をエツチング加工して
第1層金属膜を露出し21次に該露出した第1層金属膜
をエツチング加工して所定の形状にした後、続いてレジ
ストと該第1層金属膜との間の金属膜を再度エツチング
加工し、最後にレジストを除去して基板上に電極膜を形
成しf−ことを特徴とする学導体集積回路基板電極膜の
形成方法。 2、基板の上にはんだにぬれない第1゛層金属膜を形成
し、この第1層金属膜とはんだにぬれる第2層金属膜と
の間に複数層の金属膜を介在させて成る電極膜の形成方
法において、上記第1層金属膜から第2層金属膜に至る
各金属膜のエツチング速度が第2層金属膜に行くにつれ
て早くなるように各金属膜の拐質を選定して第1層から
第2層までの金属膜を形成し、次いで211.2層金属
膜の土にレジストを形成した後、該レノストと第1層金
属膜との間の金属膜をエツチング加工して第1層金属膜
を露出させ、次に該総出した第1層金属膜をエツチング
加工して所定の寸法形状にしrt f&、続いてレジス
トと該第1層金属膜との間の金属膜を再度エツチング加
工した後、レジストを除去し、第1層金属膜の上に叫伏
勺法の小さい金属膜を積層して、基板上に電極膜を形成
したことを和徴とする半導体集積回路基板電極膜銅の形
成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19682582A JPS5987848A (ja) | 1982-11-11 | 1982-11-11 | 半導体集積回路基板電極膜の形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19682582A JPS5987848A (ja) | 1982-11-11 | 1982-11-11 | 半導体集積回路基板電極膜の形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5987848A true JPS5987848A (ja) | 1984-05-21 |
JPS646554B2 JPS646554B2 (ja) | 1989-02-03 |
Family
ID=16364286
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19682582A Granted JPS5987848A (ja) | 1982-11-11 | 1982-11-11 | 半導体集積回路基板電極膜の形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5987848A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6002172A (en) * | 1997-03-12 | 1999-12-14 | International Business Machines Corporation | Substrate structure and method for improving attachment reliability of semiconductor chips and modules |
JP2001284749A (ja) * | 2000-03-29 | 2001-10-12 | Matsushita Electric Ind Co Ltd | プリント配線板 |
JP2007103816A (ja) * | 2005-10-07 | 2007-04-19 | Nec Electronics Corp | 配線基板および電子回路装置 |
JP2007103840A (ja) * | 2005-10-07 | 2007-04-19 | Nec Electronics Corp | 電子回路装置の製造方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0432967A (ja) * | 1990-03-19 | 1992-02-04 | Hitachi Ltd | 臨床検査総合情報システム |
-
1982
- 1982-11-11 JP JP19682582A patent/JPS5987848A/ja active Granted
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6002172A (en) * | 1997-03-12 | 1999-12-14 | International Business Machines Corporation | Substrate structure and method for improving attachment reliability of semiconductor chips and modules |
US6251766B1 (en) | 1997-03-12 | 2001-06-26 | International Business Machines Corporation | Method for improving attachment reliability of semiconductor chips and modules |
US6281581B1 (en) | 1997-03-12 | 2001-08-28 | International Business Machines Corporation | Substrate structure for improving attachment reliability of semiconductor chips and modules |
JP2001284749A (ja) * | 2000-03-29 | 2001-10-12 | Matsushita Electric Ind Co Ltd | プリント配線板 |
JP2007103816A (ja) * | 2005-10-07 | 2007-04-19 | Nec Electronics Corp | 配線基板および電子回路装置 |
JP2007103840A (ja) * | 2005-10-07 | 2007-04-19 | Nec Electronics Corp | 電子回路装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPS646554B2 (ja) | 1989-02-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2006108690A (ja) | 再配線基板を用いたウェーハレベルチップスケールパッケージの製造方法 | |
JPS5987848A (ja) | 半導体集積回路基板電極膜の形成方法 | |
EP1041617A1 (en) | Semiconductor device and method of production thereof and semiconductor mounting structure and method | |
JP2001267461A (ja) | 半導体装置の製造方法 | |
JP2001210934A (ja) | 実装基板、実装基板の製造方法および電子回路素子の実装方法 | |
JP2002134541A (ja) | 半導体装置とその製造方法ならびに半導体装置の実装構造 | |
CN104124180A (zh) | 芯片封装结构的制作方法 | |
JPH0974096A (ja) | はんだバンプ実装用端子電極形成方法 | |
JPH04278542A (ja) | 半導体装置及びその製造方法 | |
JP2661158B2 (ja) | リードパターンの形成方法 | |
KR950003861B1 (ko) | 박형코일의 제조방법 | |
JPH04242939A (ja) | 半導体装置の実装構造およびその製造方法 | |
JPH11307563A (ja) | 半導体装置およびその製造方法 | |
JPS6110472A (ja) | サ−マルヘツドの製造方法 | |
JPS63305533A (ja) | 半導体装置の製造方法 | |
JPS59115871A (ja) | サ−マルヘツドの製造方法 | |
JPS63268663A (ja) | サーマルヘッド基板および製造方法 | |
JPS592329A (ja) | 半導体集積回路基板の製造方法 | |
JPH0715909B2 (ja) | 半導体装置の製造方法 | |
JPS60210871A (ja) | 半導体装置およびその製造方法 | |
JPH0287538A (ja) | テープキャリアモジュール | |
JPH05121617A (ja) | リードフレームの製造方法 | |
JPH02174240A (ja) | 半導体装置の製造方法 | |
JPH0417345A (ja) | 両面導電層フィルムキャリアテープの製造方法 | |
JPH03191542A (ja) | フィルムキャリアテープの製造方法 |