JP2001267461A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2001267461A
JP2001267461A JP2000081291A JP2000081291A JP2001267461A JP 2001267461 A JP2001267461 A JP 2001267461A JP 2000081291 A JP2000081291 A JP 2000081291A JP 2000081291 A JP2000081291 A JP 2000081291A JP 2001267461 A JP2001267461 A JP 2001267461A
Authority
JP
Japan
Prior art keywords
semiconductor device
resin
wiring pattern
conductive material
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000081291A
Other languages
English (en)
Other versions
JP3786339B2 (ja
Inventor
Kenji Ishimatsu
憲治 石松
Kenji Katsuki
謙治 香月
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsui High Tec Inc
Original Assignee
Mitsui High Tec Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsui High Tec Inc filed Critical Mitsui High Tec Inc
Priority to JP2000081291A priority Critical patent/JP3786339B2/ja
Publication of JP2001267461A publication Critical patent/JP2001267461A/ja
Application granted granted Critical
Publication of JP3786339B2 publication Critical patent/JP3786339B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch

Landscapes

  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 配線パターンの一面を封止樹脂の底面に露出
した構造の半導体装置の生産性及び信頼性を向上する。 【解決手段】 エッチング可能な基材10の表面全面
に、基材10とはエッチング液に対する耐蝕性の異なる
材質からなる導電材層11を形成する工程と、導電材層
11上に、導電材層11とはエッチング液に対する耐蝕
性が異なる材質からなる金属層12を形成する工程と、
金属層12をエッチングして、複数の半導体装置単位を
マトリクス状に配置するように所定の配線パターン13
を形成する工程と、配線パターン13の所定の領域に半
導体チップ4を搭載し、配線パターン13と電気的に接
続する工程と、マトリクス状に形成された複数の半導体
装置単位を封止樹脂7により一括して樹脂封止する工程
と、基材10をエッチング除去する工程と、切断刃によ
り個々の半導体装置に分離する工程とにより、半導体装
置を製造する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は樹脂封止型半導体装
置の製造方法に係り、特に配線パターンの一面を封止樹
脂の外部に露出させた樹脂封止型半導体装置の製造方法
に関するものである。
【0002】
【従来の技術】近年、携帯電話などのマルチメディア電
子機器の普及に伴い、それらに使用される半導体装置も
より一層の小型化が要求されている。この要求を満たす
ものとして、SON(Small Outline Non-lead Package)
やQFN(Quad Flat Non-leadPackage)と指称される半
導体装置が注目されている。これらの半導体装置は、従
来のリードフレームをそのまま利用することができるの
で、比較的低コストに製作できるという利点がある。
【0003】図4(a)にQFN型半導体装置の一例を
示す。ここで示す半導体装置1においては、半導体チッ
プ搭載部2はリード3と同一材料からプレスまたはエッ
チング加工によって一体的に形成されており、この半導
体チップ搭載部2の一面に半導体チップ4がAgペース
トなどの接着剤によって固着される。
【0004】それから、半導体チップ4の電極5とリー
ド3とをボンディングワイヤ6によって電気的に接続
し、その後半導体チップ搭載部2及びリード3の半導体
チップ4搭載面側を、少なくとも半導体チップ4及びボ
ンディングワイヤ6が覆われるように封止樹脂7によっ
て封止し、半導体装置1が形成される。
【0005】なお、ここで示す半導体装置1において
は、半導体チップ搭載部2の半導体チップ4搭載面の裏
面側及びリード3の実装面側は樹脂封止されず、封止樹
脂7の底面に露出するような構成となっている。また半
導体チップ搭載部2及びリード3の露出面には、通常半
田めっきなどの外装めっき8が施される。
【0006】このような構成の半導体装置1によれば、
従来のリードフレームを流用しつつも、一層の小型化及
び薄型化を図ることが可能となり、また実装面のリード
のばらつきを抑制することができるため、実装不良を低
減することができる。
【0007】
【発明が解決しようとする課題】しかし前述したQFN
型の半導体装置1においては、従来のリードフレームを
流用するが故に、外部端子のエリア化において、リード
3の強度確保のためにリード幅を広く取らなければなら
ず、この結果配線に制限が多いという問題があった。
【0008】また、QFN型の半導体装置1の場合、封
止樹脂7の底面と半導体チップ搭載部2及びリード3の
露出面がフラットであるため、前述した樹脂封止の際、
図4(b)に示すように、半導体チップ搭載部2及びリ
ード3の露出面に封止樹脂7が流れ出し、樹脂バリ9が
発生してしまうことがある。なお図中点線にて示される
のが、半導体チップ搭載部2及びリード3の露出面の正
常な外形である。
【0009】このように半導体チップ搭載部2やリード
3の露出面に樹脂バリ9が発生してしまうと、例えば半
導体装置1を図示しない実装基板に接合する際の接合材
として半田を使用した場合に、半田のぬれ不良が発生
し、これにより半導体装置1と実装基板との電気的接続
が損なわれ、製品の品質を低下させる大きな原因となっ
てしまう。また接合材として半田以外の材料を使用した
場合にも、このような樹脂バリ9によって実装面となる
リード3の露出面の面積が縮小することにより、同じく
実装不良が頻発していた。
【0010】このため、従来は樹脂封止工程の終了後、
ウォータージェットやブラスト法などによりこのような
樹脂バリ9を除去するか、あるいは特開平10−233
407に開示されているように、樹脂封止時に、あらか
じめリードの露出面に巻返テープを密着させ、樹脂封止
後、この巻返テープを除去することにより、リード露出
面への樹脂漏れを防止する方法が採られている。しか
し、これらの方法を実施するためには、そのための工
程、資材及び専用の設備を増やす必要があり、これによ
り製造コストが増大してしまうという問題点があった。
【0011】このような問題を解決する半導体装置及び
その製造方法の一例として、特開平10−116935
には、リードフレームの一面に外部接続端子の役割を果
たすめっき電極を形成し、リードフレームのめっき電極
形成面の所定の個所に半導体チップを搭載してめっき電
極と半導体チップ電極とを電気的に接続した後、この面
を樹脂封止し、その後リードフレームを除去することに
より、めっき電極の一面が封止樹脂の底面に露出した構
造の半導体装置を製造する方法が開示されている。この
方法によれば、外部接続端子の露出面に樹脂バリが発生
することはなく、また配線の自由度も非常に大きいとい
う利点がある。
【0012】しかしこの方法では、リードフレーム上に
めっき法により電極を形成するので、特に電極を多層に
形成する場合には若干生産性が低く、また樹脂封止をす
る際に、リードフレーム上に設けられた複数組の半導体
装置単位毎に樹脂封止を行うので、個々の半導体装置の
外径サイズに合わせて樹脂封止金型を製作する必要があ
り、また樹脂封止時に各半導体装置の周囲を金型にてク
ランプする必要があることから、隣接する半導体装置間
に一定の距離を確保する必要があるため、同一基板上に
複数の半導体装置を形成する場合に高密度に形成するこ
とができなかった。
【0013】
【課題を解決するための手段】上記の問題点を解決する
ために、本発明は、エッチング液に対する耐蝕性の異な
る材質からなる積層材料を使用して半導体装置を製造す
るとともに、基材上に形成された複数の半導体装置単位
を一括して樹脂封止し、その後各半導体装置単位に分離
するようにしている。
【0014】
【発明の実施の形態】本発明は、エッチング可能な基材
の表面全面に、基材とはエッチング液に対する耐蝕性の
異なる材質からなる導電材層を形成する工程と、導電材
層上に、導電材層とはエッチング液に対する耐蝕性が異
なる材質からなる金属層を形成する工程と、金属層をエ
ッチングして、複数の半導体装置単位がマトリクス状に
配置されるように所定の配線パターンを形成する工程
と、配線パターンの所定の領域に半導体チップを搭載
し、配線パターンと電気的に接続する工程と、マトリク
ス状に形成された複数の半導体装置単位を一括して樹脂
封止して樹脂封止ブロック体を形成する工程と、基材を
エッチング除去する工程と、樹脂封止ブロック体を切断
して個々の半導体装置単位に分離する工程とにより半導
体装置を製造するようにしている。
【0015】なお基材、導電材層及び金属層の材質とし
ては、周知の材料からそれぞれの部位に必要な特性やコ
スト、エッチング液に対する耐蝕性などを考慮の上、適
宜選択して組み合わせが可能である。例えば導電材層及
び金属層の材質は金属であるのが好ましいが、基材の材
質は金属に限定されず、例えばポリイミドなどの樹脂基
板など、エッチング可能な材料ならば導電性、非導電性
を問わず使用することができる。また基材と金属層とは
異種金属を組み合わせても良いし、同種の金属を用いて
も良い。
【0016】金属材料を使用する場合は、基材及び金属
層はCu、Invar、42AlloyなどのFe−N
i合金、Alの内いずれか1種又は2種からなるととも
に、導電材層がNi、Cu、Sn、Ti、Alから選択
されたいずれか1種からなる組み合わせであることが好
ましい。好適な組み合わせとしては、基材/導電材層/
金属層をそれぞれCu/Ni/Cu、Cu/Sn/C
u、Al/Ni/Cu等とすることが挙げられるが、特
に導電材層をNiまたはSnとした場合には、配線パタ
ーンに半田ボールを装着するときなどに、この導電材層
がそのまま前処理層として機能するので望ましい。その
他にも様々な組み合わせが適用できるが、いずれの組み
合わせを選択するにしても、導電材層は基材及び金属層
とはエッチング液に対する耐蝕性の異なる材料を使用す
る必要がある。
【0017】また、個々の半導体装置単位の分離は、基
材をエッチング除去した後に行うのが望ましい。一括し
て樹脂封止された各半導体装置を個々に分離する場合に
は、通常ダイシングソーなどの回転刃物が使用される
が、封止樹脂とともに基材を切断する場合に、基材と封
止樹脂とは硬度が異なるため切断中切削抵抗が変化し、
ダイシングソーの切れ味が変わるので、封止樹脂と基材
との間に剥離が生じたり、基材にバリが発生してしま
う。そこで基材をエッチング除去した後に個々の半導体
装置に分離するようにすれば、このような問題は発生し
ない。これにより、切刃の耐磨耗性も向上する。なお、
隣接する各半導体装置単位の境界部分に配線パターンが
存在しないようにパターニングすれば、分離の際に切断
するのは樹脂だけなので、更に良好に切断バリなどを防
ぐことができる。
【0018】
【実施例】以下、本発明の半導体装置の製造方法につい
て、図面を参照して説明する。なお、従来と同一の箇所
については同一の符号を使用して説明する。図1は本発
明の半導体装置の製造工程を示す断面図である。まず図
1(a)に示すように、Cuからなるシート状の基材1
0の表面全面に、スパッタ法などによりSnからなる導
電材層11を形成する。そして、導電材層11上の全面
に、同じくスパッタ法などによりCuからなる金属層1
2を形成する。なお、このような異種金属積層材料は、
めっき法やラミネート法などを用いて形成するようにし
ても良い。
【0019】次に、図1(b)に示すように、金属層1
2上に図示しないレジストを塗布し、FeCl水溶液
によってエッチングを行い、金属層12をパターニング
して、所定の配線パターン13を形成する。この場合、
基材10の材質もCuであることからFeCl水溶液
によって侵食されるのであるが、金属層12と基材10
間には、FeCl水溶液ではエッチングされないSn
からなる導電材層11が存在するので、金属層12のエ
ッチングはこのエッチング液に対する耐蝕性の異なる材
質からなる導電材層11で停止し、基材10は金属層1
2のエッチングの影響を受けない。なお本実施例におい
ては、配線パターン13は半導体チップ搭載部14を含
む形態であり、図2に示すように、半導体装置単位1a
を9つ隣接させてマトリクス状に配置した構成としてい
る。また図に示す通り、隣接する各半導体装置間の境界
部分には、配線パターン13及び導電材層11は存在し
ないようにパターニングしている。
【0020】ところで、Snからなる導電材層11はF
eCl水溶液ではエッチングされないので、この段階
では腐食されずに基材10上に残存している。ここで本
実施例においては、Snからなる導電材層11をHF:
O=1:1水溶液によってエッチングを行うことに
より、図1(b)に示すように、導電材層11を配線パ
ターン13に対応した形状にパターニングするようにし
ている。このとき、CuはHF:HO=1:1水溶液
によってはエッチングされないので、パターニングの際
に、先に形成した配線パターン13がレジストとして機
能するため、別途レジストの塗布工程などが省略でき、
非常に作業性が向上する。
【0021】次に、図1(c)に示すように、配線パタ
ーン13の各半導体装置単位の半導体チップ搭載部14
上に、Agペーストなどの周知の接着剤によって、それ
ぞれ半導体チップ4を搭載し、半導体チップ4の電極5
と配線パターン13とをAu、Al線などからなるボン
ディングワイヤ6によって電気的に接続する。なお、電
極5と配線パターン13との電気的接続は、ボンディン
グワイヤ6を用いずに、直接または金属バンプなどを介
して接続するようにしても良く、その場合は、配線パタ
ーン13に半導体チップ搭載部14を形成する必要はな
い。
【0022】それから図1(d)及び図2に示すよう
に、基材10の一面の少なくとも配線パターン13、半
導体チップ4及びボンディングワイヤ6を含む領域を、
隣接する各半導体装置単位1aを所定数一括してエポキ
シ樹脂などの封止樹脂7にて樹脂封止することにより、
樹脂封止ブロック体15を形成する。その後本実施例に
おいては、基材10をFeCl水溶液によってエッチ
ング除去する。なお、この場合もSnからなる導電材層
11はFeCl水溶液ではエッチングされないので、
封止樹脂7からは配線パターン13及び半導体チップ搭
載部14の裏面に形成された導電材層11のみが露出す
ることになる。
【0023】そして図1(e)及び図2に示すように、図
示しないダイシングソーなどの切断刃物などによって樹
脂封止ブロック体15を各半導体装置単位に切断分離し
て、図3(a)及び図3(b)に示すような半導体装置
1aが得られる。本実施例においては、各半導体装置単
位の境界部分を切断する際に、図中点線で示すダイシン
グライン上には基材10、配線パターン13、導電材層
11のいずれも存在せず、封止樹脂7が存在するだけな
ので、切断時の抵抗は均一であり、このため剥離や切断
バリなどが発生することもない。
【0024】このようにして製造された半導体装置1a
は、図3に示すような構造である。なお図3(a)、
(b)はそれぞれ断面図、底面図である。これらに示さ
れるように、封止樹脂7からは導電材層11のみが露出
する構造となる。なお、本実施例においては導電材層1
1を配線パターン13及び半導体チップ搭載部14に対
応する形状にパターニングし、かつ最終的に配線パター
ン13及び半導体チップ搭載部14と一体化したままで
あるが、この導電材層11は樹脂封止工程後に全てエッ
チング除去してしまっても良いし、配線パターン13、
半導体チップ搭載部14のいずれか一方のみを残して、
他方を除去してしまっても良い。なお、その場合には図
1(b)で示した導電材層11のパターニングは必要な
い。ただし、図3(a)に点線で示すように、配線パタ
ーン13の裏面に半田ボールなどの外部接続端子16を
装着するような場合には、例えば本実施例のように導電
材層11としてSnを使用すれば、導電材層11が外部
接続端子16装着の際の前処理として機能することか
ら、少なくとも配線パターン13部には導電材層11を
残しておくのが好ましい。
【0025】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。
【0026】本発明によれば、エッチング可能な基材の
表面全面に、基材とはエッチング液に対する耐蝕性の異
なる材質からなる導電材層を形成し、この導電材層上
に、導電材層とはエッチング液に対する耐蝕性が異なる
材質からなる金属層を形成して、この金属層をエッチン
グすることにより所定の配線パターンを形成するように
しているので、周知のサブトラクティブ法を用いて高精
度に且つ簡便に所定のパターンを形成することができ
る。
【0027】また、配線パターンを形成する際に、複数
の半導体装置単位がマトリクス状に配置されるように所
定の配線パターンを形成し、各半導体装置単位毎に半導
体チップを搭載して配線パターンと電気的に接続した
後、マトリクス状に形成された複数の半導体装置単位を
一括して樹脂封止して、その後個々の半導体装置に分離
するようにしているので、樹脂封止工程の作業性が大幅
に向上する。更に、このような樹脂封止方法を採れば、
異品種の半導体装置を樹脂封止する際に、個々の半導体
装置単位の外径が異なる場合でも、複数の半導体装置を
マトリクス状に配置した場合の外径がほぼ等しければ、
同一の樹脂封止金型が使用できるという利点がある。ま
た、従来のように樹脂封止時に各半導体装置の周囲を金
型にてクランプする必要がないため、隣接する半導体装
置間に一定の距離を確保する必要がなく、これにより基
板上に複数の半導体装置を高密度に形成することができ
る。
【0028】更にまた、一連の組み立て工程を経て樹脂
封止工程後に基材をエッチング除去するようにしている
ので、配線パターンの露出面は樹脂封止工程終了までは
強固に基材に固着されており、基材をエッチング除去し
たときに初めて露出面が出現することになるので、これ
により配線パターン露出面への樹脂バリの発生は完全に
防ぐことができる。
【0029】更に、個々の半導体装置単位の分離を、基
材をエッチング除去した後に行うようにすれば、切断刃
物による切断時の基板と樹脂との硬度の違いによる剥離
やバリの発生を防止することができる。更にまた、隣接
する各半導体装置単位の境界部分に配線パターンが存在
しないようにパターニングすれば、分離の際に切断する
のは樹脂だけなので、切断バリの発生は更に良好に防止
できるとともに、切刃の寿命も向上する。
【図面の簡単な説明】
【図1】本発明の半導体装置の製造方法を示す断面図。
【図2】本発明の半導体装置の製造方法を示す上面から
見た断面図。
【図3】本発明により製造される半導体装置を示す断面
図及び底面図。
【図4】従来の半導体装置を示す断面図及び底面図。
【符号の説明】
1、1a 半導体装置 2 半導体チップ搭載部 3 リード 4 半導体チップ 5 電極 6 ボンディングワイヤ 7 封止樹脂 8 外装めっき 9 樹脂バリ 10 基材 11 導電材層 12 金属層 13 配線パターン 14 半導体チップ搭載部 15 樹脂封止ブロック体 16 外部接続端子
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 4M109 AA01 BA01 CA21 DA10 DB06 FA01 5F061 AA01 BA01 CA21 DD13 5F067 AA09 AB04 BB08 CC03 CC05 CC07 DA07 DE14 EA02 EA04 EA06

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 エッチング可能な基材の表面全面に、基
    材とはエッチング液に対する耐蝕性の異なる材質からな
    る導電材層を形成する工程と、導電材層上に、導電材層
    とはエッチング液に対する耐蝕性が異なる材質からなる
    金属層を形成する工程と、金属層をエッチングして、複
    数の半導体装置単位がマトリクス状に配置されるように
    所定の配線パターンを形成する工程と、配線パターンの
    所定の領域に半導体チップを搭載し、配線パターンと電
    気的に接続する工程と、マトリクス状に形成された複数
    の半導体装置単位を一括して樹脂封止して樹脂封止ブロ
    ック体を形成する工程と、基材をエッチングにより除去
    する工程と、樹脂封止ブロック体を切断して個々の半導
    体装置単位に分離する工程とを含むことを特徴とする半
    導体装置の製造方法。
  2. 【請求項2】 基材及び金属層がCu、Invar、F
    e−Ni合金、Alから選択されたいずれか1種又は2
    種からなるとともに、導電材層がNi、Cu、Sn、T
    i、Alから選択されたいずれか1種からなる組み合わ
    せであることを特徴とする請求項1に記載の半導体装置
    の製造方法。
  3. 【請求項3】 マトリクス状に配置された隣接する各半
    導体装置単位の境界部分には、配線パターンが存在しな
    いことを特徴とする請求項1に記載の半導体装置の製造
    方法。
JP2000081291A 2000-03-23 2000-03-23 半導体装置の製造方法 Expired - Fee Related JP3786339B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000081291A JP3786339B2 (ja) 2000-03-23 2000-03-23 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000081291A JP3786339B2 (ja) 2000-03-23 2000-03-23 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2001267461A true JP2001267461A (ja) 2001-09-28
JP3786339B2 JP3786339B2 (ja) 2006-06-14

Family

ID=18598250

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000081291A Expired - Fee Related JP3786339B2 (ja) 2000-03-23 2000-03-23 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP3786339B2 (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003243600A (ja) * 2001-12-14 2003-08-29 Hitachi Ltd 半導体装置およびその製造方法
JP2005276890A (ja) * 2004-03-23 2005-10-06 Renesas Technology Corp 半導体装置及びその製造方法
JP2007109914A (ja) * 2005-10-14 2007-04-26 Sony Corp 半導体装置の製造方法
JP2007123568A (ja) * 2005-10-28 2007-05-17 Renesas Technology Corp 半導体装置の製造方法
JP2007526624A (ja) * 2003-06-23 2007-09-13 サンディスク コーポレイション 着脱可能なペリフェラルカードを効率的に製造する方法
JP2008084959A (ja) * 2006-09-26 2008-04-10 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008147237A (ja) * 2006-12-06 2008-06-26 Toyo Kohan Co Ltd Qfn用金属積層板及びその製造方法、並びに該qfn用金属積層板を用いたqfnの製造方法
JP2009246395A (ja) * 2009-07-27 2009-10-22 Renesas Technology Corp 半導体装置の製造方法
JP2011082583A (ja) * 2011-01-25 2011-04-21 Aoi Electronics Co Ltd 半導体装置および半導体装置の製造方法
JP2011211248A (ja) * 2011-07-29 2011-10-20 Toyo Kohan Co Ltd Qfn用金属積層板を用いたqfnの製造方法
JP2011258870A (ja) * 2010-06-11 2011-12-22 Rohm Co Ltd 半導体装置および半導体装置の製造方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003243600A (ja) * 2001-12-14 2003-08-29 Hitachi Ltd 半導体装置およびその製造方法
JP2012033178A (ja) * 2003-06-23 2012-02-16 Sandisk Corp 集積回路製品
JP2007526624A (ja) * 2003-06-23 2007-09-13 サンディスク コーポレイション 着脱可能なペリフェラルカードを効率的に製造する方法
US8354749B2 (en) 2003-06-23 2013-01-15 Sandisk Technologies Inc. Method for efficiently producing removable peripheral cards
JP2005276890A (ja) * 2004-03-23 2005-10-06 Renesas Technology Corp 半導体装置及びその製造方法
JP2007109914A (ja) * 2005-10-14 2007-04-26 Sony Corp 半導体装置の製造方法
JP2007123568A (ja) * 2005-10-28 2007-05-17 Renesas Technology Corp 半導体装置の製造方法
JP2008084959A (ja) * 2006-09-26 2008-04-10 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US8211754B2 (en) 2006-09-26 2012-07-03 Shinko Electric Industries Co., Ltd. Semiconductor device and manufacturing method thereof
JP2008147237A (ja) * 2006-12-06 2008-06-26 Toyo Kohan Co Ltd Qfn用金属積層板及びその製造方法、並びに該qfn用金属積層板を用いたqfnの製造方法
JP2009246395A (ja) * 2009-07-27 2009-10-22 Renesas Technology Corp 半導体装置の製造方法
JP2011258870A (ja) * 2010-06-11 2011-12-22 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2011082583A (ja) * 2011-01-25 2011-04-21 Aoi Electronics Co Ltd 半導体装置および半導体装置の製造方法
JP2011211248A (ja) * 2011-07-29 2011-10-20 Toyo Kohan Co Ltd Qfn用金属積層板を用いたqfnの製造方法

Also Published As

Publication number Publication date
JP3786339B2 (ja) 2006-06-14

Similar Documents

Publication Publication Date Title
US8003444B2 (en) Semiconductor device and manufacturing method thereof
US9136247B2 (en) Resin-encapsulated semiconductor device and method of manufacturing the same
JP4032063B2 (ja) 半導体装置の製造方法
US7439097B2 (en) Taped lead frames and methods of making and using the same in semiconductor packaging
US8956919B2 (en) Structure for multi-row leadframe and semiconductor package thereof and manufacture method thereof
US6358778B1 (en) Semiconductor package comprising lead frame with punched parts for terminals
JPH11340409A (ja) リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法
KR100622514B1 (ko) 회로 장치의 제조 방법
JP7089388B2 (ja) 半導体装置および半導体装置の製造方法
US20080012101A1 (en) Semiconductor Package Having Improved Adhesion and Solderability
JP3003624B2 (ja) 半導体装置
JP3786339B2 (ja) 半導体装置の製造方法
JP2007048978A (ja) 半導体装置及びその製造方法
JP2003174131A (ja) 樹脂封止型半導体装置及びその製造方法
JP2000195984A (ja) 半導体装置用キャリア基板及びその製造方法及び半導体装置及びその製造方法
JPH09307050A (ja) リードフレームとこれを用いた半導体装置
JP2012049323A (ja) リードフレーム及びこれを用いた半導体装置並びにその製造方法
JP2002184927A (ja) 半導体装置の製造方法
JP3618316B2 (ja) 半導体装置の製造方法
JPH0590465A (ja) 半導体装置
JP2012164936A (ja) 半導体装置の製造方法
JP3569642B2 (ja) 半導体装置用キャリア基板及びその製造方法及び半導体装置の製造方法
KR101297662B1 (ko) 리드프레임의 제조방법
JP2007109914A (ja) 半導体装置の製造方法
JP2000332146A (ja) 樹脂封止型半導体装置とそれに用いられる回路部材およびそれらの製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Effective date: 20041115

Free format text: JAPANESE INTERMEDIATE CODE: A971007

A131 Notification of reasons for refusal

Effective date: 20051220

Free format text: JAPANESE INTERMEDIATE CODE: A131

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060215

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060314

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060316

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 3

Free format text: PAYMENT UNTIL: 20090331

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100331

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100331

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110331

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 5

Free format text: PAYMENT UNTIL: 20110331

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120331

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120331

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130331

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees