JP4888473B2 - 実装基板 - Google Patents

実装基板 Download PDF

Info

Publication number
JP4888473B2
JP4888473B2 JP2008296512A JP2008296512A JP4888473B2 JP 4888473 B2 JP4888473 B2 JP 4888473B2 JP 2008296512 A JP2008296512 A JP 2008296512A JP 2008296512 A JP2008296512 A JP 2008296512A JP 4888473 B2 JP4888473 B2 JP 4888473B2
Authority
JP
Japan
Prior art keywords
solder
light emitting
opening
emitting element
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008296512A
Other languages
English (en)
Other versions
JP2010123780A (ja
Inventor
英 大鳥居
哲理 青柳
勝寛 友田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2008296512A priority Critical patent/JP4888473B2/ja
Priority to US12/622,639 priority patent/US8384116B2/en
Publication of JP2010123780A publication Critical patent/JP2010123780A/ja
Application granted granted Critical
Publication of JP4888473B2 publication Critical patent/JP4888473B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026Bonding areas specifically adapted for layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0618Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20Structure, shape, material or disposition of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312Aligning
    • H01L2224/83143Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83192Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83194Lateral distribution of the layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/83801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00011Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00013Fully indexed content
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01049Indium [In]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12041LED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788Glasses, e.g. amorphous oxides, nitrides or fluorides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Device Packages (AREA)
  • Die Bonding (AREA)
  • Led Devices (AREA)

Description

本発明は、チップを搭載してなる実装基板に関する。
現在、例えば発光素子を配線等に電気的に接続する方法として、例えば異方性導電ペースト(ACP)が使用されている(例えば、下記特許文献1参照)。異方性導電ペーストは、一般に、導電性粒子、バインダ、および溶剤から構成されており、塗布後、乾燥、熱圧着することで、発光素子を配線等に電気的に接続することができる。
特開平11−177148(例えば段落0029参照)
しかしながら、発光素子等の素子が数十μm程度の大きさ、あるいはそれ以下になると、異方性導電ペーストに含まれる導電性粒子の素子に対する大きさが相対的に大きくなる。このため、素子と配線とを確実に電気的に接続することが困難になる。また導電性微粒子を支点にして配線上で素子が傾き易くなる。このため、発光素子を用いた場合には、その発光面を一方向に保つことが困難になる。さらに不要な異方性導電ペーストの部分を除去したとき、バインダが残渣として残り易い。
しかも、異方性導電ペーストを介して素子を接続させる際には、温度や光といった外的刺激を加えながら、異方性導電ペーストを介して発光素子を配線に対して加圧する必要がある。このため、微小な素子を正確に配線に固定することが困難である。
そこで本発明は、基板上の所定位置に位置精度良好にチップが固定された実装基板を提供することを目的としている
本発明の実装基板は、基板上に設けられた配線と、配線に対向して複数の開口部を有すると共に、開口部の開口形状が中央部から放射状に突起部を有してなる絶縁膜と、絶縁膜の複数の開口部のそれぞれに設けられ、開口部の開口形状と略同一の平面形状を有する半田パターンと、半田パターンの中央部に対応する領域に固定されると共に、2つの電極間に発光層を有し、かつ中央部と略同一の底面形状を有するチップとを備えている。絶縁膜の開口部の開口形状において、中央部は円形状を有し、突起部は、中央部から対称となる少なくとも3方向に沿って互いに等角度を保って配置されると共に、その先端が中央部を中心とした円周上に配置され、かつ先端に向かって細くなる形状を有している。また、チップの2つの電極のうちの一方の電極が半田パターンに接続され、半田パターンが絶縁膜の開口部において配線と接続されている。
以上のような構成の本発明では、中央部から放射状に突出された平面形状の半田パターンにおいて、その中央部にチップが固定される。これは半田パターンをリフローさせた場合の半田材料の表面張力により、放射形状の中央部にチップが自己整合的に移動することによる。
したがって本発明によれば、基板上の所定位置に位置精度良好に、発光素子等のチップが固定された実装基板を得ることが可能になる
以下、本発明の各実施の形態を以下の順序で説明する。尚、各実施形成においては、発光素子を用いた表示装置を作製する手順に従い、実装基板および表示装置の構成を説明する。
1.第1実施形態(発光素子からなるチップを搭載した実装基板を有する表示装置を作製する例)
2.第2実施形態(発光素子からなるチップを搭載したパッケージ素子を有する表示装置を作製する例)
≪1.第1実施形態≫
先ず、図1Aの断面図および図1Bの平面図に示すように、表示装置用の基板1上に必要に応じたレイアウトで配線3をパターン形成する。尚、以下の実施形態において、各図におけるAの断面図は、Bの平面図におけるA−A’断面に相当する。
基板1は、ガラス基板、プラスチック基板などが用いられ、表面層が絶縁性に保たれていれば特に限定されることはない。
配線3は、例えば表示装置の走査線に接続されるものであり、基板1上に配列設定された各画素部に対応して、次に説明する発光素子を搭載するための第1パッド部3a、および発光素子の接続部としての第2パッド部3bが設けられていることとする。このうち、第1パッド部3aは、発光素子を搭載できるだけの十分な広さで形成されていることとする。また第2パッド部3bは、接続孔の低面となるのに十分な広さで形成されていることとする。
このような形状の配線3は、導電性の良好な材料を用いて構成されれば良く、光透過性を備えている必要はない。また、必要に応じて、導電性の良好な層の上部に、メッキの際にシード層となる材料層を設けた積層構造であっても良い。一例として、金(Au)、プラチナ(Pt)、およびチタン(Ti)を、この順に積層した構成で、配線3の表面が構成されていることとする。尚、配線3は、絶縁膜を介して複数層に形成された多層配線構造であっても良い。
このような配線3が設けられた基板1上に、絶縁膜5を成膜する。この絶縁膜5は、半田材料に対する濡れ性が低い材料を用いて構成されることとする。半田材料は、低温度で溶解する金属材料であれば良く、例えば金(Au)−スズ(Sn)半田や、鉛フリー半田、さらにはその他の共晶系材料であることとする。この場合、絶縁膜5は、例えばポリイミド等の有機絶縁材料やレジスト材料、または酸化シリコン等の無機絶縁材料で構成される。
次にこの絶縁膜5に、配線3における第1パッド部3aを露出させる開口部5aと、第2パッド部5bを露出させる接続孔5bとを形成する。この際、開口部5aは、位置精度および形状精度良好に形成されることが、以降に説明する発光素子の自己整合的な位置合わせに対して重要となる。
これらの開口部5aおよび接続孔5bは、リソグラフィー技術によって形成したレジストパターンをマスク用いて絶縁膜5のエッチングすることによって形成される。また絶縁膜5が、感光性のレジスト材料膜からなる場合には、リソグラフィー技術によってレジスト材料膜に開口部5aおよび接続部5bを形成すれば良い。
ここで本第1実施形態においては、開口部5aの平面形状が特徴的である。この開口部5aの平面形状は、中央部から放射状に突起部を突出させた形状であることとする。図2(a)〜(c)には、このような開口部5aの平面形状の3例を示す。
これらの図に示すように、開口部5aは、中央部cから各方向に放射状に突起部pを突出させた形状である。
このうち中央部cは、この基板1上に実装する発光素子10と略同一の平面形状を備えていることとする。
ここで発光素子10は、例えば図3に示すLEDチップであることとする。この発光素子10は、2つの第1電極11と第2電極12との間に、化合物半導体を積層させてなる発光層13を挟持させた構成である。
第1電極11は、例えばp型電極として設けられ、発光層13側から銀(Ag)、プラチナ(Pt)、および金(Au)をこの順に成膜してなる金属多層膜であることとする。また、半田に対するバリア層として、金(Au)の下層にニッケル(Ni)層を設けた構成とすることがさらに好ましい。一方、第2電極12は、例えばn型電極として設けられ、発光層13側からチタン(Ti)、プラチナ(Pt)、および(Au)をこの順に成膜してなる金属多層膜でることとする。
また発光層13は、第1電極11側から順に、第1化合物半導体層14、活性層15、および第2化合物半導体層16を積層してなる。そして、この発光素子10が青色発光ダイオードであれば、第1化合物半導体層14は、例えばn型のガリウムナイトライド(GaN)からなる。活性層15は、例えばインジウム−ガリウムナイトライド(InGaN)層とガリウムナイトライド(GaN)層との積層構造からなる。第2化合物半導体層16は、例えばp型ガリウムナイトライド(GaN)からなる。尚、発光素子10における発光層13の層構造は、発光色毎に適宜選択された層構造で構成されている。
このような発光素子10は、例えば第1電極11から第2電極12側に向かって径が絞られた略円錐柱型に構成されていることとする。この略円錐柱は、底面(第1電極11側)が直径Φ=20μm程度、高さ5μm程度に構成される。
そして、先の図2(a)〜(c)に示したように、開口部5aの中央部cは、発光素子10の底面をほぼ覆う形状を有する程度に、発光素子10の第1電極11側の平面形状と略同一の平面形状を備えていれば良い。またより好ましくは、開口部5aの中央部cは、発光素子10の底面(第1電極11の面)よりもやや小さめの略同一の平面形状を備えていることとする。このため、開口部5aの中心部c上に発光素子10を重ね合わせた場合に、発光素子10の第1電極11の一部が、中央部cから各方向に均等にはみ出すことが好ましい。
例えば、発光素子10の底面の直径Φに対して、中央部cの最も開口幅が狭い部分の幅Wは、W=Φ×(0.95〜0.80)程度が好ましい。
尚、発光素子10の形状は、上述した略円錐柱形状に限定されることはなく、例えば底面形状が四角形のものであっても良い。この場合であっても、各開口部5aの中央部cは、発光素子10における四角形の底面をほぼ覆う程度に、発光素子10の第1電極11側の平面形状と略同一の平面形状を備えていれば良い。
また突起部pは、中央部cから少なくとも3方向に突出されていることとする。その突出方向は、中央部cを中心とした対称方向(反対方向)に突出していることが好ましい。さらに複数の突起部pは、となり合う突起部pとのなす角度が、均等で有ることが好ましい。そして、各突起部pの先端は、中央部cを中心とした円周上、より正確には中央部cの中心または重心を中心とした円周上に配置されていることとする。突起部pの先端が配置される円周の大きさは、特に規定はないが、レイアウト上問題のない範囲で大きいことが好ましく、例えば直径40μm程度の円周であることとする。
このため、図2(a)示すように、開口部5aの平面形状が、中央部cから4方向に突起部pが突出している場合であれば、各突起部pは隣接する突起部p同士が角度90°を保った±x方向および±y方向に延設される。図1はこの例である。
また図2(b)に示すように、開口部5aの平面形状が、中央部cから6方向に突起部pが突出していても良い。各突起部pは隣接する突起部p同士が角度60°を保ったそれぞれの方向に延設される。
さらに、図2(c)に示すように、開口部5aの平面形状が、中央部cから3方向に突起部pが突出している場合であれば、各突起部pは隣接する突起部p同士が120°角度を保った方向に延設される。
尚、開口部5aの平面形状は、基板1上に実装するチップ(ここでは発光素子10)の底面形状によって適切な構成を選択すれば良い。例えば、発光素子10の底面が円形であれば何れの平面形状でも良く、発光素子10の底面が四角形であれば図2(a)のように4方向に突起部pが設けられた構成が好ましく選択される。また発光素子10の底面が三角形であれば図2(c)のように3方向に突起部pが設けられた構成が好ましく選択される。
また開口部5aの平面形状は、図2(a)〜(c)に図示した構成に限定されることはなく、ここで実装する発光素子10の底面形状によって適切な状態で突起部pが配置された構成であれば良い。例えば、発光素子10の底面が矩形である場合、矩形の対角線上に突起部pを突出させた開口部5形状としても良い。
一方、図1に示すように、開口部5aと共に絶縁膜5に設けられた接続孔5bは、底面に配線3の第2パッド部3bが露出していれば、その平面形状が特に限定されることはない。
次に、図4(1)−Aおよび図4(1)−Bに示すように、開口部5aおよび接続孔5bの底面に露出する配線3上に、半田濡れ層21を成膜する。この際、メッキ法を適用することにより、開口部5aおよび接続孔5bの底面2露出する配線3の露出面上のみに、選択的に金属材料からなる半田濡れ層21を成膜する。これにより、開口部5aの底面に半田濡れ層21からなる半田濡れ性パターン21aは、位置精度および形状精度良好に形成される。
このようにして開口部5aの底面に形成された半田濡れ性パターン21aは、開口部5aの平面形状と同じ形状で形成される。このため、開口部5aの底部には、上述した開口部5aの平面形状と同一の、中央部から放射状に突起部を突出させた平面形状の半田濡れ性パターン21aが形成されることになる。
また半田濡れ層21は、半田濡れ性が良好であり、かつ半田の拡散を防えることが可能な金属材料を用いて構成され、半田に対するバリア層としても機能することが好ましい。このような金属材料として、例えばニッケル(Ni)が用いられる。また、酸化防止を目的として、ニッケル(Ni)膜上に金(Au)膜を積層させた構成を適用することがさらに好ましい。
尚、以上のような半田濡れ層21は、開口部5aから露出する半田濡れ性パターン21aとしての平面形状が、図2(a)〜(c)の各図を用いて説明したような中央部cから放射状に突起部pが設けられていれば良い。このため、半田濡れ層21は、開口部5aおよび接続孔5bの底面の全面に設けられていてれば良く、絶縁膜5の下層に延設して設けられていても良い。ただしこの場合、配線3上に半田濡れ層21を形成した後、絶縁膜5を形成する手順を行うことになる。
次いで、半田濡れ層21で覆われた配線3上に半田を成長させることにより、開口部5a上に半田パターン23aを形成し、接続孔5b上に半田バンプ23bを形成する。これにより、半田濡れ層21を介して配線3に接続された半田パターン23aおよび半田バンプ23bが得られる。
この際、メッキ法を適用することにより、半田濡れ層21を電極としてこの露出部上に選択的に半田を成長させることによって半田パターン23aを形成する。ここでは、次に行なう半田パターン23aのフラッタニングにおいて、半田パターン23aが十分に広い平面形状に拡大される程度に、開口部5aおよび接続孔5bの深さよりも高い膜厚となるように半田を成長させる。尚、半田の体積が大きすぎると、以降に行なう発光素子(10)の半田付けの際に発光素子(10)が傾くため、ここでは例えば絶縁膜5の上面より1〜10μm程度たかくなるように、半田を成長させて半田パターン23aを形成する。これにより、開口部5aの開口形状およびその底部の半田濡れ性パターン21aと略同一の平面形状の半田パターン23a、すなわち図2(a)〜(c)の各図を用いて説明した中央部cから放射状に突起部pが設けられた平面形状の半田パターン23aを形成する。また、接続孔5bの開口形状およびその底部の半田濡れ層21と略同一の平面形状の半田バンプ23bを、接続孔5b上に形成する。
尚、メッキ法による半田の成長過程では、半田の成長高さが開口部5aおよび接続孔5bの深さを超えると、平面方向にも半田が成長する場合がある。この場合、半田パターン23aの平面形状は、開口部5aおよびその底面の半田濡れ性パターン21aの平面形状と略相似でこれよりも一回り大きい略同一形状となる。同様に半田バンプ23bの平面形状は、接続孔5bおよびその底面の半田濡れ層21の平面形状と略相似でこれよりも一回り大きい略同一形状となる。
ここで、図2(a)を用いて説明した発光素子10の底面の直径Φする開口部5a(すなわち半田濡れ性パターン21a)における中央部cの最も開口幅が狭い部分の幅Wは、W=Φ×(0.95〜0.80)の範囲内において半田の成長高さによって決められる。つまり、開口部5aから上部にはみ出す半田材料の体積が、発光素子10の底面に対して所定の値となるようにすることが好ましい。
次に、図4(2)−Aおよび図4(2)−Bに示すように、基板1に対向配置した平板25によって、半田パターン23aおよび半田バンプ23bを押し圧する。この際、半田パターン23aおよび半田バンプ23bをリフローさせた状態とする。これにより、半田パターン23aおよび半田バンプ23bを表面平坦化して高さを揃える、いわゆるフラッタニングを行なう。またこのフラッタニングにより、半田パターン23aおよび半田バンプ23bの平面形状を拡大させる。この際、隣接する半田パターン23aや半田バンプ23bと接触しない範囲で、半田パターン23aおよび半田バンプ23bの平面形状を拡大して良い。
その後、図5(1)−Aおよび図5(1)−Bに示すように、フラッタニングされた半田パターン23aおよび半田バンプ23bを覆う状態で、基板1の上方に半田フラックス27を塗布成膜する。
次に、半田パターン23a上に、半田フラックス27を介して発光素子10を載置する。ここでは半田フラックス27が有する粘性により、発光素子10を半田パターン23a上に接着固定させる。この際、必要に応じて半田フラックス27を加熱することによって、半田フラックス27に粘性を持たせる。
また、基板1の半田パターン23a上への発光素子10の載置は、例えばフィルム転写によって一括で行なう。この場合、基板1とは異なるフィルム基板上に、基板1上の半田パターン23aと対応する配列状態で複数の発光素子10を接着固定させておく。この際、例えば赤(R)、緑(G)、青(B)の3色の発光素子10を1組として、これらの発光素子10を繰り返しの配列パターンで配列する。また、ウェハ上に高密度に配列形成された発光素子10を、表示装置の画素ピッチに合わせた間隔に拡大してフィルム基板上に配列する。
そして、基板1における半田パターン23a上に発光素子10の載置する場合には、半田パターン23aと発光素子10とが1:1で対応するように基板1とフィルム基板とを対向配置させる。この状態で、フィルム基板と基板1とを押し圧することにより、フィルム基板側の発光素子10を、基板1側に一括で転写して移載すれば良い。
ここで、半田パターン23a上における発光素子10の載置位置は、フラッタニングによって平面形状が拡大された半田パターン23a上であれば何処でも良く、開口部5aの中央部cから外れていても良い。このため、この時点においての基板1上における発光素子10の位置精度は、フィルム基板上における発光素子の位置精度に依存するが、フィルム基板上における発光素子の位置精度に対しても、高い位置精度が要求されることはない。
以上の状態で、図5(2)−Aおよび図5(2)−Bに示すように、半田パターン23aおよび半田バンプ23bをリフロー処理することにより、発光素子10を半田付けして基板1上に固定する。このリフロー処理においては、半田の表面張力により、半田濡れ性の低い絶縁膜5の表面で半田がはじかれる。これにより、半田濡れ層21を底面とする開口部5aおよび接続孔5b上に半田材料が収束する。
このため、フラッタニングによって拡大していた半田パターン5aおよび半田バンプ5bの平面形状は、開口部5aおよび接続孔5bの底面に露出する半田濡れ層21の平面形状と略同一に戻される。したがって、半田パターン5aは、図2(a)〜図2(c)を用いて説明した開口部5a、およびその底面の半田濡れ性パターン21aの平面形状と略相似で、場合によってはこれよりも一回り大きい略同一形状に収束される。また、同様に半田バンプ23bは、接続孔5bおよびその底面の半田濡れ層21の平面形状と略相似で、場合によってはこれよりも一回り大きい略同一形状に収束される。
そしてこのような半田材料の収束に伴い、発光素子10は、半田材料の表面を移動し、自己整合的に開口部5a底面の半田濡れ性パターン21aの中央部cに位置決めされて固定される。
この際、図2(a)〜図2(c)を用いて説明したように、開口部5a(つまり半田濡れパターン21a)の形状は、中央部cから少なくとも3方向に突起部pが突出している。このため、3方向に収束する半田の表面張力によって表示素子10がほぼ中央部c上に移動する。
また、開口部5a(つまり半田濡れパターン21a)の形状が、中央部cから対称となる方向に突起部pが突出している形状であれば、対称となる2方向に収束する半田の表面張力によって表示素子10がほぼ中央部c上に移動する。
さらに開口部5a(つまり半田濡れパターン21a)の形状は、等角度を保って突起部pが配置された構成である。このため、中心部cに対して均等角度を保った各方向に収束する半田の表面張力により、表示素子10がほぼ中央部c上に移動する。
ここで、各突起部pの先端は、中央部cを中心にした円周上に配置されるため、上述した各方向への表面張力の強さをほぼ均等にすることができる。
しかも、発光素子10は、以上のように中央部c上に移動すると同時に、底面が基板1に対して水平を保つように平面出しがなされた状態で固定される。またさらに、発光素子10の底面形状が多角形で有る場合、突起pの数をこれに合わせて設定することにより、発光素子10の回転方向も所定方向にセルフアライメントされる。
尚、このようなリフロー処理の後には、洗浄によって半田フラックスを除去する工程を行なう。
以上のようにして、基板1上に、中央部cから放射状に突起部pを突出させた平面形状の半田パターン23aと、半田パターン23aにおける中央部上に位置合わせされた状態で配列固定された発光素子(LEDチップ)10とを有する実装基板29が得られる。
以上のように発光素子10を実装させた実装基板29を用いて、さらに表示装置の製造を行なう工程を、以下に説明する。
先ず、図6(1)に示すように、基板1上に発光素子10を覆う状態で層間絶縁膜31を成膜する。そしてこの層間絶縁膜31に、発光素子10の第2電極12に達する接続孔31aと、半田バンプ23bに達する接続孔31bとを形成する。
次に、図6(2)に示すように、層間絶縁膜31上に、接続孔31aを介して発光素子10の第2電極12に接続された信号線33aを形成し、また接続孔31bを介して半田バンプ23bに接続された走査線33bを形成する。この走査線33bは、半田バンプ23b、配線3、および半田パターン23aを介して、発光素子10の第1電極11に接続される。
その後は、図6(3)に示すように、層間絶縁膜31上において画素1a−1a間に相当する位置に、ブラックマトリックスとなる遮光膜35を形成し、表示装置37を完成させる。この表示装置37は、発光光hが基板1と反対側から取り出されるものとなる。またこの表示装置37は、発光素子10に設けた2つの電極11,12の両方が、基板1と反対側から取り出される構成となる。
以上説明した第1実施形態によれば、発光素子10を基板1上に固定している半田パターンが、中央部cから放射状に突起部pを設けた平面形状となっている。そして、このような半田パターン23aの平面形状に対して、半田パターン23aの中央部cに発光素子10が固定される。これは半田パターン23aをリフローさせた場合の半田材料の表面張力により、放射形状の中央部cに発光素子10が自己整合的に移動することによる。
このため、例えばリソグラフィー技術によって半田パターン23aを位置精度および形状精度良好に形成することにより、この半田パターン23aに対して自己整合的に位置合わせされる発光素子10も、基板1上における位置精度が良好に保たれることになる。したがって、基板1上に、位置精度良好に発光素子10等のチップを配列固定してなる実装基板29、および表示装置37を得ることが可能である。
一例として、底面形状が□22μmの四角形である発光素子10を用い、図2(a)に示したように中心部cから4方向に突起部pを設けた形状で、W1=20μm×(1.40〜0.80)の各開口部5aを適用して発光素子10の半田付けを行なった。隣接する突起部pの成す角度は90°とし、突起部pの先端が配置される円周の直径は40μmとした。
この結果、W1=20μm×(0.95〜0.80)の範囲において、±1μm以下の精度で自己整合的に位置合わせが成されるセルフアライン効果を確認することができた。この際、図5(1)に示したように、基板1上に発光素子10を載置した状態において、最大で±30μmの位置ずれを±1μm以下の位置精度にまで自己整合的に位置合わせすることができた。また、発光素子10に傾きも無く、基板1面に対して平面出しされた状態で半田付けが可能であることを確認できた。
そして以上のように、半田パターン23aに対して自己整合的に発光素子10等のチップを位置決めが可能になることにより、実装基板29や表示装置37の製造におけるスループットの向上を図ることが可能になる。つまり、基板1上への発光素子10を移載して固定する場合の位置精度は、スループットとトレードオフの関係にある。しかしながら上述したように、半田パターン23a上に発光素子10を載置する際の位置精度は、最大で±30μm程度づれていても良いことになる。このため、最終的な位置精度として±1μmと言った高精度を得ることができるにもかかわらず、大幅なスループットの向上が達成されるのである。
さらに、以上のように位置精度良好に発光素子10を基板1上に搭載可能となるため、発光素子10の第2電極12に対する接続孔31a形成のための位置合わせマージンを縮小できる。これにより、第2電極12の縮小が可能となるため、発光素子10で発生させた発光光hを第2電極12側から取り出す場合の光取出し効率の向上が図られる。
しかも、発光素子10の発光層13を構成する化合物半導体材料(GaN)は、半田材料(Au−Sn)に対して濡れ性が殆どない。このため、発光層13の露出面に短絡防止用の絶縁膜を形成する必要がなく、工程の簡略化が可能である。
また、実装基板29の状態で不良が発見された場合には、不良画素の半田パターン23aと発光素子10のみを選択的に除去すれば良い。このため、画素単位でのリペアが可能である。
≪2.第2実施形態≫
本第2実施形態は、複数の発光素子をパッケージ化したパッケージ素子を基板上に搭載させた表示装置を作製する例であり、発光素子の実装固定に関する主要部分は第1実施形態と同様である。以下、図7〜図9を参照しつつ、第1実施形態と同一の構成要素には同一の符号を付し、重複する説明は省略する。
先ず、図7(1)−Aおよび図7(1)−Bに示すように、第1基板41上に接着層43、および絶縁層45をこの順に成膜する。本第2実施形態においては、この積層構造が第1実施形態の基板とは異なるものとなり、この点において第1実施形態と異なる。
そして、この絶縁層45上に、必要に応じたレイアウトで配線3をパターン形成する。この配線3は、第1実施形態と同様に、次に説明する発光素子を搭載するための第1パッド部3a、および発光素子の接続部としての第2パッド部3bが設けられていることとする。また、配線3の層構成および必要に応じて多層配線としても良いことも、第1実施形態と同様である。
次に、第1実施形態と同様に、配線3が設けられた基板1上に絶縁膜5を成膜し、配線3における第1パッド部3aを露出させる開口部5aと、第2パッド部5bを露出させる接続孔5bとを形成する。そして特に、開口部5aは、第1実施形態において図2(a)〜図2(c)に一例を示して説明したと同様に、中央部から放射状に突起部を突出させた平面形状であることが重要である。
以降は、第1実施形態において、図4〜図5を用いて説明したと同様に行なう。すなわち、図4(1)−Aおよび図4(1)−Bを用いて説明したと同様に、開口部5aおよび接続孔5bの底面に露出する配線3上に半田濡れ層21を成膜し、開口部5a内の半田濡れ層21を開口部5aの平面形状と同一の半田濡れ性パターン21aとする。次に、この半田濡れ層21上に半田パターン23aおよび半田バンプ23bを形成する。
その後、図4(2)を用いて説明したと同様に、半田パターン23aおよび半田バンプ23bをフラッタニングして平面形状を拡大する。
次に図5(1)−Aおよび図5(1)−Bを用いて説明したと同様に、拡大された半田パターン23a上の何れかの位置に、半田フラックス27を介して発光素子10を載置する。この際、例えばフィルム転写によって一括で行なって良いことは第1実施形態と同様である。だたしここでは、赤(R)、緑(G)、青(B)の3色の発光素子10を1組として、これらの発光素子10が繰り返しの配列パターンで第1基板41上に配列されることが重要である。
次に、図5(2)−Aおよび図5(2)−Bを用いて説明したと同様に、半田パターン23aおよび半田バンプ23bをリフロー処理することにより、発光素子10を自己整合的に開口部5a底面の半田濡れ性パターン21aの中央部cに位置決めして固定する。
以上により、図7(2)に示すように、中央部cから放射状に突起部pを突出させた平面形状の半田パターン23a上に、当該半田パターン23aにおける中央部c上に自己整合的に位置合わせされた状態で発光素子(LEDチップ)10を実装固定する。
その後引き続き、第1実施形態において図6(1)および図6(2)を用いて説明したと同様に行なうことにより、発光素子10を覆う層間絶縁膜31上に信号線33aおよび走査線33bを設ける。
以上までは、第1実施形態と同様に行って良く、次の工程からが本第2実施形態に特有の工程となる。すなわち先ず、図8(1)に示すように、3色の発光素子10を1組にした画素1a間において、層間絶縁膜31およびそれよりも下層の各層を、第1基板41または接着層43に達するまで分離する。この分離は、例えばレーザ光Lの照射によってなされる。そして、このように分離された各部分が、各光学パッケージ素子47となる。尚、図面上においては、奥行き方向に配列された3色の発光素子10を1組にして光学パッケージ素子47が構成されていることとする。
次に、図8(2)に示すように、分離した光学パッケージ素子47を、第2基板49上に移載する。この第2基板49上には、配線などが設けられた構造体53が配置され、この構造体53に設けた開口53a内に、接着層55を介して光学パッケージ素子47を固定する。
次いで、図8(3)に示すように、第2基板49上において光学パッケージ素子47と、構造体53の開口53aとの隙間を埋めるように絶縁膜57を形成する。またその後、ここでの図示は省略したが、必要に応じて各光学パッケージ素子47の発光素子10に接続された配線33a,33bと、構造体53の配線とを接続させて表示装置59を完成させる。
以上説明したように本発明は、以上のような光学パッケージ素子47を配列した表示装置59の作製にも適用可能である。この表示装置59は、発光光hが第2基板49と反対側から取り出されるものとなる。またこの表示装置59は、発光素子10に設けた2つの電極11,12の両方が、第2基板49と反対側から取り出される構成となる。
また、このような第2実施形態は、光学パッケージ素子47を形成するための第1基板41に発光素子10を実装する際に、第1実施形態において図2〜図5を用いて説明したと同様に行なう。このため、第1基板41上に、中央部cから放射状に突起部pを突出させた平面形状の半田パターン23aが設けられ、この半田パターン23aにおける中央部上に発光素子(LEDチップ)10を自己整合的に位置合わせして固定することが可能になる。したがって、第1実施形態と同様の効果を得ることができる。
尚、上述した第1実施形態および第2実施形態においては、表示装置の製造を念頭におき、基板1上にLEDチップからなる発光素子10を実装する構成を説明した。しかしながら本発明は、基板上に半導体チップや単なる電極チップのような小片(すなわちチップ)を位置精度良好に固定する必要がある装置(実装基板)に対して広く適用可能である。
この場合、実装するチップにおける実装面を底面とした場合、この底面形状に対する半田パターンの形状は、第1実施形態と同様であることとする。これにより、上述した第1実施形態で説明したと同様の効果を得ることができる。
また、上述した第1実施形態および第2実施形態においては、絶縁膜に開口部5aを設けてこの底部に半田パターン23aを形成する構成とした。しかしながら、フラッタニングによって平面形状が拡大した半田パターン23aが、リフロー処理によって半田濡れ性パターンと略同一形状に収束可能であれば、絶縁膜が除去された構成であっても良い。この場合、例えば図4(1)−Aおよび図4(1)−Bに示した状態から、絶縁膜5を除去した後、フラッタニングを行うようにしても良い。
<適用例>
以上説明した本発明に係る表示装置は、図9〜図13に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなど、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示する電子機器の表示装置に適用することが可能である。以下に、本発明が適用される電子機器の一例について説明する。
図9は、本発明が適用されるテレビを示す斜視図である。本適用例に係るテレビは、フロントパネル102やフィルターガラス103等から構成される映像表示画面部101を含み、その映像表示画面部101として本発明に係る表示装置を用いることにより作成される。
図10は、本発明が適用されるデジタルカメラを示す図であり、(A)は表側から見た斜視図、(B)は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部111、表示部112、メニュースイッチ113、シャッターボタン114等を含み、その表示部112として本発明に係る表示装置を用いることにより作製される。
図11は、本発明が適用されるノート型パーソナルコンピュータを示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体121に、文字等を入力するとき操作されるキーボード122、画像を表示する表示部123等を含み、その表示部123として本発明に係る表示装置を用いることにより作製される。
図12は、本発明が適用されるビデオカメラを示す斜視図である。本適用例に係るビデオカメラは、本体部131、前方を向いた側面に被写体撮影用のレンズ132、撮影時のスタート/ストップスイッチ133、表示部134等を含み、その表示部134として本発明に係る表示装置を用いることにより作製される。
図13は、本発明が適用される携帯端末装置、例えば携帯電話機を示す図であり、(A)は開いた状態での正面図、(B)はその側面図、(C)は閉じた状態での正面図、(D)は左側面図、(E)は右側面図、(F)は上面図、(G)は下面図である。本適用例に係る携帯電話機は、上側筐体141、下側筐体142、連結部(ここではヒンジ部)143、ディスプレイ144、サブディスプレイ145、ピクチャーライト146、カメラ147等を含む。そして、そのディスプレイ144やサブディスプレイ145として本発明に係る表示装置を用いることにより作製される。
第1実施形態の製造方法を説明する製造工程図(その1)である。 半田パターンの平面形状を規定する開口部の平面図である。 実装する発光素子(LEDチップ)の構成を示す図である。 第1実施形態の製造方法を説明する製造工程図(その2)である。 第1実施形態の製造方法を説明する製造工程図(その3)である。 第1実施形態の製造方法を説明する製造工程図(その4)である。 第2実施形態の製造方法を説明する製造工程図(その1)である。 第2実施形態の製造方法を説明する製造工程図(その2)である。 本発明が適用されるテレビを示す斜視図である。 本発明が適用されるデジタルカメラを示す図であり、(A)は表側から見た斜視図、(B)は裏側から見た斜視図である。 本発明が適用されるノート型パーソナルコンピュータを示す斜視図である。 本発明が適用されるビデオカメラを示す斜視図である。 本発明が適用される携帯端末装置、例えば携帯電話機を示す図であり、(A)は開いた状態での正面図、(B)はその側面図、(C)は閉じた状態での正面図、(D)は左側面図、(E)は右側面図、(F)は上面図、(G)は下面図である。
符号の説明
1…基板、3…配線、5…絶縁膜、5a…開口部、23a…半田パターン、10…発光素子(チップ)、11…第1電極、12…第2電極、13…発光層、21…半田濡れ性材料層、21a…半田濡れ性パターン、27…半田フラックス、29…実装基板、37,59…表示装置、41…第1基板、c…中央部、p…突起部

Claims (7)

  1. 基板上に設けられた配線と、
    前記配線に対向して複数の開口部を有すると共に、前記開口部の開口形状が中央部から放射状に突起部を有してなる絶縁膜と、
    前記絶縁膜の前記複数の開口部のそれぞれに設けられ、前記開口部の開口形状と略同一の平面形状を有する半田パターンと、
    前記半田パターンの前記中央部に対応する領域に固定されると共に、2つの電極間に発光層を有し、かつ前記中央部と略同一の底面形状を有するチップとを備え、
    前記絶縁膜の開口部の開口形状において、
    前記中央部は円形状を有し、
    前記突起部は、前記中央部から対称となる少なくとも3方向に沿って互いに等角度を保って配置されると共に、その先端が前記中央部を中心とした円周上に配置され、かつ前記先端に向かって細くなる形状を有し、
    前記チップの前記2つの電極のうちの一方の電極が前記半田パターンに接続され、
    前記半田パターンが前記絶縁膜の開口部において前記配線と接続されている
    実装基板。
  2. 前記絶縁膜の複数の開口部のそれぞれに半田濡れ層を有し、
    前記半田濡れ層上に前記半田パターンが設けられている
    請求項1に記載の実装基板。
  3. 前記半田濡れ層は、ニッケル(Ni)を用いて構成されている
    請求項2に記載の実装基板。
  4. 前記半田濡れ層は、ニッケルおよび金を積層したものである
    請求項3に記載の実装基板。
  5. 前記半田パターン上に半田フラックスを有し、
    前記半田フラックス上に前記チップが設けられている
    請求項2に記載の実装基板。
  6. 前記絶縁膜は、前記複数の開口部の他に、前記配線層に対向して複数の接続孔を有し、
    前記複数の接続孔に半田バンプが設けられている
    請求項1ないし請求項5のいずれか1項に記載の実装基板。
  7. 前記チップは、前記半田パターンに接続された一方の電極側から他方の電極側に向かって前記基板面に平行な面形状の径が小さくなっている
    請求項1ないし請求項5のいずれか1項に記載の実装基板。
JP2008296512A 2008-11-20 2008-11-20 実装基板 Active JP4888473B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008296512A JP4888473B2 (ja) 2008-11-20 2008-11-20 実装基板
US12/622,639 US8384116B2 (en) 2008-11-20 2009-11-20 Substrate with chips mounted thereon, method of manufacturing substrate with chips mounted thereon, display, and method of manufacturing display

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008296512A JP4888473B2 (ja) 2008-11-20 2008-11-20 実装基板

Publications (2)

Publication Number Publication Date
JP2010123780A JP2010123780A (ja) 2010-06-03
JP4888473B2 true JP4888473B2 (ja) 2012-02-29

Family

ID=42171279

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008296512A Active JP4888473B2 (ja) 2008-11-20 2008-11-20 実装基板

Country Status (2)

Country Link
US (1) US8384116B2 (ja)
JP (1) JP4888473B2 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5612991B2 (ja) * 2010-09-30 2014-10-22 シャープ株式会社 発光装置及びこれを備えた照明装置
US8349116B1 (en) 2011-11-18 2013-01-08 LuxVue Technology Corporation Micro device transfer head heater assembly and method of transferring a micro device
US8646505B2 (en) 2011-11-18 2014-02-11 LuxVue Technology Corporation Micro device transfer head
US8809875B2 (en) * 2011-11-18 2014-08-19 LuxVue Technology Corporation Micro light emitting diode
US8573469B2 (en) 2011-11-18 2013-11-05 LuxVue Technology Corporation Method of forming a micro LED structure and array of micro LED structures with an electrically insulating layer
JP5896214B2 (ja) * 2012-01-23 2016-03-30 日亜化学工業株式会社 半導体装置の製造方法
JP6201816B2 (ja) * 2014-02-28 2017-09-27 日亜化学工業株式会社 発光装置の製造方法及び発光素子実装用配線基板
JP6142831B2 (ja) 2014-03-27 2017-06-07 ソニー株式会社 実装用基板及びその製造方法、並びに、部品実装方法
US10418527B2 (en) 2014-10-31 2019-09-17 eLux, Inc. System and method for the fluidic assembly of emissive displays
US10381335B2 (en) 2014-10-31 2019-08-13 ehux, Inc. Hybrid display using inorganic micro light emitting diodes (uLEDs) and organic LEDs (OLEDs)
US10543486B2 (en) 2014-10-31 2020-01-28 eLux Inc. Microperturbation assembly system and method
US10242977B2 (en) 2014-10-31 2019-03-26 eLux, Inc. Fluid-suspended microcomponent harvest, distribution, and reclamation
US10535640B2 (en) 2014-10-31 2020-01-14 eLux Inc. System and method for the fluidic assembly of micro-LEDs utilizing negative pressure
US10520769B2 (en) 2014-10-31 2019-12-31 eLux, Inc. Emissive display with printed light modification structures
US10381332B2 (en) 2014-10-31 2019-08-13 eLux Inc. Fabrication method for emissive display with light management system
US10236279B2 (en) 2014-10-31 2019-03-19 eLux, Inc. Emissive display with light management system
US10446728B2 (en) 2014-10-31 2019-10-15 eLux, Inc. Pick-and remove system and method for emissive display repair
US10319878B2 (en) 2014-10-31 2019-06-11 eLux, Inc. Stratified quantum dot phosphor structure
US9825202B2 (en) 2014-10-31 2017-11-21 eLux, Inc. Display with surface mount emissive elements
JP6654036B2 (ja) * 2015-12-21 2020-02-26 スタンレー電気株式会社 半導体発光装置及び半導体発光装置の製造方法
JP6842246B2 (ja) * 2016-05-26 2021-03-17 ローム株式会社 Ledモジュール
KR20200005096A (ko) * 2018-07-05 2020-01-15 엘지전자 주식회사 반도체 발광 소자를 이용한 디스플레이 장치 및 이의 제조방법
US10986737B2 (en) * 2019-03-28 2021-04-20 Mikro Mesa Technology Co., Ltd. Method of restricting micro device on conductive pad

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2914097B2 (ja) * 1993-06-25 1999-06-28 松下電工株式会社 射出成形プリント基板
JPH07263468A (ja) * 1994-03-17 1995-10-13 Hitachi Ltd 半導体集積回路装置およびリードフレーム
JP3477058B2 (ja) 1997-12-09 2003-12-10 シャープ株式会社 発光装置の製造方法
JP3609935B2 (ja) * 1998-03-10 2005-01-12 シャープ株式会社 高周波半導体装置
US6140707A (en) * 1998-05-07 2000-10-31 3M Innovative Properties Co. Laminated integrated circuit package
JP2001257218A (ja) * 2000-03-10 2001-09-21 Sony Corp 微細チップの実装方法
US7095121B2 (en) * 2002-05-17 2006-08-22 Texas Instrument Incorporated Metallic strain-absorbing layer for improved fatigue resistance of solder-attached devices
JP2004119944A (ja) * 2002-09-30 2004-04-15 Toyota Industries Corp 半導体モジュールおよび実装基板
JP4613489B2 (ja) * 2003-12-08 2011-01-19 ソニー株式会社 素子配列方法及び表示装置
JP2006049777A (ja) * 2004-08-09 2006-02-16 Mitsubishi Electric Corp 半導体集積装置
WO2006132139A1 (ja) 2005-06-06 2006-12-14 Mitsubishi Gas Chemical Company, Inc. レジスト用化合物およびレジスト組成物
KR20080013865A (ko) * 2005-06-06 2008-02-13 로무 가부시키가이샤 반도체 장치, 기판 및 반도체 장치의 제조 방법
US7804147B2 (en) * 2006-07-31 2010-09-28 Cree, Inc. Light emitting diode package element with internal meniscus for bubble free lens placement
JP4940900B2 (ja) * 2006-11-08 2012-05-30 日亜化学工業株式会社 実装用部品、および半導体装置
JP2008130861A (ja) * 2006-11-22 2008-06-05 Sony Corp シリコーンゴム層積層体及びその製造方法、突当て装置、実装用基板への物品の実装方法、並びに、発光ダイオード表示装置の製造方法

Also Published As

Publication number Publication date
US20100123163A1 (en) 2010-05-20
JP2010123780A (ja) 2010-06-03
US8384116B2 (en) 2013-02-26

Similar Documents

Publication Publication Date Title
JP4888473B2 (ja) 実装基板
CN100484199C (zh) 照相机组件封装件
TWI552300B (zh) 半導體封裝件及用於一半導體封裝件之製造方法及光學模組
US8350276B2 (en) Alternating current light emitting device
US11127341B2 (en) Light emitting module and display device
KR20130140759A (ko) 흐름 없는 언더필
JP2003189195A (ja) 半導体装置、撮像用半導体装置及びその製造方法
JP2002246535A (ja) 半導体集積回路
US10993347B2 (en) Electronic device and tiled electronic system comprising the same
US20110174527A1 (en) Element mounting board, semiconductor module, semiconductor device, method for fabricating the element mounting board, and method for fabricating semiconductor device
KR102037866B1 (ko) 전자장치
JP2010028110A (ja) チップ部品を有するプリント基板、及びチップ部品の実装構造
US7655997B2 (en) Wafer level electro-optical semiconductor manufacture fabrication mechanism and a method for the same
US20120146206A1 (en) Pin attachment
TWI292073B (ja)
JP2018037520A (ja) 半導体装置、電子装置、半導体装置の製造方法及び電子装置の製造方法
JP2005242242A (ja) 画像センサパッケージおよびカメラモジュール
US20220246813A1 (en) Light-emitting device and method for manufacturing the same
KR101153675B1 (ko) 인쇄회로기판 및 인쇄회로기판의 제조 방법
JP2007067134A (ja) 実装部品、実装構造、及び実装構造の製造方法
KR20110017153A (ko) 볼 그리드 어레이 패키지 기판 및 그 제조방법
JP2020004926A (ja) 配線基板及び配線基板の製造方法
JP2005072202A (ja) 端子電極、配線基板、半導体装置、半導体モジュール、電子機器、端子電極の製造方法および半導体モジュールの製造方法
JP2019140343A (ja) 半導体装置および半導体装置の製造方法
KR100715858B1 (ko) 패턴된 전도접착제가 형성된 웨이퍼레벨 패키지 제작 방법및 이를 이용한 이미지 센서 모듈(ism)

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100914

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100916

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110906

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111025

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111115

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111128

R151 Written notification of patent or utility model registration

Ref document number: 4888473

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141222

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250