JP2001257218A - 微細チップの実装方法 - Google Patents

微細チップの実装方法

Info

Publication number
JP2001257218A
JP2001257218A JP2000067345A JP2000067345A JP2001257218A JP 2001257218 A JP2001257218 A JP 2001257218A JP 2000067345 A JP2000067345 A JP 2000067345A JP 2000067345 A JP2000067345 A JP 2000067345A JP 2001257218 A JP2001257218 A JP 2001257218A
Authority
JP
Japan
Prior art keywords
chip
substrate
mounting
fine
chips
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000067345A
Other languages
English (en)
Inventor
Yumi Sanaka
由美 左中
Isamu Nakao
勇 中尾
Tadashi Ishibashi
義 石橋
Katsuya Shirai
克弥 白井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2000067345A priority Critical patent/JP2001257218A/ja
Priority to US09/803,684 priority patent/US6579745B2/en
Publication of JP2001257218A publication Critical patent/JP2001257218A/ja
Priority to US10/388,985 priority patent/US6919007B2/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/95053—Bonding environment
    • H01L2224/95085—Bonding environment being a liquid, e.g. for fluidic self-assembly
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/9512—Aligning the plurality of semiconductor or solid-state bodies
    • H01L2224/95143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
    • H01L2224/95145—Electrostatic alignment, i.e. polarity alignment with Coulomb charges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10349—Aluminium gallium indium phosphide [AlGaInP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/53—Means to assemble or disassemble
    • Y10T29/5313—Means to assemble electrical device
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/53—Means to assemble or disassemble
    • Y10T29/5313—Means to assemble electrical device
    • Y10T29/53174—Means to fasten electrical component to wiring board, base, or substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/53—Means to assemble or disassemble
    • Y10T29/5313—Means to assemble electrical device
    • Y10T29/53174—Means to fasten electrical component to wiring board, base, or substrate
    • Y10T29/53178—Chip component
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/53—Means to assemble or disassemble
    • Y10T29/5313—Means to assemble electrical device
    • Y10T29/53196—Means to apply magnetic force directly to position or hold work part

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Device Packages (AREA)
  • Die Bonding (AREA)

Abstract

(57)【要約】 【課題】 微小な半導体チップ等を効率よく又歩留まり
よく基板の所望の位置に実装できる半導体チップ等の微
細チップ実装方法を提供する。 【解決手段】 微細チップ（ＬＥＤチップ３）を散在さ
せた溶媒２中に実装基板６を浸漬し、該実装基板に実装
すべき位置に対応して電場勾配を形成することにより微
細チップを該実装基板６上に組付ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は微細チップの実装方
法に関する。より詳しくは、ミクロンサイズの多数の微
細な半導体チップ等を基板上に組付ける微細チップの実
装方法に関するものである。
【０００２】
【従来の技術】微細構造のＬＥＤやＩＣなどの半導体チ
ップからなる機能素子を基板上に組込んで各種デバイス
を形成する場合、半導体チップをエッチングにより例え
ば台形の形状にして基板側にこれに対応する凹部を設
け、この凹部内に半導体チップを組付けることにより微
細な半導体チップを基板に実装していた。
【０００３】しかしながら、この方法では、エッチング
などにより容易に台形を形成できない材料や微細寸法の
半導体チップに対しては、実装が困難となったり又は形
状や組付けの精度が低下して歩留まりが悪化する。
【０００４】ディスプレイ用の発光素子等の半導体チッ
プを基板に実装する場合、所定面積の基板面に効率よく
且つ歩留まりよく実装する必要があり、またコスト面も
考慮する必要がある。また、半導体チップの微小化によ
り、実装の際のハンドリングも困難になってきている。
そこでこのような点に効果的に対処できる半導体チップ
構造やその実装方法が求められている。
【０００５】従来の半導体チップ等の微細チップの実装
方法が、米国特許第５５４５２９１号、同第５８２４１
８６号、同第５９０４５４５号、特表平９−５０６７４
２，特開平９−１２０９４３等に開示されている。これ
らに記載された実装方法は、チップにテーパを設けて上
下を定め、基板の窪みに埋め込む方法である。この際、
水やアルコールなどの溶液中にチップを混ぜスラリー状
にして、これを基板上に流している。
【０００６】別の従来の微細チップの実装方法として、
静電力により集積回路を基板上に組付ける方法が米国特
許出願第０７／９０２９８６号に記載されている。この
方法は、静電力によりチップを振動させ、位置エネルギ
ーが最小になる状態でチップを配列するものである。
【０００７】
【発明が解決しようとする課題】しかしながら、上記半
導体チップ等にテーパを設ける方法では、チップ外形が
数百μｍ程度までの構造では歩留まりは十分大きいが、
数十μｍからそれ以下の寸法のものでは歩留まりが低下
して実用化には問題がある。
【０００８】また、上記従来の静電力を用いる方法で
は、粒子を静電力で振動させるための装置を必要とす
る。また、この方法では、微細チップを機械的に振動さ
せるため、チップ同士が衝突して一部が損傷するおそれ
があり、実用化に適さない。
【０００９】本発明は上記従来技術を考慮したものであ
り、微小な半導体チップ等を効率よく又歩留まりよく基
板の所望の位置に実装できる半導体チップ等の微細チッ
プ実装方法の提供を目的とする。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明では、微細チップを散在させた溶媒中に実装
基板を浸漬し、該実装基板に、実装すべき位置に対応し
て電場勾配を形成することにより微細チップを該実装基
板上に組付けることを特徴とする微細チップの実装方法
を提供する。
【００１１】この構成によれば、チップ形状に基づく物
理的な力によることなく、電場勾配により微細チップを
実装基板上に組込むため、微細な半導体チップ等の素子
を確実に実装することができる。また、微細チップを溶
媒中に散在させて電場勾配を形成することにより、多数
の微細チップを１回のプロセスで同時に実装することが
できプロセスの効率が高まり生産性が向上する。
【００１２】好ましい構成例では、前記微細チップおよ
び／または実装基板に、実装すべき位置に対応して表面
エネルギーを制御するための表面処理剤を塗布したこと
を特徴としている。
【００１３】この構成によれば、実装位置の基板や半導
体チップ等の表面エネルギーを疎水性あるいは親水性と
して実装位置への吸着性を高めることができ、より確実
に所定の位置に半導体チップ等を実装することができ
る。
【００１４】さらに好ましい構成例では、前記微細チッ
プの所定の位置に強磁性体またはフェリ磁性体を設け、
磁場により該微細チップの組付け方向を揃えることを特
徴としている。
【００１５】この構成によれば、半導体チップ等の微細
チップの一定位置の一部を強磁性体またはフェリ磁性体
で形成することにより、基板との間で磁場を形成し磁束
による磁気的吸引力によって方向制御を行うことがで
き、半導体チップ等が確実に一定の向きに揃えられた姿
勢で実装される。また、磁気的吸引力により、微細チッ
プの吸着性が高まり、実装の信頼性が向上する。
【００１６】さらに好ましい構成例では、前記溶媒を循
環させることを特徴としている。
【００１７】この構成によれば、溶媒中に散在する多数
の微細チップが循環しながら一定の確率で次々に実装基
板に接近して電場勾配や磁気力により吸引されるため、
効率よく確実に多数の微細チップを実装することができ
る。
【００１８】上記本発明は、基板上に微細構造を有する
素子を組付ける方法およびそれにより得られる構造を示
すものである。特に本発明の方法では、接合部または受
容部（窪みである必要はない）を持つ基板上面に、微細
構造物を流体を介して搬送する。搬送時に微細構造物は
電界等の力の作用により窪み等の組付け部内にセルフア
ラインして合体する。これにより得られる合体構造物
は、配線を作り込んだ基板上に発光ダイオード（ＬＥ
Ｄ）が合体したディスプレイ装置や信号処理装置であ
る。微細構造を有する素子あるいは構造物（微細チッ
プ）としては、レーザ、トランジスタ、ガン発振器、集
積回路、ソーラコネクタ、蛍光体微粒子等である。その
他の合体構造物の例としては、半導体デバイスを他の半
導体素子や他のプラスチックなどの基板と合体した構造
物等がある。
【００１９】本発明の方法は、基板中にミクロンオーダ
ーの微細構造のチップを組付ける手法で、基板は、上面
に構造物を収容する部分とそれ以外の領域をもつ（窪ん
でいるとは限らない）シリコン基板、ガリウム砒素基
板、ガラス基板、セラミック基板、プラスチック基板
等、あるいは前述のような基板上に配線を施すことによ
り受容部を有する領域を１つ以上有するものである。プ
ラスチックシートであってもよい。
【００２０】組付け工程には、微細構造のチップを用意
する工程と、この微細構造物（チップ）を流体中に搬送
して混合物あるいは一般にスラリーを形成する工程と、
このスラリーを微細構造物が少なくとも１つは受容部を
有する領域内に配置されるように速度の制御と外力等の
制御を最適化してセルフアラインさせる工程がある。
【００２１】本発明はさらに、微細構造物を組付ける領
域とそれ以外の領域が少なくとも１つ以上存在する基板
上に微細構造物を組付けるための装置を示す。この装置
は、基板、流体、必要に応じて微細構造を有する素子を
収容するための電界を制御する（電圧）電源および微細
構造を有する素子の方向性を制御するための磁場発生器
等を備えている。
【００２２】本発明の方法およびそれにより得られる構
造は、例えばＧａＡｌＰ系ＬＥＤチップをガラス基板上
に組付ける方法および得られた構造体である。チップの
形状は、円柱状、ピラミッド状、直方体、立法体、Ｔ
型、粒型、その他の形およびそれらを組合せた形でもよ
く、対称形、非対称形を問わない。一般に素子はその形
状により、基板の所望領域に緊密に挿入可能になる。微
細構造のチップは、ＧａＡｌＡｓ、窒化ガリウム、シリ
コン、ダイヤモンド、ゲルマニウム、その他のＩＩＩ−
Ｖ族およびＩＩ−ＶＩ族元素の化合物およびその多層構
造であってよい。多層構造は、金属、シリコン酸化物や
窒化シリコン等の絶縁体およびこれらの組合せを含むこ
とができる。
【００２３】上記微細構造のチップを溶媒中に混合して
スラリー状の混合液を作る。この混合液を沈まないよう
に循環装置で循環させ、この循環液中にチップを組付け
て実装するアセンブリ用基板（実装基板）および補助電
極（対向電極）を配設し、電圧電源に接続する。ただ
し、溶媒の種類によりチップとの比重の差によってチッ
プが沈まないようにできるので、その場合には溶媒を循
環させる必要はない。
【００２４】スラリー状にした微細チップまたは粒子を
電場勾配の力を利用して所望の位置に組付けることによ
り、微小なチップを精度よく実装できる。この場合、実
装基板に例えばマトリクス状その他位置を選択できるよ
うに電極を形成し、各電極位置により電界を制御して印
加電圧により選択的に微細チップを吸着することができ
る。
【００２５】さらに、チップの表面エネルギーを表面処
理剤により積極的に変えることにより、吸着の確率を高
めることができる。この場合、チップ側だけでなく、基
板側にも表面処理剤を選択的に塗布し、電場勾配と合わ
せることにより、さらに確実にチップを所望位置に吸着
することができる。
【００２６】チップの方向については、チップが対称形
または方向性を持たないものであれば方向制御の問題は
ない。方向制御が必要な場合には、チップの一定の一部
を強磁性体またはフェリ磁性体で形成することにより、
外部磁場を形成して或は基板電極を磁性体とすることで
磁力により方向を制御することができる。
【００２７】電極および磁性体となる金属は、溶媒によ
る腐食が少ないもの、電気分解などの影響を受けないも
の、表面処理剤との相性などその後の工程に影響しない
ものであればいかなる金属でもかまわない。
【００２８】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態について説明する。図１は、本発明に係る実装方
法を実施するための装置の構成説明図である。容器１内
に収容された溶媒２には多数の微細ＬＥＤチップ３が混
入されスラリー状溶液を形成する。このＬＥＤチップ３
を含む溶媒２はポンプ４により循環する。この溶媒２中
に、ＬＥＤチップ３を組込むべき実装基板６およびこれ
に対向配置された対向電極７が浸漬される。実装基板６
にはチップの実装位置に対応して多数の電極（図示しな
い）が形成されている。これらの電極に対し電源８によ
り選択的に電圧印加可能である。対向電極側も位置に応
じて電圧制御できるように電極を形成してもよい。
【００２９】第１実施形態：ガラス基板上に２層の配
線用金属（上層電極および下層電極）を施し、その２層
間の段差による窪み部分にＧａＡｌＡｓ系ＬＥＤチップ
を実装する。この実装工程は、ＬＥＤチップを作成する
工程と、チップを溶媒中に混入してスラリーにする工程
と、チップを電場勾配の力等を利用して基板の窪み部分
に沈み込ませる工程とを含む。これらの工程により、チ
ップを所定の位置に所定の充填率で実装する。このよう
にＬＥＤチップをガラス基板上に組付ける場合、ガラス
基板上面の所定の位置決めされた位置にあるチップ収容
領域（窪み部分）にチップが吸引されてその場所に組付
けられセルフアラインする。
【００３０】図２は上記ＬＥＤチップ３の構造を示す。
図示したように、このＬＥＤチップ３は、ｎ−ＧａＡｓ
からなるチップ基板３ａ上に順番に例えばｎ−Ｇａ０．
５Ｉｎ０．５Ｐからなる厚さ３０ｎｍのバッファー層３
ｂと、ｎ−（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５
Ｐからなる厚さ４００ｎｍのエッチングストップ層を兼
ねた第１導電層３ｃと、（Ａｌ０．５Ｇａ０．５）０．
５Ｉｎ０．５Ｐからなる厚さ３０ｎｍの第１キャリア閉
込め層３ｄと、１５ＱＷＧａＩｎＰ−ＡｌＧａＩｎＰか
らなる発光層３ｅと、（Ａｌ０．５Ｇａ０．５）０．５
Ｉｎ０．５Ｐからなる厚さ３０ｎｍの第２キャリア閉込
め層３ｆと、ｐ−（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ
０．５Ｐからなる厚さ４００ｎｍの第２導電層３ｇと、
ｐ−Ｇａ０．５Ｉｎ０．５Ｐからなる厚さ３０ｎｍのコ
ンタクト層３ｈを積層したものである。
【００３１】このＬＥＤチップ３の形状は、例えば約５
０μｍ角の立方体である。このようなＬＥＤチップ３
は、通常のＬＥＤチップ製造プロセスに従って基板上に
各層を積層し、これを分離して製造される。基板からの
チップの分離は、ウェットエッチング又はドライエッチ
ングなどで行い、基板を裏面研磨およびウェットエッチ
ングなどで１０μｍ程度薄くする。ただし、チップは基
板から剥離した後、裏面に電極を作成する工程が終了
し、スラリーにするまではガラスなどの補助基板に貼り
付けた状態でプロセスを行う。
【００３２】以上の方法でｐ電極およびｎ電極を作製
し、良品不良品のチェック等が終了した後、溶媒の中に
ガラス補助基板ごと浸し、チップを完全に分離して溶媒
中に分散させる。洗浄を数回行った後、実装組付け時に
使用する溶媒でスラリー状にしておく。
【００３３】図３は、実装基板６の実装面の平面図であ
る。この実装基板６はＬＥＤディスプレイ画面を構成す
る基板であり、Ｒ，Ｇ，Ｂの３種類のＬＥＤチップ３が
一定の順序でマトリックス状に配列されている。この場
合、Ｒ，Ｇ，Ｂの各ＬＥＤチップ３はそれぞれそのチッ
プのみを散在させたＲ，Ｇ，Ｂ単独のスラリーを形成し
て、それぞれのスラリーを用いて別々のプロセスで実装
される。例えばまずＲのスラリー中に実装基板６を浸漬
し、基板のＲのチップ取付け部に電界の電圧制御より電
場勾配を形成してＲのＬＥＤチップを吸引して組付け実
装する。このＲのチップが実装された基板を次にＧのス
ラリー中に浸漬して同様に電場勾配による電圧制御によ
りＧのＬＥＤチップを実装し、最後にＢのスラリー中で
ＢのＬＥＤチップを実装する。
【００３４】図４は、この第１実施形態の実装基板６の
断面図である。ガラス基板６ａ上に例えばＴｉ／Ａｕか
らなる下層電極６ｂを蒸着あるいはメッキ等により形成
し、その上にＳｉＯ2 からなる絶縁膜６ｃを形成し、そ
の上にＰｔからなる上層電極６ｄを蒸着あるいはメッキ
等によりパターニングして形成する。これらの電極や絶
縁膜はフォトリソグラフィによる薄膜形成プロセスで形
成することができる。この２層電極配線構造の段差によ
りチップ受容部６ｅが形成される。この２層電極配線は
例えばマトリックス状にパターニングされる。
【００３５】対向電極７は、実装基板６とほぼ同じ大き
さの金属板あるいはガラス板の上面全面にＡｕなどの金
属を蒸着やメッキで形成したものである。
【００３６】以上のような実装基板６および対向電極７
を図１に示すようにスラリー状の溶媒２中に対向して浸
漬し、ポンプ４で溶媒２をＬＥＤチップ３とともに循環
させてチップが沈まないようにする。この状態で電源８
により実装基板６の２ヵ所と対向電極７の電圧を適当に
制御することによりＬＥＤチップ３を所望の位置のチッ
プ受容部６ｅ内に吸引して吸着保持する。
【００３７】実施例のプロセス条件の一例として、実装
基板６と対向電極７との間の間隔を１ｃｍとし、印加電
圧は１００Ｖとした。また実装基板６の上層電極６ｄお
よび下層電極６ｂの両電極間には５Ｖの電圧を印加し、
実装基板６内でのチップの選択を電界分布で行った。
【００３８】第２実施形態：実装基板６の下層電極６
ｂの表面にＳｎ，Ｉｎ，ＰｂＳｎなどの半田層を形成す
る。溶媒２やＬＥＤチップ３および対向電極７について
は上記第１実施形態と同様である。
【００３９】図５は、この第２実施形態の実装基板６の
断面図である。図示したように、チップ受容部６ｅ内の
下層電極６ｂ上に半田層９が形成される。この第２実施
形態では、上記第１実施形態と同様にＬＥＤチップ３を
実装基板６に吸着して組込み、この実装基板６を溶媒か
ら取出して乾燥させた後、加熱することにより半田を溶
融させてそのままＬＥＤチップ３を実装基板６内に固着
する。
【００４０】第３実施形態：ＬＥＤチップ３および／
または実装基板６に表面エネルギーを調整するための表
面処理剤を塗布する。その他の構成は第１実施形態と同
様である。
【００４１】図６および図７は、それぞれこの第３実施
形態の実装基板６およびＬＥＤチップ３の断面構造を示
す。図６に示すように、実装基板６のチップ受容部６ｅ
の下層電極６ｂ上に表面処理剤１４が塗布される。この
実装基板６の表面処理剤１４として、１−オクタンチオ
ールをシクロヘキサンに溶解させて用意した０．１ｍＭ
ｏｌ／ｌの溶媒中に、実装基板６を１時間放置した後、
この基板を取出しシクロヘキサンで洗浄を行った。この
処理により、実装基板６の下層電極（Ｔｉ／Ａｕ）６ｂ
上に、１−オクタンチオールの単分子膜を表面処理剤１
４として形成することができた。これにより、下層電極
６ｂにのみ表面エネルギーの高い、すなわち疎水性が低
い実装基板６が得られた。
【００４２】図７に示すように、この第３実施形態のＬ
ＥＤチップ３は、ＬＥＤ構造部１０と、その一方の面に
形成したｎ−電極１１と、他方の面に形成したｐ−電極
１２と、チップ片面（この例ではｐ−電極側）に設けた
表面処理剤１４の層により構成される。
【００４３】このチップの表面処理剤１４として、１−
オクタンチオールをシクロヘキサンに溶解させて用意し
た０．１ｍＭｏｌ／ｌの溶媒中に、ＬＥＤチップ３を１
時間放置した後チップのみ取出し、シクロヘキサンで洗
浄を行った。この処理により、チップ電極上に１−オク
タンチオールの単分子膜を表面処理剤１４として形成す
ることができた。これにより、電極面にのみ表面エネル
ギーが高い、すなわち疎水性が低いＬＥＤチップ３が得
られた。
【００４４】このように表面処理剤１４がの層が片面に
だけ設けられたＬＥＤチップ３を実装で使用する溶媒２
中に分散させる。
【００４５】以上のように表面処理剤１４を施すことに
よりＬＥＤチップ３および実装基板６のそれぞれの所定
の部分の表面エネルギーを疎水性あるいは親水性の状態
にすることができる。この状態で、疎水性同士あるいは
親水性同士が吸着し合うように第１実施形態と同様に電
場勾配を利用してセルフアラインによるＬＥＤチップ３
の実装を行う。これによりさらに確実にチップの位置制
御ができ、また吸着保持力が高まり実装の信頼性が向上
する。
【００４６】第４実施形態：この実施形態は、図８に
示すように、実装基板６の上層電極６ｄ上に表面処理剤
１４の層を形成したものである。この実装基板６の基本
構造は前述の図４のものと同じであるが、この第４実施
形態では、例えば下層電極６ｂをＴｉ／Ｐｔで形成し、
絶縁膜６ｃはＳｉＯ2、上層電極６ｄはＡｕで形成す
る。
【００４７】この上層電極の表面処理剤１４として、１
−オクタンチオールをシクロヘキサンに溶解させて用意
した０．１ｍＭｏｌ／ｌの溶媒中に、実装基板６を１時
間放置した後この基板を取出し、シクロヘキサンで洗浄
を行った。この処理により、実装基板のＡｕの上層電極
６ｄ上に１−オクタンチオールの単分子膜を表面処理剤
１４として形成することができた。これにより、上層電
極にのみ表面エネルギーが高い、すなわち疎水性が低い
実装基板６が得られた。
【００４８】この実施形態では、表面処理剤１４が塗布
されないチップ受容部６ｅ内にＬＥＤチップ３がセルフ
アラインで実装される。この場合、ＬＥＤチップ３は、
図７に示したように表面処理剤１４を施してもよいし、
表面処理剤１４の層がなくてもよい。表面処理剤１４
は、チップ受容部６ｅ内の下層電極６ｄの表面エネルギ
ーやチップの表面エネルギー等を考慮して、疎水性同
士、親水性同士あるいは疎水性と親水性の組合せによ
り、ＬＥＤチップ３がチップ受容部６ｅ内に吸着されや
すくなる表面エネルギーとなるように適宜材料を選択す
る。
【００４９】このように表面処理剤１４を施すことによ
り、第１実施形態と同様に電場勾配を利用してセルフア
ラインによるＬＥＤチップ３の実装を行った場合に、前
述の第３実施形態と同様にさらに確実にチップの位置制
御ができ、また吸着保持力が高まり実装の信頼性が向上
する。
【００５０】第５実施形態：この第５実施形態は、磁
場を利用して微細チップの実装方向を制御するものであ
る。図９に示すように、この実施形態のＬＥＤチップ３
は、ＬＥＤ構造部１０と、その一方の面に形成したｎ−
電極１１と、他方の面に形成したｐ−電極１２と、チッ
プ片面（この例ではｐ−電極側）に設けた磁性体１３の
層により構成される。
【００５１】このような磁性体１３の形成プロセスは例
えば以下のとおりである。分割前のＬＥＤチップの素子
構造部がチップ基板上に固定された状態で、チップ表面
あるいは基板裏面側に室温以上のキュリー温度あるいは
ネール温度を有する鉄あるいはパーマロイ等からなる強
磁性体又はフェリ磁性体を、印刷塗布、スパッターある
いは蒸着などの方法で形成する。その後チップを分離あ
るいは基板とともに分割して磁性体を備えたＬＥＤチッ
プを得る。膜厚は約１μｍ、質量磁化は約２００Ｇ．ｃ
ｍ3／ｇで、形状磁気異方性のため基板面内方向に磁化
している。
【００５２】別の方法として、表面に透明電極が形成さ
れたＬＥＤ素子を補助基板上に並べて形成し、基板裏面
側にフォトリソグラフィにより磁性体形成領域となる凹
部をパターニング形成する。この凹部を含む基板裏面に
鉄またはパーマロイ等の強磁性体又はフェリ磁性体を蒸
着し、凹部内に鉄粒子等を分散させて一定方向に配向し
たさらに保磁力が強い強磁性体樹脂あるいはフェリ磁性
体樹脂を塗布して２層の磁性体層を形成する。その後壁
開により各ＬＥＤ素子を分割してＬＥＤチップを形成す
る。これによりチップの一部が保磁力の異なる２層の磁
性体で形成される。このように２層構造の磁性体を形成
することにより、保磁力の強い磁性体からの磁束の方向
を一定にして外部への磁束の漏洩を抑え、チップ同士の
重なりを防ぐことができる。
【００５３】上記構成のＬＥＤチップ３を混入したスラ
リーを用いて、前述の図１に示した装置においてポンプ
４でスラリーを循環させながら電場勾配の制御によりＬ
ＥＤチップ３を実装基板６の所望位置にセルフアライン
で吸着して実装する。実施例では、対向電極７と実装基
板６との間を１ｃｍとし、印加電圧は１００Ｖとした。
また、実装基板６内の２層の電極間には５Ｖの電圧を印
加し、実装基板内でのチップの選択を電界分布で行っ
た。同時にヘルムホルツコイルにより約１ｋＯｅの均一
磁場を電場とは垂直方向に加えることで、チップの基板
面が常に印加した電場の方向に向くように制御する。
【００５４】なお、実装基板６の電極を強磁性体材料で
構成することにより、外部磁場を加えることなく、実装
基板側電極とＬＥＤチップの磁性体との間での磁気的吸
引力により実装方向を一定に揃えることもできる。
【００５５】第６実施形態：この実施形態は、前述の
第１実施形態と同様であるが、実装基板６の下層電極６
ｂを図１０に示すように、各上層電極間に断続的にそれ
ぞれ独立して形成したものである。これにより、位置の
選択を行うことができる。実装基板６の材料としては例
えば、ガラス基板６ａ上の下層電極６ｂをＴｉ／Ａｕで
形成し、中間の絶縁膜６ｃをＳｉＯ2、上層電極６ｄを
Ｐｔで形成する。電極は蒸着やメッキなどにより形成さ
れる。
【００５６】このような実装基板６を、前述の図１に示
した装置において、ポンプ４でＬＥＤチップ３が散在す
るスラリーを循環させながら、電場勾配の制御によりＬ
ＥＤチップ３を実装基板６の所望位置のチップ受容部６
ｅ内にセルフアラインで吸着して実装する。実装プロセ
ス条件の例として、例えば実装基板６と対向電極７との
間を１ｃｍとし、印加電圧は１００Ｖとした。また、実
装基板６内で、ＬＥＤチップ３を組込みたい部分の電極
には７Ｖ、その他の部分には０Ｖを印加することによ
り、実装の位置制御が可能になった。この場合、実装位
置が対称（実装位置の両側に他の電極が同様に配設され
ている場合）および非対称（実装位置が基板端部等で一
方の側にのみ他の電極が配設されている場合）にかかわ
らず確実な位置制御ができた。
【００５７】
【発明の効果】以上説明したように、本発明では、チッ
プ形状に基づく物理的な力によることなく、電場勾配に
より微細チップを実装基板上に組込むため、微細な半導
体チップ等の粒子を確実に実装することができる。これ
により、ミクロンオーダーの微細チップを実装する場合
の歩留まりがほぼ１００％程度まで大幅に向上する。ま
た、微細チップを溶媒中に散在させて電場勾配を形成す
ることにより、多数の同一種類の微細チップを１回のプ
ロセスで同時に実装することができプロセスの効率が高
まり生産性が向上する。また、実装する基板に位置合わ
せ用のテーパ等の形状を施す必要がないため、基板の製
造プロセスが簡単になりコストの低減が図られる。
【図面の簡単な説明】
【図１】 本発明に係る微細チップ実装方法を実施する
ための装置の構成図。
【図２】 本発明が適用されるＬＥＤチップの構成図。
【図３】 本発明が適用される実装基板の平面図。
【図４】 本発明の第１実施形態の実装基板の構成図。
【図５】 本発明の第２実施形態の実装基板の構成図。
【図６】 本発明の第３実施形態の実装基板の構成図。
【図７】 本発明の第３実施形態のＬＥＤチップの構成
図。
【図８】 本発明の第４実施形態の実装基板の構成図。
【図９】 本発明の第５実施形態のＬＥＤチップの構成
図。
【図１０】 本発明の第６実施形態の実装基板の構成
図。
【符号の説明】
１：容器、２：溶媒、３：ＬＥＤチップ、４：ポンプ、
６：実装基板、７：対向電極、８：電源、９：半田層、
１０：ＬＥＤ構造部、１１：ｎ−電極、１２：ｐ−電
極、１３：磁性体、１４：表面処理剤。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 白井 克弥 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5F047 AB04 BA17 BA18 BA19 BB16 BB18 BC40 CA02 CA08

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】微細チップを散在させた溶媒中に実装基板
    を浸漬し、該実装基板に、実装すべき位置に対応して電
    場勾配を形成することにより微細チップを該実装基板上
    に組付けることを特徴とする微細チップの実装方法。
  2. 【請求項２】前記微細チップおよび／または実装基板
    に、実装すべき位置に対応して表面エネルギーを制御す
    るための表面処理剤を塗布したことを特徴とする請求項
    １に記載の微細チップの実装方法。
  3. 【請求項３】前記微細チップの所定の位置に強磁性体ま
    たはフェリ磁性体を設け、磁場により該微細チップの組
    付け方向を揃えることを特徴とする請求項１に記載の微
    細チップの実装方法。
  4. 【請求項４】前記溶媒を循環させることを特徴とする請
    求項１に記載の微細チップの実装方法。
JP2000067345A 2000-03-10 2000-03-10 微細チップの実装方法 Pending JP2001257218A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2000067345A JP2001257218A (ja) 2000-03-10 2000-03-10 微細チップの実装方法
US09/803,684 US6579745B2 (en) 2000-03-10 2001-03-09 Method for mounting chips on board using magnetic positioning
US10/388,985 US6919007B2 (en) 2000-03-10 2003-03-14 Apparatus for mounting chips

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000067345A JP2001257218A (ja) 2000-03-10 2000-03-10 微細チップの実装方法

Publications (1)

Publication Number Publication Date
JP2001257218A true JP2001257218A (ja) 2001-09-21

Family

ID=18586553

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000067345A Pending JP2001257218A (ja) 2000-03-10 2000-03-10 微細チップの実装方法

Country Status (2)

Country Link
US (2) US6579745B2 (ja)
JP (1) JP2001257218A (ja)

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003216052A (ja) * 2002-01-17 2003-07-30 Sony Corp 素子の配列方法、表示装置の製造方法、及び表示装置。
JP2005174979A (ja) * 2003-12-08 2005-06-30 Sony Corp 素子配列方法
JP2010123780A (ja) * 2008-11-20 2010-06-03 Sony Corp 実装基板および実装基板の製造方法、並びに表示装置および表示装置の製造方法
JP2015153829A (ja) * 2014-02-12 2015-08-24 スタンレー電気株式会社 半導体発光装置、実装基板、及び、半導体発光装置の製造方法
JP2015153931A (ja) * 2014-02-17 2015-08-24 スタンレー電気株式会社 半導体発光装置、半導体発光素子、及び、半導体発光装置の製造方法
JP2016018966A (ja) * 2014-07-11 2016-02-01 スタンレー電気株式会社 半導体光学素子、及び、素子分散溶液
KR20170110210A (ko) * 2016-03-22 2017-10-11 삼성디스플레이 주식회사 Led 칩 실장 장치 및 상기 led 칩 실장 장치를 이용한 표시 장치의 제조 방법
JP2018503986A (ja) * 2015-07-14 2018-02-08 ゴルテック．インク マイクロ発光ダイオードの搬送方法、製造方法、マイクロ発光ダイオード装置及び電子機器
JP2018170339A (ja) * 2017-03-29 2018-11-01 京セラディスプレイ株式会社 表示装置
JP2019521380A (ja) * 2016-06-23 2019-07-25 イーラックス・インコーポレイテッドｅＬｕｘ Ｉｎｃ． 流体アセンブリにおいて非対称で安定性を提供するダイオード
KR20200026693A (ko) * 2019-07-23 2020-03-11 엘지전자 주식회사 반도체 발광소자를 이용한 디스플레이 장치의 제조방법
KR20200026681A (ko) * 2019-06-28 2020-03-11 엘지전자 주식회사 디스플레이 장치 제조를 위한 기판 및 디스플레이 장치의 제조방법
KR20200026683A (ko) * 2019-06-28 2020-03-11 엘지전자 주식회사 디스플레이 장치의 제조방법 및 디스플레이 장치 제조를 위한 기판
JP2020518853A (ja) * 2017-04-28 2020-06-25 コーニング インコーポレイテッド フォトマシナブル材料基板層を用いたディスプレイ形成のためのシステム及び方法
JP2021534594A (ja) * 2018-08-10 2021-12-09 ホン−チェン、リンLIN, Hong−Cheng ダイオード装置、ディスプレイパネル及び可撓性ディスプレイ
WO2021256447A1 (ja) * 2020-06-20 2021-12-23 アルディーテック株式会社 半導体発光素子チップ集積装置およびその製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001257218A (ja) * 2000-03-10 2001-09-21 Sony Corp 微細チップの実装方法
JP2004200303A (ja) * 2002-12-17 2004-07-15 Sharp Corp 発光ダイオード
US7098077B2 (en) * 2004-01-20 2006-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor chip singulation method
DE102005022780B4 (de) * 2005-05-12 2017-12-28 Infineon Technologies Ag Halbleiterchips für Tag-Anwendungen und Verfahren zur Packung von Halbleiterchips
KR100763894B1 (ko) * 2006-03-21 2007-10-05 삼성에스디아이 주식회사 Ｌｅｄ 칩을 이용한 디스플레이 장치의 제조방법
US8062925B2 (en) * 2006-05-16 2011-11-22 Koninklijke Philips Electronics N.V. Process for preparing a semiconductor light-emitting device for mounting
JP5568212B2 (ja) * 2007-09-19 2014-08-06 株式会社日立国際電気 基板処理装置、そのコーティング方法、基板処理方法及び半導体デバイスの製造方法
CN103456729B (zh) * 2013-07-26 2016-09-21 利亚德光电股份有限公司 发光二极管显示屏
WO2016157645A1 (ja) * 2015-03-31 2016-10-06 株式会社クボタ 急速撹拌機
US10636837B2 (en) * 2017-01-26 2020-04-28 International Business Machines Corporation Solution deposited magnetically guided chiplet displacement
US10361337B2 (en) * 2017-08-18 2019-07-23 Intel Corporation Micro light-emitting diode (LED) display and fluidic self-assembly of same
US10825702B2 (en) * 2018-04-19 2020-11-03 Lg Electronics Inc. Method and device for self-assembling semiconductor light-emitting diodes
EP3690819B1 (en) * 2019-01-31 2023-09-13 Leica Instruments (Singapore) Pte. Ltd. Image processing device and method, and medical observation device comprising such an image processing device, using an intensity or brightness-dependent variation of a pseudocolor pattern characteristic
CN114765118A (zh) * 2021-01-15 2022-07-19 华为技术有限公司 芯片的转移方法、晶圆以及用于抓取芯片的转移头

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0011418A1 (en) * 1978-11-20 1980-05-28 THE GENERAL ELECTRIC COMPANY, p.l.c. Manufacture of electroluminescent display devices
US4666568A (en) * 1986-10-10 1987-05-19 State Of Oregon Acting By And Through The State Board Of Higher Education On Behalf Of Portland State University Electrolytic codeposition of metals and nonmetallic particles
US5102824A (en) * 1990-11-05 1992-04-07 California Institute Of Technology Method of manufacturing a distributed light emitting diode flat-screen display for use in televisions
US5355577A (en) * 1992-06-23 1994-10-18 Cohn Michael B Method and apparatus for the assembly of microfabricated devices
US5824186A (en) * 1993-12-17 1998-10-20 The Regents Of The University Of California Method and apparatus for fabricating self-assembling microstructures
US5545291A (en) 1993-12-17 1996-08-13 The Regents Of The University Of California Method for fabricating self-assembling microstructures
US5904545A (en) * 1993-12-17 1999-05-18 The Regents Of The University Of California Apparatus for fabricating self-assembling microstructures
US5525291A (en) * 1994-03-21 1996-06-11 Corning Incorporated Movable extrusion die and method of use
JP3049315B1 (ja) * 1999-02-19 2000-06-05 名古屋大学長 磁場による電析または無電解析出膜の結晶方位制御方法
JP2001257218A (ja) * 2000-03-10 2001-09-21 Sony Corp 微細チップの実装方法
WO2001095375A1 (en) * 2000-06-06 2001-12-13 The Penn State Research Foundation An electro-fluidic assembly process for integration of electronic devices onto a substrate
US6780696B1 (en) * 2000-09-12 2004-08-24 Alien Technology Corporation Method and apparatus for self-assembly of functional blocks on a substrate facilitated by electrode pairs

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003216052A (ja) * 2002-01-17 2003-07-30 Sony Corp 素子の配列方法、表示装置の製造方法、及び表示装置。
JP2005174979A (ja) * 2003-12-08 2005-06-30 Sony Corp 素子配列方法
JP4613489B2 (ja) * 2003-12-08 2011-01-19 ソニー株式会社 素子配列方法及び表示装置
JP2010123780A (ja) * 2008-11-20 2010-06-03 Sony Corp 実装基板および実装基板の製造方法、並びに表示装置および表示装置の製造方法
US8384116B2 (en) 2008-11-20 2013-02-26 Sony Corporation Substrate with chips mounted thereon, method of manufacturing substrate with chips mounted thereon, display, and method of manufacturing display
JP2015153829A (ja) * 2014-02-12 2015-08-24 スタンレー電気株式会社 半導体発光装置、実装基板、及び、半導体発光装置の製造方法
JP2015153931A (ja) * 2014-02-17 2015-08-24 スタンレー電気株式会社 半導体発光装置、半導体発光素子、及び、半導体発光装置の製造方法
JP2016018966A (ja) * 2014-07-11 2016-02-01 スタンレー電気株式会社 半導体光学素子、及び、素子分散溶液
JP2018503986A (ja) * 2015-07-14 2018-02-08 ゴルテック．インク マイクロ発光ダイオードの搬送方法、製造方法、マイクロ発光ダイオード装置及び電子機器
KR20170110210A (ko) * 2016-03-22 2017-10-11 삼성디스플레이 주식회사 Led 칩 실장 장치 및 상기 led 칩 실장 장치를 이용한 표시 장치의 제조 방법
KR102536254B1 (ko) * 2016-03-22 2023-05-25 삼성디스플레이 주식회사 Led 칩 실장 장치 및 상기 led 칩 실장 장치를 이용한 표시 장치의 제조 방법
JP2019521380A (ja) * 2016-06-23 2019-07-25 イーラックス・インコーポレイテッドｅＬｕｘ Ｉｎｃ． 流体アセンブリにおいて非対称で安定性を提供するダイオード
JP2018170339A (ja) * 2017-03-29 2018-11-01 京セラディスプレイ株式会社 表示装置
JP2020518853A (ja) * 2017-04-28 2020-06-25 コーニング インコーポレイテッド フォトマシナブル材料基板層を用いたディスプレイ形成のためのシステム及び方法
JP7398818B2 (ja) 2018-08-10 2023-12-15 ビジョンラボ コーポレーション 流体トランスファーシステムおよびマイクロｌｅｄ装置の製造方法
JP2021534594A (ja) * 2018-08-10 2021-12-09 ホン−チェン、リンLIN, Hong−Cheng ダイオード装置、ディスプレイパネル及び可撓性ディスプレイ
KR20200026681A (ko) * 2019-06-28 2020-03-11 엘지전자 주식회사 디스플레이 장치 제조를 위한 기판 및 디스플레이 장치의 제조방법
KR20200026683A (ko) * 2019-06-28 2020-03-11 엘지전자 주식회사 디스플레이 장치의 제조방법 및 디스플레이 장치 제조를 위한 기판
KR102173349B1 (ko) * 2019-06-28 2020-11-03 엘지전자 주식회사 디스플레이 장치 제조를 위한 기판 및 디스플레이 장치의 제조방법
KR102173350B1 (ko) * 2019-06-28 2020-11-03 엘지전자 주식회사 디스플레이 장치의 제조방법 및 디스플레이 장치 제조를 위한 기판
KR20200026693A (ko) * 2019-07-23 2020-03-11 엘지전자 주식회사 반도체 발광소자를 이용한 디스플레이 장치의 제조방법
KR102233158B1 (ko) 2019-07-23 2021-03-29 엘지전자 주식회사 반도체 발광소자를 이용한 디스플레이 장치의 제조방법
JP2022002289A (ja) * 2020-06-20 2022-01-06 アルディーテック株式会社 半導体発光素子チップ集積装置およびその製造方法
WO2021256447A1 (ja) * 2020-06-20 2021-12-23 アルディーテック株式会社 半導体発光素子チップ集積装置およびその製造方法

Also Published As

Publication number Publication date
US20020013008A1 (en) 2002-01-31
US20030176017A1 (en) 2003-09-18
US6919007B2 (en) 2005-07-19
US6579745B2 (en) 2003-06-17

Similar Documents

Publication Publication Date Title
JP2001257218A (ja) 微細チップの実装方法
US7943052B2 (en) Method for self-assembling microstructures
US20070007237A1 (en) Method for self-assembling microstructures
US7956382B2 (en) Method and system for magnetically assisted statistical assembly of wafers
US6536106B1 (en) Electric field assisted assembly process
US20100170086A1 (en) Device, unit, system and method for the magnetically-assisted assembling of chip-scale, and nano and micro-scale components onto a substrate
JPH09120943A (ja) 基板上に微細構造を組み付ける方法
US6885522B1 (en) Head assembly having integrated circuit chip covered by layer which prevents foreign particle generation
JP2006332563A (ja) ウェハ搬送装置、ウェハ積層体搬送装置及び積層型半導体装置製造方法
TWI681498B (zh) 用於晶粒接合應用的靜電載具
JP2020025064A (ja) 発光素子集積装置の製造方法および発光素子配列装置
US7560374B2 (en) Mold for forming conductive bump, method of fabricating the mold, and method of forming bump on wafer using the mold
JP2001237266A (ja) 半導体チップ及びその実装方法
US20060022784A1 (en) Microtechnological device comprising magnetically assembled structures and assembly process
JP2001244294A (ja) 微細チップの実装方法
JP2006511969A (ja) 液体の小滴でのマイクロメートル寸法の電子物体の操作
US10756041B1 (en) Finned contact
US20070181653A1 (en) Magnetic alignment of integrated circuits to each other
JP2006303103A (ja) 導電性ボールの搭載方法および搭載装置
JP3015470B2 (ja) はんだバンプ形成方法及びマスク固定用磁石
US20220415847A1 (en) Features for improving die size and orientation differentiation in hybrid bonding self assembly
US20240153910A1 (en) Ferromagnetic control of wafer bonding
JP3045133B2 (ja) ボール搭載方法および転写基板
CN115295434A (zh) 扇出式封装方法及封装结构
CN116525466A (zh) 晶圆键合方法和经键合器件结构